【課題】ＰＮ接合ダイオードとフラッシュセルと周辺トランジスタとが同一のチップ上に形成された半導体集積回路において、ＰＮ接合ダイオード素子にシリサイドの異常成長が生じたとしても接合リークを起こすことがない構造を工程数を増大させることなく実現できるようにする。
【解決手段】半導体基板１に形成されたダイオード素子２４とフラッシュセル２５とを有している。ダイオード素子２４は、半導体基板１に形成されたＰ型ウェル２１と、半導体基板１におけるＰ型ウェル２１の上に形成されたＮ型拡散層８と、半導体基板１上におけるＮ型拡散層８の上側に形成されたＮ型の第２のポリシリコン膜９と、第２のポリシリコン膜９の上に形成されたニッケルシリサイド１２とを含む。フラッシュセル２５は、半導体基板１上に形成され、ゲート電極を構成する第２のポリシリコン膜９を含む。 （もっと読む）

【課題】 製品の製造に適用が容易な簡単な方法で，アクティブ領域をラウンド形状にし，特にメモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる半導体装置とその製造方法とを提供することにある。
【解決手段】 シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域２ａと、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域２ｂとを備えた半導体装置において、前記第１の拡散層領域２ａは前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域２ｂは前記シリコン基板表面が第１の拡散層領域に比較して平坦な形状の拡散層で形成されている。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。 （もっと読む）

【課題】金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１１の上に絶縁膜１５を形成する工程（ａ）と、絶縁膜１５の上に窒素を含まない材料かなる膜である第１の導電膜１６を形成する工程（ｂ）と、第１の導電膜１６の上に窒素を含む材料からなる膜である第２の導電膜１８を形成する工程（ｃ）と、第２の導電膜１８及び第１の導電膜１６をパターニングしてゲート電極を形成すると共に、絶縁膜１５をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】絶縁耐圧の良好な絶縁層を製造する技術を提供することを目的とする。また、絶縁耐圧の良好な絶縁層を有する半導体装置を製造する技術を提供することを目的とする。
【解決手段】シリコンを主成分とする半導体層若しくは半導体基板に対して高密度プラズマ処理を行うことにより、半導体層の表面若しくは半導体基板の上面に絶縁層を形成する。このとき、供給ガスを希ガス、酸素及び水素を含むガスから希ガス及び酸素を含むガスに途中で切り替えて高密度プラズマ処理を行う。 （もっと読む）

【課題】 本発明は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。即ち、本発明はＴＦＴの新規な構造と生産性の高い製造工程を提供するものである。
【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで周辺駆動回路部においては、サイドウォール１２６を用いた自己整合プロセス（セルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する （もっと読む）

【課題】Ｐ型薄膜トランジスタの閾値電圧の制御が容易なアレイ基板を提供する。
【解決手段】Ｐ型用ゲート電極27に用いる金属材料の抵抗値より抵抗値が小さな金属材料をＮ型用ゲート電極25およびゲート配線26に用いる。Ｎ型用ゲート電極25およびゲート配線26にアルミニウム系材料を用い、Ｐ型用ゲート電極27にモリブデン系やタングステン系の材料を用いる。ゲート配線26にアルミニウム系の比較的抵抗値が小さな低抵抗材料を用いることができる。Ｐ型用ゲート電極27にアルミニウム系の材料を用いなくて済む。Ｐ型薄膜トランジスタ６の閾値電圧が変動しにくくなる。 （もっと読む）

【課題】 完全シリサイド化ゲート電極及びその作成方法を提供する。
【解決手段】 本発明は、ゲート電極を完全にシリサイド化（ＦＵＳＩ）することにより、１つ又は複数のデバイス領域内に金属ゲート電極を選択的に作成する方法に関する。ＦＵＳＩの選択的な形成は、従来のｎ＋及びｐ＋ドープ・ポリシリコン電極とは異なる、仕事関数と適合可能な金属ゲート電極をデバイス上に作成することを可能にする。各デバイス領域は、ポリシリコン・ゲート電極又は完全シリサイド化（ＦＵＳＩ）ゲート電極を含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）デバイスからなる。シリコン層及びＧｅ含有層からなるゲート電極が、Ｇｅ含有層の選択的除去プロセスと組み合せて用いられる。Ｇｅ含有層は、ＦＵＳＩの仕事関数と適合しない閾値電圧を有するデバイス上では除去されない。ＦＵＳＩの仕事関数と適合するデバイスは、接合部シリサイド化ステップの前に除去されるＧｅ含有層を有する。ゲート電極の残りの薄いシリコン層は、接合部シリサイド化ステップと同じステップ中に完全にシリサイド化される。 （もっと読む）

【課題】本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。
【解決手段】本発明に係わるＭＯＳ構造を有する半導体装置では、ＰＭＯＳトランジスタＱＰは、ゲート絶縁膜５、第１金属層６４、第２金属層６５、多結晶ポリシリコン層６３が当該順に形成された構成を有する。またＮＭＯＳトランジスタＱＮは、ゲート絶縁膜５、多結晶ポリシリコン６３が当該順に形成された構成を有する。 （もっと読む）

【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。
【解決手段】第１ソース・ドレイン領域９，１０の間のｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜５と、第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層６ａ、および第１金属層上に形成され第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層６ｂの積層構造を有する第１ゲート電極６と、を有するｎチャネルＭＩＳトランジスタ１００と、第２ソース・ドレイン領域１９，２０と、第２ソース・ドレイン領域の間のｎ型半導体領域上に形成された第２ゲート絶縁膜１５と、第２ゲート絶縁膜上に形成され、第１化合物層と同じ組成の化合物を含む第２化合物層１６を有する第２ゲート電極１６と、を有するｐチャネルＭＩＳトランジスタ２００と、を備えている。 （もっと読む）

【課題】膜厚の異なるゲート酸化膜を備えたトランジスタがそれぞれ形成される領域の段差が低減される半導体装置とその製造方法を提供する。
【解決手段】１回目の熱酸化処理により周辺回路領域ＲＡとメモリセル領域に熱酸化膜が形成された後、メモリセル領域に位置する熱酸化膜が除去される。プラズマ窒化処理を施すことにより、周辺回路領域に位置する熱酸化膜とメモリセル領域に露出した半導体基板１の領域の表面に窒素が導入される。次に、周辺回路領域に位置する熱酸化膜が除去された後、２回目の熱酸化処理を施すことにより、周辺回路領域に膜厚のより厚いゲート酸化膜となる酸化膜９ａが形成され、メモリセル領域では膜厚のより薄いゲート酸化膜となる酸化膜９ｂが形成される。 （もっと読む）

【課題】信頼性の高いＴＦＴ構造を用いた半導体装置を提供する。
【解決手段】基板１０１上に形成されたＣＭＯＳ回路において、Ｎチャネル型ＴＦＴにサブゲート配線（第１配線）１０２aとメインゲート配線（第２ゲート配線）１０７aを設ける。ＬＤＤ領域１１３は第１配線１０２aとは重なり、第２配線１０７aとは重ならない。このため、第１配線にゲート電圧を印加すればＧＯＬＤ構造となり、印加しなければＬＤＤ構造となる。回路仕様に応じてＧＯＬＤ構造とＬＤＤ構造とを使い分けることができる。 （もっと読む）

【課題】シリコン電極層から半導体基板内への不純物の拡散を抑制しつつ、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制可能な溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】メモリアレイ領域１０Ａ内のシリコン基板１１上にトレンチ１４を形成する工程と、トレンチ１４を含むシリコン基板１１の表面に、Ｎ型の不純物ドープシリコンから成る下層膜１６ａ、及び、ノンドープシリコンから成る上層膜１６ｂを順次に堆積して、シリコン電極層１６を形成する工程と、シリコン基板１１上のメモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂ内のシリコン電極層１６にＮ型の不純物を注入する工程と、シリコン基板１１上のＰＭＯＳＦＥＴ領域１０Ｃ内のシリコン電極層１６にＰ型の不純物を注入する工程と、Ｎ型及びＰ型の不純物注入工程に後続してシリコン電極層１６を熱処理する工程とを有する。 （もっと読む）

【課題】フルシリサイドゲートを有し、かつ、適正な閾値電圧を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板上に設けられ、Ｈｆ、ＳｉおよびＯを含むゲート絶縁膜、あるいは、半導体基板上に設けられ、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜１０８、１０９と、ゲート絶縁膜上に設けられたｎ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極１２８と、ｎ型ＦＥＴのゲート電極の底部に設けられたアルミニウム層１２７と、ゲート絶縁膜上に設けられたｐ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極１２９とを備えている。 （もっと読む）

【課題】金属−絶縁物−半導体電界効果トランジスタの製造において、基板材料のバンドギャップの中間付近の仕事関数を有し、フッ素による問題を除去し、ボロンのしみ込みを防ぎ、また、複雑かつ余計な工程段階を使用することのない、ゲート電極を形成する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。 （もっと読む）

【課題】本発明は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。即ち、本発明はＴＦＴの新規な構造と生産性の高い製造工程を提供するものである。
【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで周辺駆動回路部においては、サイドウォール１２６を用いた自己整合プロセス（セルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する （もっと読む）

【課題】ＤＲＡＭメモリセル形成時の熱処理による負荷を低減させ、メモリセルおよびこれと同一基板上に形成されるＭＩＳＦＥＴの特性を向上させる。
【解決手段】メモリセル形成領域に、情報転送用ＭＩＳＦＥＴＱｓとキャパシタＣからなるメモリセルが形成され、論理回路形成領域に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される半導体集積回路装置の、キャパシタＣが形成される酸化シリコン膜４１を、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて形成する。その結果、酸化シリコン膜４１からの脱ガス量を低減でき、脱ガスによってキャパシタＣの下部電極４３を構成するシリコン膜表面のシリコン粒の成長が阻害されず、容量を大きくすることができ、また、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省くことができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。 （もっと読む）

【課題】 仕事関数が調節され、ゲート抵抗が低いシリサイドゲート電極を有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１１に形成されたｐ型ウェル領域１３と、ｐ型ウェル領域１３上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に、ＮｉＳｉ_２を主成分とする第１シリサイド膜１８ａと、導電膜１８ｂと、ＮｉＳｉを主成分とする第２シリサイド膜１８ｃとがこの順に形成された第１ゲート電極１８と、第１ソース・ドレイン領域１９、２０とを備えたｎ−ＭＯＳトランジスタ１５と、ｐ型ウェル領域１３と離間して形成されたｎ型ウェル領域１４と、ｎ型ウェル領域１４上に形成された第２ゲート絶縁膜２１と、第２ゲート絶縁膜２１上に形成され、ＮｉＳｉを主成分とする第３シリサイド膜２２ａを有する第２ゲート電極２２と、第２ソース・ドレイン領域２３、２４とを備えたｐ−ＭＯＳトランジスタ１６とを具備する。 （もっと読む）

【課題】ｐ型及びｎ型のＭＯＳＦＥＴのいずれにおいても、仕事関数が制御されていることにより、閾値電圧が低減され且つ制御されたＣＭＯＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１と、半導体基板１０１におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極１３１と、半導体基板１０１におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極１３２とを備え、第１のゲート電極１３１は、シリコン層１０７及びその上に形成された第１の金属シリサイド層１１８を含み、第２のゲート電極１３２は、金属過剰な第２の金属シリサイド層１１９を含む。 （もっと読む）