【課題】 ゲート電極上のシリサイド膜の断線を抑制する。
【解決手段】 ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。 （もっと読む）

【課題】異なる動作電圧のトランジスタ群を同一半導体基板に形成し、高電圧動作のトランジスタ群のゲート電極の低抵抗化を可能にし、低動作電圧のトランジスタ群の金属ゲート電極を形成するための導電膜の残査発生をなくすことを可能にする。
【解決手段】半導体基板１１に、高動作電圧の第１トランジスタ群と、低動作電圧の第２トランジスタ群とを有し、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３、第１ゲート電極１５、シリサイド層とが順に積層され、第２トランジスタ群は、半導体基板１１上のダミーゲート１８を除去してなるゲート形成溝４２内に、第２ゲート絶縁膜と第２ゲート電極を有する半導体装置の製造方法において、第１ゲート電極１５をダミーゲート電極１６よりも低く形成してから上記シリサイド層を形成し、それらを被覆する層間絶縁膜を形成して表面を平坦化してから、ゲート形成溝を形成する。 （もっと読む）

【課題】 高ｋ材料含有ゲート誘電体及び金属含有ゲートを有する回路構造体を提供する。
【解決手段】 高ｋ誘電体のゲート絶縁体及び金属含有ゲートを有するＰＦＥＴデバイス及びＮＦＥＴデバイスを備えたＦＥＴデバイス構造体が、開示される。両方のＮＦＥＴデバイス及びＰＦＥＴデバイスにおけるゲート金属層が、単一の共通の金属層から製造された。単一の共通の金属であるために、デバイスの製造が簡単化され、必要とされるマスクの数が減少する。両方の型のデバイスのゲートのために単一の金属層を用いるさらなる結果として、ＰＦＥＴ及びＮＦＥＴの端子電極を、直接物理的に接触した状態で互いに付き合わせることができる。共通の金属材料を選択すること及び高ｋ誘電体の酸素曝露によって、デバイスの閾値電圧が調整される。閾値は、低消費電力のデバイス動作を目的としている。 （もっと読む）

【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。
【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉ_ｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉ_ｙ（０＜ｙ≦０．５）で表される。 （もっと読む）

【課題】電気的特性の向上した半導体装置を製造することが可能な半導体装置製造用基板を提供する。
【解決手段】単結晶半導体基板の一表面上にシリコンと酸素とを組成に含む絶縁膜及びシリコンと窒素とを組成に含む絶縁膜を順に積層形成し、単結晶半導体基板に分離層を形成し、シリコンと酸素とを組成に含む絶縁膜にハロゲンイオンを照射して該シリコンと酸素とを組成に含む絶縁膜にハロゲンを含ませた後、シリコンと窒素とを組成に含む絶縁膜上に絶縁膜を形成する。半導体基板及び支持基板を、半導体基板側から順に積層されたシリコンと酸素とを組成に含む絶縁膜、シリコンと窒素とを組成に含む絶縁膜、及び絶縁膜を間に挟んで重ね合わせて接合し、分離層を境として半導体基板の一部を分離させる。 （もっと読む）

【課題】基板とＳＯＩ層との貼り合わせにおいて、別途装置を用いることなく、容易で精度高い貼り合わせを行うことができるＳＯＩ基板、さらには該ＳＯＩ基板を用いた半導体装置を提供することを課題とする。
【解決手段】基板１００の上面の一部に凹部を形成し、該凹部に接合層１０４を介してＳＯＩ層１０５を貼り合わせた構成とする。予め設けられた凹部に合わせてＳＯＩ層１０５を貼り合わせることができるため、別途装置を用いずに容易に精度の高い貼り合わせを行うことができる。 （もっと読む）

【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０^２０〜１×１０^２２／ｃｍ^３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 （もっと読む）

【課題】それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有する。 （もっと読む）

【課題】チャネルドープまたはチャネル領域を微細加工することなく、容易にしきい値電圧の制御が可能なＭＯＳトランジスタを具備する半導体装置を提供することを課題とする。
【解決手段】ＭＯＳトランジスタにおいて、ソース領域及びドレイン領域と、ソース領域及びドレイン領域とは逆極性の不純物元素を添加してチャネル領域に隣接して形成した不純物領域と、でＰＮ接合ダイオードを形成する。そして、不純物領域の不純物濃度の範囲は、ソース領域及びドレイン領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものとする。 （もっと読む）

【課題】半導体装置において、回路群の中で高速動作、低電圧動作を求められる回路と、高電圧印加時の十分な信頼性が求められる回路とを一体形成するための構成および作製方法を提供することを目的とする。
【解決手段】半導体装置において、同一基板上に単結晶半導体基板より分離、接合された膜厚の異なる単結晶半導体層を含む複数種のトランジスタを有する。高速動作を求められるトランジスタの単結晶半導体層を、電圧に対して高い耐圧性を求められるトランジスタの単結晶半導体層より薄膜化し、単結晶半導体層の膜厚を薄くする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】デュアルゲートを有するＣＭＯＳ半導体装置形成方法を提供する。
【解決手段】本発明では、素子分離が形成された基板全面に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする。第２不純物型トランジスタ領域で第１金属含有膜と第１ゲート絶縁膜を除去する。第２不純物型トランジスタ領域に第２ゲート絶縁膜と第２金属含有膜をスタックする。第１及び第２金属含有膜をパターニングして第１及び第２不純物型トランジスタ領域に各々第１又は第２ゲート電極を形成する。この時、第１不純物型トランジスタ領域の不純物型がＰ型であれば、第１金属含有膜のフェルミ準位はＰ型不純物で高濃度ドーピングされたシリコンの平衡バンド準位と近接したエネルギー準位を有するようにする。 （もっと読む）

半導体デバイス(10)は半導体層(12)に形成される。ゲート・スタック（16,18）は、半導体層の上にわたって形成され、第1の伝導層（22）及び、第１の層の上の第２層（24）を有する。第１の層は、より伝導性であり、第２の層よりインプラントに対して停止力を提供する。種（46）が、第２の層内にインプラントされる。ソース/ドレイン領域（52）は、ゲート・スタックの対抗する側の半導体層に形成される。ゲート・スタックの下の領域の半導体層にゲート・スタックが応力を働かせるインプラントのステップの後、ゲート・スタックは加熱される。
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【課題】酸化シリコンより比誘電率の高い酸化物から構成されるゲート絶縁膜上に、金属から構成されるゲート電極を備えたｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタにおいて、それぞれのしきい値電圧を低減する。
【解決手段】ｐチャネル型ＭＯＳトランジスタＱｐおよびｎチャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩが酸化ハフニウムから構成され、ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰがルテニウムから構成され、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮがルテニウムを母材としたハフニウムを含む合金から構成されている。 （もっと読む）

【課題】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現する。
【解決手段】Ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１００における第１の活性領域１００ａ上に形成された第１のゲート絶縁膜１０５ａと、第１のゲート絶縁膜上に形成された第１のゲート電極１０８ａとを備え、Ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板における第２の活性領域１００ｂ上に形成され、第１のゲート絶縁膜とは異なる絶縁材料からなる第２のゲート絶縁膜１０３ｂと、第２のゲート絶縁膜上に形成された第２のゲート電極１０８ｂとを備え、第１のゲート電極と第２のゲート電極とは、素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜１０５ｘｙを挟んで分離されている。 （もっと読む）

【課題】ポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止する。
【解決手段】半導体基板１００と、領域Ｎ１にチャネル領域１０２を挟むように形成された拡散層１０３と、ゲート絶縁膜１０４と、金属膜１０５ａ、１０５ｂ及びｎ型ポリシリコン膜１０５ｃを含むゲート電極１０５と、を有するｎチャネルＭＩＳＦＥＴと、領域Ｐ１にチャネル領域２０２を挟むように形成されボロンをドーパントして含む拡散層２０３と、ゲート絶縁膜２０４と、金属膜２０５ａ〜ｃ及び窒素を含む金属膜２０５ｃとの界面部におけるボロン濃度が５Ｅ１９ｃｍ^−３以下であるｎ型ポリシリコン膜２０５ｄを含むゲート電極２０５と、を有するｐチャネルＭＩＳＦＥＴと、を備える。 （もっと読む）

【課題】 高ｋ含有ゲート誘電体を有するＣＭＯＳ構造体、及び、ゲート誘電体を酸素に曝露することによって閾値電圧を調整する方法を提供する。
【解決手段】 第１の型のＦＥＴが、酸化物部分と窒化物部分とを有するライナを含む、ＣＭＯＳ構造体が開示される。この窒化物部分は、ライナのエッジ・セグメントを形成している。これらの窒化物部分は、酸素が第１の型のＦＥＴの高ｋ誘電体に通るのを防止することができる。ＣＭＯＳ構造体の第２の型のＦＥＴデバイスは、窒化物部分を持たないライナを有する。その結果、酸素曝露により、第１の型のＦＥＴの閾値に影響を及ぼすことなく、第２の型のＦＥＴの閾値電圧をシフトさせることができる。この開示はまた、異なる型のＦＥＴデバイスが、互いに独立して設定された閾値を有する、ＣＭＯＳ構造体を製造する方法も教示する。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極とを含む。 （もっと読む）

半導体デバイス１０１が半導体層１０７により形成される。半導体層１０７の上方に第１のゲート誘電体層１０９が形成される。第１のゲート誘電体１０９の上方に第１の導体層１１１が形成される。第１の導体層の上方に第１の分離層１１３が形成される。第１のメサ２０１および第２のメサ２０３を分離するために半導体層１０７にトレンチ２０５が形成される。トレンチ２０５は第１の導体層１１１の上面を越える高さまで絶縁材料４０１で充填される。第２のメサ２０３から第１の導体層１１１が除去される。第１のメサ２０３の第１の分離層１１３の上方および第２のメサ２０３の上方に第２の導体層７０３が形成される。平坦化エッチングによって第１のメサ２０１の上方から第２の導体層７０３が除去される。第１のメサ２０１において第１の種類の第１のトランジスタ１２０１が形成され第２のメサ２０３において第２の種類の第２のトランジスタ１２０３が形成される。
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