【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。 （もっと読む）

【課題】半導体基板（ＳＯＩ基板）の大面積化を課題とする。また、効率のよい半導体基板の作製方法を提案することを課題とする。また、上記の半導体基板の特性を向上することを課題とする。また、上記の半導体基板を用いた半導体装置及び電子機器を提供することを課題とする。
【解決手段】半導体基板（ＳＯＩ基板）の大面積化及び作製効率の向上を図るために、複数の単結晶半導体基板を同時に処理して、半導体基板を作製する。具体的には、複数の単結晶半導体基板の処理を同時に可能とするトレイを用いて、一連の工程を行う。また、ベース基板に形成した単結晶半導体層に対してエッチング処理又はエッチバック処理を施すことにより、単結晶半導体層に存在する損傷領域を除去すると共に、隣接する単結晶半導体層の間隙におけるベース基板の表面の一部を除去して、ベース基板に凹部を形成する。 （もっと読む）

【課題】均一な形状・特性を有するＦｉｎＦＥＴのゲート電極を安定して形成する。また、ＦｉｎＦＥＴを構成するゲート電極の剥離やゲート絶縁膜の絶縁性の劣化を防止することにより、安定で均一な特性を有するＦｉｎＦＥＴを備えた半導体装置を提供する。
【解決手段】（９）全面にポリシリコン膜を形成する工程と、（１０）マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う工程、（１１）全面に金属膜を形成する工程、（１２）ポリシリコン膜の少なくとも一部と、金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程、ゲート電極を形成する。 （もっと読む）

【課題】ＦｉｎＦＥＴにおいて、従来のＦｉｎＦＥＴの構造に比してさらにチャネルに応力を印加することができる半導体装置を提供すること。
【解決手段】Ｓｉ基板１と、フィン１１、フィン１１の延在方向に平行な面上にゲート絶縁膜１３を介して形成される所定の幅のゲート電極１４、およびフィン１１の延在方向に平行な面上のゲート電極１４の両側に形成されるソース／ドレイン領域を含むＦｉｎＦＥＴ１０ｎ，１０ｐと、を備え、ゲート電極１４上に形成され、応力印加層３１，３２の形成温度と室温での線膨張係数の差が、フィン１１の形成温度と室温での線膨張係数の差と異なる導電性材料によって形成される応力印加層３１，３２と、応力印加層３１，３２上に形成され、フィン１１よりもヤング率の大きい導電性材料からなるプラグ層３３，３４と、を備える。 （もっと読む）

【課題】 ゲート絶縁膜が大気やメタル電極のエッチング液等に曝されて劣化することなく、仕事関数の異なるｎＭＯＳ、ｐＭＯＳに適したメタルゲートＭＩＳＦＥＴを含む半導体装置の製造方法を提供する。
【解決手段】 メタル電極を有するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、単結晶シリコン基板１００上に設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた第一の金属膜１０３、第二の金属膜１０４、第三の金属膜１０５、導電層１０６を備えたゲート電極１０８とを備えた構造であって、熱工程によって第二の金属膜１０４の構成元素を第一の金属膜１０３を通してゲート絶縁膜１０２中へ拡散させることによって、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタそれぞれに適した仕事関数に変化させる。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。 （もっと読む）

高エネルギー注入プロセス（２０３）中に、高度な半導体デバイス（２００）のゲート電極構造（２５２）上に注入ブロック材料（２５８）を設けることによって、トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）に対する必要な遮蔽効果を得ることができる。後の製造段階において、層間絶縁材料（２１０）の堆積時のプロセス条件を向上させるために、注入ブロック部分（２５８）が除去されてゲート電極高さ（２５３Ｈ）が所望の高さに低減され、これにより、高密度のデバイス領域であっても、層間絶縁材料（２１０）内にボイドなどの不規則性が形成されるリスクを大幅に低減することができる。
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【課題】ゲートファーストプロセスで形成できる、金属化合物をゲート電極パターンとして使うｎチャネルＭＯＳトランジスタにおいて、ｐチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物に対し、前記ｎチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物の仕事関数差を増大させる。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】固体撮像素子において、画像信号に対するノイズを抑制しながら、周辺回路形成領域のみならず画素形成領域においてもさらに素子間分離領域を微細化する。
【解決手段】Ｎ型のシリコン基板から成る同一の半導体基板１０に、フォトダイオード２を含む複数の画素セルが２次元状に形成された画素形成領域４と、周辺回路形成領域２０とが形成されている。画素形成領域４は、フォトダイオード２およびアンプトランジスタ８を含み、周辺回路形成領域２０はＮ型チャネルトランジスタ２６を含む。周辺回路形成領域２０の素子分離層２１はＳＴＩ構造により素子間を分離する。画素形成領域４においては、半導体基板上に突出した素子分離層１２と基板内に埋め込まれた素子分離領域１１とが、素子間を分離する。素子分離層１２は、半導体基板１０表面に形成された酸化膜を選択的に除去することにより形成される。 （もっと読む）

【課題】厚さが減少した半導体素子、これを採用する電子製品及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。 （もっと読む）

【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。 （もっと読む）

【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、両方のゲート電極を同時に加工できる技術を提供する。
【解決手段】ｐチャネル型ＭＩＳＦＥＴ形成領域に改質膜１１を形成している。改質膜１１は、ポリシリコン膜９にリンを導入することにより形成されている。この改質膜１１は、ポリシリコン膜９よりもエッチング速度が速くなる性質がある。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚の差が緩和される。 （もっと読む）

【課題】生産コストを削減することができる半導体装置の作製方法の提案を課題とする。
【解決手段】ボンド基板の下に容器を配置した後、ボンド基板を劈開させることでボンド基板から形成される複数の第１の半導体膜を、容器に載置し、複数の第１の半導体膜を容器から拾い上げて、複数の第１の半導体膜どうしが離隔するようにベース基板に貼り、複数の第１の半導体膜をエッチングすることで、複数の第２の半導体膜を形成する半導体装置の作製方法。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】ＭＯＳトランジスタの製造方法、およびこれにより製造されたＭＯＳトランジスタを提供する。
【解決手段】半導体基板１００上にゲートパターン１２０を形成する工程と、前記ゲートパターンの側壁を覆うスペーサ１３４を形成する工程と、を含み、前記ゲートパターンを形成する工程は、順に積層されるゲート電極１１２ａ、キャッピング膜パターン１１８、を備えるように形成し、前記キャッピング膜パターンは、順に積層される下部キャッピング膜パターン１１４ｂ、上部キャッピング膜パターン１１６ａ、を備えるように形成し、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有するように形成する、ことを含む。 （もっと読む）

【課題】異なる動作電圧のトランジスタ群を同一半導体基板に形成し、高電圧動作のトランジスタ群のゲート電極の低抵抗化を可能にし、低動作電圧のトランジスタ群の金属ゲート電極を形成するための導電膜の残査発生をなくすことを可能にする。
【解決手段】半導体基板１１に、高動作電圧の第１トランジスタ群と、低動作電圧の第２トランジスタ群とを有し、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３、第１ゲート電極１５、シリサイド層とが順に積層され、第２トランジスタ群は、半導体基板１１上のダミーゲート１８を除去してなるゲート形成溝４２内に、第２ゲート絶縁膜と第２ゲート電極を有する半導体装置の製造方法において、第１ゲート電極１５をダミーゲート電極１６よりも低く形成してから上記シリサイド層を形成し、それらを被覆する層間絶縁膜を形成して表面を平坦化してから、ゲート形成溝を形成する。 （もっと読む）