【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

【課題】 製造プロセスが比較的容易で、かつＭＯＳＦＥＴの特性のばらつきを抑えることができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１上に、界面酸化膜５，５ａ、ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８を順次形成してパターニングし、側面にシリコン酸化膜１０を形成し、さらにサイドウォール１７を形成する。サイドウォール１７をマスクとしてＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ、ｎ型Ｓ／Ｄ２０およびｐ型Ｓ／Ｄ２１を形成した後、サイドウォール１７を除去し、露出したシリコン酸化膜１０をマスクとして、エクステンション層１２，１４，２５，２７およびハロー層１３，１５，２６，２８を形成する。さらにシリコン酸化膜１０を介して、金属ゲート電極７などの側面にサイドウォール３３を形成した後、サイドウォール３３をマスクとして、金属シリサイド３５を形成する。 （もっと読む）

【課題】第１のシリサイド層と第２のシリサイド層間が断線することを防止すると共に、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現する。
【解決手段】第１のゲート電極１４ａ上に形成された第１のシリサイド層２０ａ１を有する第１のＭＩＳトランジスタＮＴｒと、第２のゲート電極１４ｂ上に形成された第２のシリサイド層２２ｂ１を有する第２のＭＩＳトランジスタＰＴｒとを備え、第１のゲート電極１４ａと第２のゲート電極１４ｂとは、半導体基板１０上に一体化形成されており、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１とは、第１のシリサイド層２０ａ１及び第２のシリサイド層２２ｂ１よりも膜厚が厚い第３のシリサイド層２３を挟んで接続されている。 （もっと読む）

【課題】抵抗素子の膜厚が薄くても、抵抗素子と上層配線と接続する為のコンタクトホールを形成する際に、コンタクトホールが抵抗素子を突き抜けてしまうことを防止する半導体装置及びその製造方法を提供する。
【解決手段】基板上にゲート絶縁膜４を形成し、ゲート絶縁膜４上に第１の金属膜５、および第２の金属膜６を含む積層膜を形成し、ゲート電極形成領域及び抵抗素子部形成領域に前記積層膜が残るように、パターニングを行う。その後、ゲート電極形成領域及び前記抵抗素子部形成領域に、コンタクトホール形成領域を設定し、コンタクトホール形成予定領域を保護した状態で、抵抗素子形成予定領域の前記第２の金属膜６を除去し、その後に前記積層膜を覆うように層間膜９を形成し、コンタクトホール形成予定領域に形成された前記層間膜９を除去し、前記第２の金属膜６に達するコンタクトホールを形成する工程とを具備する。 （もっと読む）

【課題】良好な形状のキャップ層を形成して、容易に適した仕事関数に制御することができる半導体装置、およびその製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、ｈｉｇｈ−ｋ膜２および第１のゲート電極膜３が積層したゲートパターンが形成されるとともに、ゲートパターンをマスクとして、第１導電型および第２導電型のソース・ドレイン領域１２を形成する。次に、ゲートパターンの周囲を含む全面に層間絶縁膜１４を形成する。次に、第１導電型のＭＩＳＦＥＴ形成領域８の第１のゲート電極膜を除去して溝部２０ａを形成する。次に、溝部２０ａの底面および側面を含む全面に積層するようにキャップ層１５を形成する。次に、溝部２０ａを埋め込むように第２のゲート電極膜１６を形成する。次に、第２導電型のＭＩＳＦＥＴ形成領域９の第１のゲート電極膜３の表面が露出するように除去しキャップ層１５を拡散する。 （もっと読む）

【課題】接合深さが深くなるが抑制され、低抵抗化された低濃度不純物領域を備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、第１のゲート電極１０３ａ、第１の不純物を含む第１の不純物領域１０６ａ、並びに第１のゲート電極の側面上に形成された第１の内側サイドウォールスペーサ１０７ａ及び第１の外側サイドウォールスペーサ１０９ａを有する内部トランジスタと、第２のゲート電極１０３ｂ、第１の不純物と同一導電型の第２の不純物を含む第２の不純物領域１０６ｂ、並びに第２のゲート電極１０３ｂの側面上に形成された第２の内側サイドウォールスペーサ１０７ｂ及び第２の外側サイドウォールスペーサ１０９ｂを有する入出力トランジスタとを備えている。第２の内側サイドウォールスペーサ１０７ｂは、第２の外側サイドウォールスペーサ１０９ｂとの界面領域に第２の不純物を含有している。 （もっと読む）

【課題】本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。 （もっと読む）

【課題】生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１の主面ｓ１のＮＭＩＳ領域ＲＮには素子用ｐウェルｐｗを、ＰＭＩＳ領域ＲＰには素子用ｎウェルｎｗを形成した後、主面ｓ１に順に形成したゲート絶縁膜ＧＩおよび第１多結晶シリコン膜Ｅ１ａを透過させるようにしてアクセプタとなる不純物イオンを注入して、チャネル領域ＣＨの不純物濃度を調整する。その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。ゲート絶縁膜ＧＩは、シリコン基板１の主面を酸化した後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして形成する。 （もっと読む）

【課題】微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することを可能にする。
【解決手段】配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。この構成により、スクライブ領域ＳＲ全体に溝ＴＲを形成する必要が無くなるため、溝ＴＲの幅を例えばダイシングブレードの厚さやレーザスポットの径よりも小さくすることが可能となる。この結果、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。 （もっと読む）

【課題】複数の半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置およびその半導体装置を容易に製造することのできる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜６の上面上に、全面的に、３〜３０ｎｍの厚みのゲート電極用金属膜Ｍを形成する。次に、ゲート電極用金属膜Ｍの上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分にのみ、全面的に、ゲート電極用金属膜Ｍとは異種材料の、１０ｎｍ以下の厚みのｎ側キャップ層８Ａを形成する。その上で、熱処理を行って、ｎ側キャップ層８Ａを、その直下のゲート電極用金属膜Ｍ内に拡散・反応させて、ｎＦＥＴ領域Ｒｎ内にｎ側ゲート電極用金属膜ＭＡを形成する。それ以降は、ポリＳｉ層を堆積した上で、ゲート電極加工を施す。 （もっと読む）

【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する。
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。 （もっと読む）

【課題】ゲート絶縁膜の信頼性および半導体装置の性能を確保可能である半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、Ｓｉ基板１００上にゲート絶縁膜１０３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜１０３上に第１の金属膜を形成する第１の金属膜形成工程と、第１の金属膜上に金属電極１０４を構成する第２の金属膜を形成する第２の金属膜形成工程と、熱処理を行なってゲート絶縁膜１０３と第１の金属膜との間にゲート絶縁膜１０３と第１の金属膜との反応膜１１８を形成する反応膜形成工程とを行なって、第１の金属膜形成工程時のゲート絶縁膜１０３の損傷を回復させている。 （もっと読む）

【課題】良好な結晶性を有し高性能な半導体素子を形成することを可能とする半導体基板を提供する。
【解決手段】脆化層を有する単結晶半導体基板と、ベース基板とを絶縁層を介して貼り合わせ、熱処理によって、脆化層を境として単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を固定し、単結晶半導体層にレーザ光を照射し、単結晶半導体層を部分溶融状態として再結晶化し、結晶欠陥を修復する。再結晶化後の単結晶半導体層は深さ方向の濃度分布において、炭素濃度が極大を有する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳに適したしきい値電圧を有するＣＭＯＳＦＥＴを実現する。
【解決手段】 潮解性のあるランタン酸化膜をキャップ膜として用いずに、ハフニウムを含有する絶縁膜１１１を形成する前にシリコン酸化膜１０４上にランタンを含有する絶縁膜を形成して、ハフニウムを含有する絶縁膜１１１で保護するとともに、エッチングによりダメージを受けたＰＭＯＳ領域にＳｉＧｅ層１０８をエピタキシャル成長させることによって、ＰＭＯＳ、ＮＭＯＳそれぞれに適したしきい値電圧を有する構造を形成する。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

適切な仕事関数の材料のゲート電極を有する半導体デバイスの製造方法を開示する。この方法は、所定数の活性領域（１１０，１２０）および該活性領域（１１０，１２０）を被覆する誘電体層（１３０）を含む基板（１００）を提供する工程と、前記誘電体層上に積層体（１４０，１５０，１６０）を形成する工程を有する。積層体の形成は、前記誘電体層（１３０）上に、第１の厚さ、例えば１０ｎｍ未満を有する第１の金属層（１４０）を析出させる工程と、該第１の金属層（１４０）上に、第２の厚さを有する第２の金属層（１５０）を析出させる工程であり、前記第２の厚さが前記第１の厚さより厚い工程と、前記第２の金属層（１５０）にドーパント（１５２，１５４）を導入する工程と、前記デバイスを温度上昇下にさらし、前記ドーパント（１５２，１５４）の少なくとも一部を、前記第２の金属層（１５０）から前記第１の金属層（１４０）と前記第２の金属層（１５０）との界面を越えて、移動させる工程と、前記積層体を所定数のゲート電極（１７０）にパターニングする工程と、を有する。この方法によれば、ゲート電極は、誘電体層（１３０）の近くにドーパントプロファイルを有するように形成されるため、ゲート誘電体がドーパントの侵入により劣化することなく、ゲート電極の仕事関数を最適化することができる。
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【課題】信頼性の高い単結晶半導体層及び半導体装置を、少ない作製工程で得ることを課題とする。
【解決手段】絶縁膜が形成された単結晶半導体基板に、イオンビームを照射し、前記単結晶半導体基板中に損傷領域を形成し、液状ガラスよりも密度の高い液体上に、前記液状ガラスを浮かべて板状にし、前記板状の液状ガラス上に、前記損傷領域が形成された単結晶半導体基板を、前記絶縁膜と前記液状ガラスが向き合うように配置し、前記板状の液状ガラスと前記単結晶半導体基板を徐冷することにより、前記板状の液状ガラスからガラス基板を形成すると同時に、前記ガラス基板と前記単結晶半導体基板を接合させ、前記損傷領域に沿って、前記単結晶半導体基板から単結晶半導体層を分離する半導体装置の作製方法に関する。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】ＭＩＰＳ構造のデュアル・メタルゲートを有する半導体装置において高集積化を進展させつつ、ＰＮ境界部配線の断線や高抵抗化等の問題を防止できる半導体装置及びその製造方法を提供する。
【解決手段】ＮＭＩＳトランジスタのゲート電極１２２ａは、第１の金属含有導電膜１０４ａと、第１の金属含有導電膜１０４ａ上に形成された第３の金属含有導電膜１１３とから構成されており、ＰＭＩＳトランジスタのゲート電極１２２ｂは、第２の金属含有導電膜１０４ｂと、第２の金属含有導電膜１０４ｂ上に形成された第３の金属含有導電膜１１３とから構成されている。第３の金属含有導電膜１１３は、第１の金属含有導電膜１０４ａ及び第２の金属含有導電膜１０４ｂのそれぞれと接するように、第１の金属含有導電膜１０４ａ上から素子分離領域１０２上を経て第２の金属含有導電膜１０４ｂの上まで連続的に形成されている。 （もっと読む）