【課題】多重仕事関数金属窒化物ゲート電極を有するＭＯＳトランジスタが提供される。
【解決手段】ＭＯＳトランジスタは半導体基板及び前記半導体基板上に配置された中心ゲート電極を具備する。前記中心ゲート電極は金属窒化物からなる。前記中心ゲート電極の両側壁上にそれぞれソース側ゲート電極及びドレイン側ゲート電極が提供される。前記ソース／ドレイン側ゲート電極は窒素よりも小さい電気陰性度を有する第１不純物または窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化物からなる。前記ＭＯＳトランジスタを採用するＣＭＯＳ集積回路素子及びその製造方法も提供される。 （もっと読む）

【課題】 低仕事関数金属の不適切な熱安定性のために、ｎＦＥＴ仕事関数とｐＦＥＴ仕事関数との両方を適正にするために用いることができるゲート・スタックを有するＣＭＯＳ構造体を提供すること。
【解決手段】 本発明は、半導体基板の１つの領域上に配置された少なくとも１つのｎＭＯＳデバイスと、半導体基板の別の領域上に配置された少なくとも１つのｐＭＯＳデバイスとを含む、ＣＭＯＳ構造体に向けられる。本発明によれば、少なくとも１つのｎＭＯＳデバイスは、ゲート誘電体と、４．２ｅＶ未満の仕事関数を有する低仕事関数の元素状金属と、その場金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを含み、少なくとも１つのｐＭＯＳデバイスは、ゲート誘電体と、４．９ｅＶより大きい仕事関数を有する高仕事関数の元素状金属と、金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを有する。本発明はまた、こうしたＣＭＯＳ構造体を製造する方法も提供する。 （もっと読む）

金属エッチング工程においてゲート誘電体（２６）が露出することを防止するために、処理の間、メタルゲート（３０）とゲート誘電体（２６）との間の超薄窒化アルミニウム（ＡｌＮ_x）バッファ層（２８）を使用する、デュアルメタルゲートＣＭＯＳ構造
を構築する方法。不必要なゲートメタルをエッチング除去した後、ＣＭＯＳ構造は熱処理される。熱処理の間に、メタルゲート（３０）との反応を通じてバッファ層（２８）は完全に消費され、新らしいメタル合金（３８，４０）が形成される。その結果、実効酸化膜厚は最小限しか増加しない。バッファ層（２８）およびゲートメタル（３０）は、元のゲートメタルの仕事関数が熱処理工程の結果変化するため、メタル／誘電体界面の仕事関数の決定に重要な役割を果たす。
（もっと読む）

【課題】製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成する。
【解決手段】Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置であって、Ｎ型ＭＯＳトランジスタのゲート電極１０７ｎは、ゲート絶縁膜１０４に接するタングステン膜１０５ｎを具備し、Ｐ型ＭＯＳトランジスタのゲート電極１０７ｐは、ゲート絶縁膜１０４に接するタングステン膜１０５ｐを具備し、タングステン膜１０５ｎに含有される炭素の濃度が、タングステン膜１０５ｐに含有される炭素の濃度よりも低いことを特徴とする。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】 活性領域とタングステンプラグとの接触面積の低下を防止する。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。 （もっと読む）

半導体デバイス（１０）は、Ｐチャンネルゲート層（３８）を有し、Ｐチャンネルゲート層（３８）は、第１メタル（１８）と、同第１メタル（１８）上に第２メタル（２０）とを備えている。また、半導体デバイス（１０）は、Ｎチャンネルゲート層（４０）を有し、Ｎチャンネルゲート層（４０）は、ゲート誘電体（１４）と直接接する第２メタル（１８）を備えている。Ｎチャンネルゲート層（４０）、及びＰチャンネルゲート層（３８）の一部には、ドライエッチングによるエッチング処理が施される。Ｐチャンネルゲート層（３８）は、ウェットエッチングにより仕上げられる。ウェットエッチングは、ゲート誘電体（１４）と第２メタルとの両方に対して極めて選択的である。そのため、Ｎチャンネルトランジスタは、Ｐチャンネルゲート層（３８）のエッチング仕上げによる影響を受けない。
（もっと読む）

【課題】高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【解決手段】基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する回路である。ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器及び分周器を含む。基板上にＰＬＬ回路を設けることにより、高機能化、多機能化及び高付加価値化を実現することができる。 （もっと読む）

【課題】低抵抗で耐熱性を有し、閾値変動もないＣＭＯＳデバイスを提案する。
【解決手段】本発明の例に関わる半導体装置は、Ｎ型半導体層３と、Ｎ型半導体層３上に形成される第１ゲート絶縁層１０と、第１ゲート絶縁層１０上に形成され、金属の炭素化合物を含む第１ゲート電極１２とを有するＰチャネルＭＩＳトランジスタ、及び、Ｐ型半導体層２と、Ｐ型半導体層２上に形成される第２ゲート絶縁層１０と、第２ゲート絶縁層１０上に形成される第２ゲート電極１１とを有するＮチャネルＭＩＳトランジスタを備える。 （もっと読む）

【課題】 半導体基板に加わるダメージが小さい半導体装置の製造方法を提供する。
【解決手段】 本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２を形成することにより、素子領域を他の領域から分離する工程と、素子領域に位置する半導体基板１上に、ゲート絶縁膜３を形成する工程と、素子分離膜２上及びゲート絶縁膜３上に、不純物が導入された第１のポリシリコン膜４１を形成する工程と、第１のポリシリコン膜４１上に、第２のポリシリコン膜４２を形成する工程と、第１のポリシリコン膜４１及び第２のポリシリコン膜４２をパターニングすることにより、ゲート絶縁膜３上に位置するゲート電極４を形成する工程とを具備する。 （もっと読む）

【課題】 ゲート電極に多結晶Si/金属積層構造を用いつつ、多結晶Si/金属界面の空乏化を抑制することを目的とする。
【解決手段】
ゲート電極が上層に多結晶Si層6、下層に金属層（TiN層7）の積層構造を成して、かつ上部配線とのコンタクト部分は、上部配線がゲート積層構造の下層金属層まで到達させることで、多結晶Siと下層金属（TiN）に電位差が生じないため、空乏層が伸びることなく、ゲートに印加した電圧と同じだけゲート絶縁膜に電圧が掛かり十分なキャリアがチャネル領域に形成され、駆動電流の向上が得られる。また、ゲート加工が基本的には既存技術をそのまま適用できるため、金属ゲート電極を有する半導体装置の製造及びその技術開発が簡略化される。 （もっと読む）

【課題】同一半導体基板上に、半導体素子の要求性能に応じた互いにリセス量の異なる複数の素子分離部を形成することのできる技術を提供する。
【解決手段】半導体基板１をエッチングして活性領域の平面外形を規定する溝４を形成し、さらに溝４の内部を埋め込む絶縁膜５を堆積した後、周辺回路高耐圧系ＭＩＳの形成領域では活性領域よりも小さい抜きパターンが形成され、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域では活性領域よりも大きい抜きパターンが形成されたレジストパターンをマスクとして活性領域上、ならびにメモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域の溝４の内部に埋め込まれた絶縁膜５をエッチング、続いて絶縁膜５を研磨して溝４の内部に絶縁膜５を埋め込む。 （もっと読む）

この発明は、基板（１）と半導体本体（２）とを有する半導体装置（１０）であって、第一のチャネル領域（３Ａ）と第一の導体を含み且つ誘電体層（４）によりチャネル領域から分離された第一のゲート電極（３Ｂ）とを有する第一の（ＮＭＯＳ）ＦＥＴ（３）を備え、そして、第二のチャネル領域（５Ａ）と第一の導体とは異なる第二の導体を含み且つ誘電体層（４）によりチャネル領域（５Ａ）から分離された第二のゲート電極（５Ｂ）とを有する第二の（ＰＭＯＳ）ＦＥＴ（５）を備え、第一及び第二のゲート電極（３Ｂ、５Ｂ）を形成するために、誘電体層（４）が備えられた半導体本体（２）上に第一の導体層（３３）が堆積され、導体層（３３）は、その後、第一のチャネル領域（３Ａ）外部で除去され、その後、第二の導体層（５５）が半導体本体（２）上に堆積され、そして、第一の導体層（３３）が堆積される前に、誘電体層（４）上に中間層（６）が堆積される半導体装置の製造方法に関する。この発明によれば、中間層（６）のための材料として誘電体層（４）に対し選択的にエッチング可能な材料が選ばれ、そして、第一の導体層（３３）が堆積される前に、第一のチャネル領域（３Ａ）の位置で中間層（６）が除去され、そして、第一の導体層（３３）が堆積され、第一のチャネル領域（３Ａ）外部で除去された後に、そして、第二の導体層（５５）が堆積される前に、第二のチャネル領域（５Ａ）の位置で中間層（６）が除去される。従って、ＦＥＴが、簡単な方法で、且つ、それらのゲート誘電体にダメージを与えずに得られる。好ましくは、中間層（６）に対して選択的にエッチング可能なさらなる中間層（８）が中間層（６）上に堆積される。
（もっと読む）

半導体装置（１００）を形成する方法は、第一領域（１０４）を備える半導体基板と、第一領域上にゲート誘電体（１０８）を形成するステップと、ゲート誘電体上に導電性金属酸化物（１１０）を形成するステップと、導電性金属酸化物上に耐酸化バリア層（１１１）を形成するステップと、耐酸化バリア層上にキャッピング層（１１６）を形成するステップとを含む。一実施形態において、導電性金属酸化物はＩｒＯ_２，ＭｏＯ_２及びＲｕＯ_２であり、耐酸化バリア層はＴｉＮを含む。
（もっと読む）

互いに重ねて堆積させたいくつかの金属層（８,９,１３；８,１２,１３）として形成したゲート電極（１５,１６）を有するＭＯＳトランジスタを備える半導体デバイスの製造方法。この方法では、シリコン本体（１）に、ゲート誘電体層（７）を備えるシリコン活性領域（４,５）およびこれらの領域を互いに絶縁するフィールド分離領域（６）を形成する。次いで、第１の金属層（８）を堆積させ、活性領域（４）の一部の位置でその層中に局所的に窒素を導入する。次いで、第１の金属層上に第２の金属層（１３）を堆積させ、その後それらの金属層中にゲート電極をエッチングする。第１の金属層中に窒素を導入する前に、第１の金属層上に窒素透過性の第３の金属補助層（９）を堆積させる。したがって、その下にあるゲート電極に損傷を与える危険なく、第１の金属層を窒化することができる。金属の仕事関数を実質的に変えることが可能であるとともに、ＮＭＯＳおよびＰＭＯＳを備える半導体デバイスが実現される。
（もっと読む）

【課題】 Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の界面抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０１上にシリコン膜を形成する工程と、シリコン膜の領域ＰにＰ型不純物を、領域ＮにＮ型不純物をこの順にイオン注入する工程と、シリコン膜上にシリサイド膜１０６及び金属膜をこの順で形成する工程と、シリコン膜、シリサイド膜１０６及び金属膜をパターニングして領域ＰにＰ型ポリメタルゲート電極を、領域ＮにＮ型ポリメタルゲート電極を形成する工程とを備え、Ｐ型不純物のイオン注入後、Ｎ型不純物のイオン注入前に第１の熱処理を行ってＰ型不純物を活性化させ領域Ｐのシリコン膜をポリシリコン膜１０３Ｐとし、Ｎ型不純物のイオン注入後、第２の熱処理を行い、Ｎ型不純物を活性化させ領域Ｎのシリコン膜をポリシリコン膜１０３ｎにすると共にシリサイド膜１０６に含まれたガスを除去する。 （もっと読む）

【課題】 ＣＭＯＳを基板上に有する半導体集積回路装置において、ｐＭＯＳトランジスタにおいてＳｉＧｅ混晶層よりなる圧縮応力発生源を、基板中、前記ｐＭＯＳトランジスタのチャネル領域に可能な限り近接させて配置し、同時にｎＭＯＳトランジスタにおいて、ソース／ドレイン拡散領域の間に充分な距離を確保してリーク電流の発生を抑制する。
【解決手段】 ｐＭＯＳトランジスタのゲート電極側壁絶縁膜を、ＨＦ耐性を有する膜により形成し、ｐＭＯＳトランジスタの素子領域に前記ｐ型ＳｉＧｅ混晶層がエピタキシャル成長するトレンチを、前記ｐＭＯＳトランジスタのチャネル領域に近接して形成すると同時に、ｎＭＯＳトランジスタ領域においては、ゲート電極の側壁絶縁膜の外側にさらに別の側壁絶縁膜を形成し、基板中にイオン注入により形成されるｎ型ソース／ドレイン領域の間に充分な距離を確保する。 （もっと読む）

【課題】 ＣＭＯＳデバイスの自己形成金属シリサイド化ゲートを提供すること。
【解決手段】 シリサイドが自己形成され（すなわち、別個の金属／シリコン反応ステップを必要とせずに形成され）、シリコン材料のＣＭＰ又はエッチ・バックを必要としない、金属シリサイド・ゲートをＦＥＴデバイスに形成するためのプロセス。第１のシリコン材料層（３）（ポリシリコン又はアモルファス・シリコン）が、ゲート誘電体（２）の上に形成され、次いで、金属層（４）が第１のシリコン材料層（３）の上に形成され、金属層（４）の上に第２のシリコン材料層（５）が形成される。その後、ソース／ドレイン活性化アニールのような高温（７００℃より高い）処理ステップが実施され、このステップは、金属層（４）の金属を第１のシリコン材料層（１３）におけるシリコン材料と反応させることにより、ゲート誘電体（２）の上にシリサイド層（３０）を形成するのに有効である。第２の高温処理ステップ（ソース／ドレインのシリサイド化のような）を実施することができ、これは第２のシリコン材料層（５）におけるシリコン材料から第２のシリサイド層（５０）を形成するのに有効である。シリサイド層の厚さは、高温処理において、第１のシリコン材料層の実質的にすべて及び第２のシリコン材料層の少なくとも一部が、シリサイド材料で置き換えられるような厚さである。従って、完全シリサイド化ゲート構造体を生成することができる。 （もっと読む）

【課題】 ホウ素及びリンを含むシリコン層を最下層に有するゲート電極の端部の尖りが抑制された半導体装置及びその製造方法を提供する。これによってゲート電流の増加を抑制し、CMOSデバイスのNBTI劣化を抑制する。
【解決手段】 半導体装置１０は、シリコン基板１１と、シリコン基板１１上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成され、ホウ素及びリンを含むポリシリコン層１８ｂを最下層に有するゲート電極１７とを備える。ポリシリコン層１８ｂ中のホウ素の最大濃度と最小濃度との比が１００以下である。 （もっと読む）

【課題】トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に、ゲート絶縁膜３および金属層４を形成する。ｎＭＯＳ領域あるいはｐＭＯＳ領域のいずれか、例えばｐＭＯＳ領域にバリアメタル層５を形成した後に、全面に導電層６として例えばポリシリコンを成膜する。ｎＭＯＳ領域およびｐＭＯＳ領域において、ゲート電極形状に加工した後に、熱処理を行う。これにより、ｎＭＯＳ領域では、金属層４と導電層６の合金層７からなる第２ゲート電極Ｇ２が形成される。ｐＭＯＳ領域では、バリアメタル層５により金属層４と導電層６との反応が抑制され、積層膜からなる第１ゲート電極Ｇ１となる。 （もっと読む）