【課題】無線信号により物理的位置を検出する機能を有する半導体装置において、電源電圧を電池から供給するアクティブ型では、定期的な電池交換、電池の物理的形状、質量に関する制約により、半導体装置の物理的形状、質量などが制限される。
【解決手段】半導体装置に、無線信号から電源電圧を生成する機能を有する電源回路と、無線信号から生成された電圧をＡ／Ｄ変換することで無線信号の強度を検出する機能を有するＡ／Ｄ変換回路と、を搭載する。このようにすることで、電池交換の必要が無く、物理的形状及び質量の制約が少ない、物理的位置を検出する機能を有する半導体装置を提供することができる。また、半導体装置をプラスチック基板上に形成した薄膜トランジスタで構成することで、物理的柔軟性を有し、軽量な、物理的位置を検出する機能を有する半導体装置を安価に提供することができる。 （もっと読む）

【課題】シリサイド層への不純物拡散を抑制し、シリコン層中に不純物を十分行き渡ることのできる半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板上に、ゲート酸化膜を介して形成されたゲート電極を備える半導体装置において、前記ゲート電極は、前記ゲート酸化膜に接して形成されたシリコン層と、前記シリコン層上に積層された金属を含有する金属含有層と、を有し、前記シリコン層は、前記ゲート酸化膜側に設けられ、第１導電型の不純物がドープされている第１シリコン層と、前記第１シリコン層上に積層され、前記第１導電型の不純物がドープされていない第２シリコン層と、を有すること。 （もっと読む）

【課題】第１および第２のトランジスタ形成領域の各々にゲートを有するトランジスタを備えた半導体装置の製造方法であって、半導体基板の表面がエッチングされて不均一な凹部が生じることを防ぐことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板ＳＢ上に絶縁膜ＩＬが堆積される。第２のトランジスタ形成領域Ｒ２において金属膜ＭＧが形成される。シリコン膜ＳＧおよびハードマスク膜ＨＭが堆積される。ゲートの平面パターンを有するハードマスク膜ＨＭとシリコン膜ＳＧとの積層膜パターンＭＰが形成される。第１のトランジスタ形成領域Ｒ１が被覆されるように第１のレジスト膜ＰＲｉが形成される。第２のトランジスタ形成領域Ｒ２において金属膜ＭＧが積層膜パターンＭＰのハードマスク膜ＨＭをマスクとしてパターニングされる。 （もっと読む）

【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。 （もっと読む）

【課題】ゲートコンタクト抵抗値及びシート抵抗値を同時に低くし得る中間構造物を有するゲート構造及びゲート構造を有する半導体素子、並びにそれらの製造方法を提供すること。
【解決手段】本発明の半導体素子は、上面及び下面を有する基板２１と、基板２１の上面近くに形成され、ゲート絶縁膜２２、ゲート絶縁膜２２上に形成された第１電極２３、第１電極２３上に形成された中間構造物２４、及び中間構造物２４上に形成された第２電極２５を含むゲート構造とを備え、中間構造物２４が、チタン（Ｔｉ）を含む第１Ｔｉ膜１０１と、タングステン及びシリコンを含み、第１Ｔｉ膜上に形成された第２Ｗ膜２４Ｄとを備えることを特徴とする。 （もっと読む）

【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。 （もっと読む）

珪化コバルトを含んだ導電性要素を持つトランジスタゲートを製造するための方法であって、高温工程（迫り上げ式ソースドレイン領域の作成など）が完了する後までに、トランジスタゲートの側壁スペーサー同士のあいだにて、犠牲材料を仮置きとして用いることを含む。加えて、珪化コバルトをその導電性要素内に有するトランジスタゲートを具えた半導体装置（DRAM装置およびNANDフラッシュメモリ装置など）も開示しており、同様に、迫り上げ式ソースドレイン領域および珪化コバルトをそのトランジスタゲート内に持つトランジスタも開示する。側壁スペーサー同士の上部のあいだに犠牲材料もしくは空隙を持つトランジスタゲートを含んだ、中途半導体装置構造についても開示をしている。
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【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）

【課題】電源電圧の変動等に対する発振周波数の変化を抑制し、より安定な周波数を出力する発振回路を提供する。
【解決手段】第１の端子と第２の端子との間に接続された定電流回路と、電源電圧端子間の電位差によって周波数が変化する電圧制御発振回路と、ｎチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるｐチャネル型トランジスタと、容量と、を有し、ｐチャネル型トランジスタのソースは第１の端子に、ドレインはｎチャネル型トランジスタのドレインおよびゲートに接続され、ｎチャネル型トランジスタのソースは第２の端子に、ゲートは容量を介して第２の端子に接続される発振回路により、安定な周波数を出力する。 （もっと読む）

【課題】ゲート電極を好適な仕事関数を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要のない半導体装置を提供する。
【解決手段】ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを含む半導体装置であって、各ゲート電極32A,32Bは、層間絶縁層の下層部28Aに設けられたゲート電極形成用開口部に埋め込まれており、ＮＭＩＳＦＥＴのゲート電極32Aの少なくとも底面部と側面部は第１の導電材料33Aから構成されており、ＰＭＩＳＦＥＴのゲート電極32Bの少なくとも底面部と側面部は第１の導電材料とは異なる第２の導電材料33Bから構成されており、各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されており、各ゲート電極用コンタクトプラグ44A,44Bは、保護層35A,35Bを介して、各ゲート電極32A,32Bの頂面に接続されている。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】 半導体層がアモルファス半導体のＭＩＳトランジスタと、半導体層が多結晶半導体のＭＩＳトランジスタが形成された表示装置において、各ＭＩＳトランジスタをボトムゲート構造にしたときに多結晶半導体でなる半導体層の結晶性をよくする。
【解決手段】 基板の第１の領域に形成された第１のＭＩＳトランジスタ、および前記第１の領域とは異なる第２の領域に形成された第２のＭＩＳトランジスタは、それぞれ、前記基板と前記半導体層の間にゲート電極を有し、前記第１のＭＩＳトランジスタは、前記半導体層がアモルファス半導体でなり、前記第２のＭＩＳトランジスタは、前記半導体層が多結晶半導体でなり、前記第２のＭＩＳトランジスタのゲート電極は、前記第１のＭＩＳトランジスタのゲート電極よりも薄い表示装置。 （もっと読む）

【課題】不揮発性メモリセルの積層ゲートと周辺回路の単層ゲートとを同時に精度よく加工する。
【解決手段】フローティングゲート電極膜、電極間絶縁膜、第１及び第２のコントロールゲート電極膜が順次積層された不揮発性メモリセルのゲート電極と、下層ゲート電極膜及び上層ゲート電極膜が順次積層された周辺回路部に形成されるトランジスタのゲート電極を有する半導体装置において、下層ゲート電極膜の膜厚をフローティングゲート電極膜の膜厚と電極間絶縁膜の膜厚と第１のコントロールゲート電極膜の膜厚とを合計した膜厚より厚く形成し、不揮発性メモリセルのゲート電極と周辺回路部のゲート電極とを同時に加工する。 （もっと読む）

【課題】 ＦｉｎＦＥＴ構造を有する半導体装置に完全空乏化ＳＯＩ技術を適用した場合でも、トランジスタに十分なオン電流を流すことができる半導体装置及びその製造方法を提供する。
【解決手段】 活性領域であるフィン部を形成した後、フィン部を覆う第１ゲート絶縁膜２２及びシリコン窒化膜２３のチャネル部となる部分に対応する位置に開口を形成する。開口内に露出するシリコン基板２１の表面を酸化し酸化膜２８を形成し、その酸化膜２８を除去する。これにより、フィン部のチャネル部となる部分のみの幅を選択的に狭くする。 （もっと読む）

【課題】メモリセル領域にシリコン窒化膜を形成する構成で、周辺回路領域の高耐圧トランジスタのソース／ドレイン領域の表面に直接シリコン窒化膜が接することで信頼性が劣化するのを改善する。
【解決手段】シリコン基板１にゲート絶縁膜４ｂ、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を積層し、エッチングによりゲート電極ＧＨＶを形成する。ソース／ドレイン領域１ｄ上のゲート絶縁膜４ｂを除去後、イオン注入を行う。ゲート電極ＧＨＶの側壁にスペーサ１０ａを形成後、スペーサ１０ａの表面およびシリコン基板１の表面にシリコン酸化膜１１、シリコン窒化膜１２を形成し、この上にシリコン酸化膜１３を形成して平坦化する。高耐圧トランジスタのソース／ドレイン領域１ｄの表面にシリコン窒化膜１２を直接接触させないので、ホットキャリアなどの進入を防止し、信頼性が向上する。 （もっと読む）

【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。
【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。 （もっと読む）

【課題】極めて簡易にｎ型トランジスタの素子特性を向上させることのできるポリゲートストレス技術を適用してｎ型トランジスタの素子特性の特性を改善を実現するも、ｐ型トランジスタの特性劣化を確実に防止し、しかも徒に工程数や製造コストの増加をもたらすことのない信頼性の高いＣＭＯＳトランジスタを実現する。
【解決手段】第１のポケット領域となるｐ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ａの下方においてソース側とドレイン側とで離間するような不純物種及び注入条件を用いる。一方、第２のポケット領域となるｎ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ｂの下方においてソース側とドレイン側とで繋がるような不純物種及び注入条件を用いる。そして、ポリゲートストレス技術を実行する。 （もっと読む）

【課題】エミッタ層にまでシリサイド化反応が進入するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（バイポーラトランジスタ１００）は、拡散層７と、拡散層７の表面上に形成され、金属と半導体との金属半導体化合物からなるコバルトシリサイド膜９ａと、拡散層７とコバルトシリサイド膜９ａとの間に形成され、コバルトシリサイド膜９ａから拡散される金属の透過を抑制する反応抑制層８とを備える。 （もっと読む）

【課題】本発明は、ＰチャネルＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜１１０ａと、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜１１０ｂと、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜１１０ｃと、を含む積層構造を有することを特徴とするものである。 （もっと読む）