半導体装置
【課題】無線信号により物理的位置を検出する機能を有する半導体装置において、電源電圧を電池から供給するアクティブ型では、定期的な電池交換、電池の物理的形状、質量に関する制約により、半導体装置の物理的形状、質量などが制限される。
【解決手段】半導体装置に、無線信号から電源電圧を生成する機能を有する電源回路と、無線信号から生成された電圧をＡ／Ｄ変換することで無線信号の強度を検出する機能を有するＡ／Ｄ変換回路と、を搭載する。このようにすることで、電池交換の必要が無く、物理的形状及び質量の制約が少ない、物理的位置を検出する機能を有する半導体装置を提供することができる。また、半導体装置をプラスチック基板上に形成した薄膜トランジスタで構成することで、物理的柔軟性を有し、軽量な、物理的位置を検出する機能を有する半導体装置を安価に提供することができる。
【解決手段】半導体装置に、無線信号から電源電圧を生成する機能を有する電源回路と、無線信号から生成された電圧をＡ／Ｄ変換することで無線信号の強度を検出する機能を有するＡ／Ｄ変換回路と、を搭載する。このようにすることで、電池交換の必要が無く、物理的形状及び質量の制約が少ない、物理的位置を検出する機能を有する半導体装置を提供することができる。また、半導体装置をプラスチック基板上に形成した薄膜トランジスタで構成することで、物理的柔軟性を有し、軽量な、物理的位置を検出する機能を有する半導体装置を安価に提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線信号によりデータの送受信及び距離の検出を行う半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型半導体装置（以下、半導体装置、ＲＦチップともいう。また、ＲＦＩＤタグ、無線タグ、ＩＤタグ、ＲＦタグともいわれる）が脚光を浴びている。この半導体装置は、無線通信装置（以下、リーダ／ライタともいう）を使った通信信号の授受により、データを書き込む、またはデータを読み出す等のデータの送受信を非接触で行うことができる。
【０００３】
無線信号によりデータの送受信を行う半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない場合がある。一方、無線通信装置を用いて非接触でデータの送受信を行う方式では、半導体装置のデータを無線で読み取るため、遮蔽物があってもデータを読み取ることができる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（特許文献１参照）。このように、無線通信によりデータの送受信を行う小型の半導体装置により人や物を識別、管理する仕組みはＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれ、ＩＴ化社会の基盤技術として注目が高まっている。
【特許文献１】特開２０００−１４９１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
無線信号によるデータの送受信に加え、半導体装置の物理的位置の検出ができると、半導体装置を貼付した商品の場所が特定できるので、例えば、倉庫内における探し物に要する時間が短縮できる。また、半導体装置を貼付した商品の追跡ができるので、例えば小売業などでは消費者動向をリアルタイムに知ることができ、より付加価値を高めたサービスを提供できる可能性がある。
【０００５】
半導体装置の物理的位置の検出方法として、ＲＳＳＩ（Ｒｅｃｅｉｖｅｄ Ｓｉｇｎａｌ Ｓｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｏｒ）方式がある。これは、信号源からの距離が増大するのに伴い、通信信号の信号強度が減少する性質を利用したものである。例えば、リーダ／ライタの位置を既知とし、リーダ／ライタを通信信号の発信源とした場合、半導体装置に信号強度を検出する機能を搭載すれば、検出した信号強度から距離を算出することで、半導体装置の物理的位置を特定できる。
【０００６】
しかしながら、このような半導体装置では、回路動作に必要な電源電圧を半導体装置に搭載した電池から供給する型式（以下、アクティブ型とする）となっている。したがって、定期的に電池の交換をする必要がある。また、電池の物理的形状、質量に関する制約により、半導体装置の物理的形状、質量なども制限されることになる。このような欠点は、半導体装置を用いた物理的位置を検出するサービスの利便性を著しく損なうことになる。
【０００７】
本発明は、上記の問題を鑑みなされたもので、物理的位置を検出する機能を有し、物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供するものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、無線通信によりデータの交信を行い、受信した信号から、受信した信号の送信元までの距離の情報を示す信号を生成し、送信することを特徴とする。具体的には、半導体装置に無線信号から電源電圧を生成する機能を有する電源回路と、無線信号から生成された電圧をＡ／Ｄ変換（アナログ／デジタル変換）することで無線信号の強度を検出する機能を有するＡ／Ｄ変換回路（アナログ／デジタル変換回路）と、を搭載することを特徴とする。
【０００９】
本発明の半導体装置の一は、無線信号を送受信するアンテナ回路と、アンテナ回路で受信した無線信号に応じた入力電圧を生成する電源回路と、入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有することを特徴とする。
【００１０】
別の本発明の半導体装置の一は、無線信号を送受信するアンテナ回路と、アンテナ回路で受信した無線信号に応じた入力電圧を生成する電源回路と、入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有し、アナログ／デジタル変換回路で変換された入力電圧の信号強度に応じたデジタル値のデータ信号は、アンテナ回路より外部に送信されるものであることを特徴とする。
【００１１】
本発明のアナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路であってもよい。
【００１２】
本発明のアナログ／デジタル変換回路は、逐次比較方式のアナログ／デジタル変換回路であってもよい。
【００１３】
本発明のアナログ／デジタル変換回路は、マルチスロープ方式のアナログ／デジタル変換回路であってもよい。
【００１４】
本発明のアナログ／デジタル変換回路は、ΣΔ方式のアナログ／デジタル変換回路であってもよい。
【００１５】
本発明のアナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路、逐次比較方式のアナログ／デジタル変換回路、マルチスロープ方式のアナログ／デジタル変換回路、及びΣΔ方式のアナログ／デジタル変換回路のうち、いずれか２種類のアナログ／デジタル変換回路を具備することものであってもよい。
【００１６】
本発明の電源回路及びアナログ／デジタル変換回路は、薄膜トランジスタで形成されているものであってもよい。
【発明の効果】
【００１７】
本発明の半導体装置は、バッテリーを搭載する構成とすることなく、物理的位置を検出する機能を有せしめることができる。本発明の半導体装置はバッテリーを必要としないため、その分の物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態及び実施例において図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
本発明における半導体装置の実施の形態として、図１を用いて説明する。図１は、本発明における半導体装置のブロック図である。
【００２０】
図１において、半導体装置１００は、無線回路１０１と、ロジック回路１０２と、から構成される。無線回路１０１は、アンテナ回路１０３と、電源回路１０４と、クロック回路１０５と、復調回路１０６と、変調回路１０７と、から構成される。ロジック回路１０２は、ＲＦインターフェース回路１０８と、ＡＤインターフェース回路１０９と、Ａ／Ｄ変換回路１１０（アナログ／デジタル変換回路）と、から構成される。
【００２１】
アンテナ回路１０３は、通信信号の送受信を行う機能を有する。例えば、電磁誘導方式を用いる場合にはコイル状のアンテナを、電界方式を用いる場合にはダイポールアンテナを設けた構成とすればよい。
【００２２】
電源回路１０４は、通信信号からクロック回路１０５やロジック回路１０２の電源電圧と、Ａ／Ｄ変換回路１１０の入力電圧及び基準電圧と、を生成する機能を有する。電源電圧は、例えば、整流回路と保持容量とを搭載することで生成することができる。また、Ａ／Ｄ変換回路１１０の入力電圧は、電源電圧と共通とすることもできるし、電源電圧生成用とは別の整流回路と保持容量と搭載することで生成することができる。さらに、Ａ／Ｄ変換回路１１０の基準電圧は、電源電圧をレギュレータによって一定の電圧に変換することで生成することができる。
【００２３】
クロック回路１０５は、ロジック回路１０２の動作に必要なクロック信号を生成する機能を有する。例えば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路で構成することができる。
【００２４】
復調回路１０６は、通信信号から受信データを抽出する機能を有する。例えばＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）を用いる構成とすればよい。
【００２５】
変調回路１０７は、通信信号に送信データを重畳する機能を有する。
【００２６】
ＲＦインターフェース回路１０８は、復調回路１０６及び変調回路１０７と、ロジック回路１０２と、の間のデータ授受を行う。例えば、復調回路１０６で抽出した受信データから、ロジック回路１０２で実行する処理を決定し、当該処理に必要な制御信号やデータを生成する。また、当該処理によって生成されたデータを送信データに変換し、変調回路１０７に供給する。
【００２７】
ＡＤインターフェース回路１０９は、ＲＦインターフェース回路１０８で生成された制御信号やデータを用いて、Ａ／Ｄ変換回路１１０の動作に必要な制御信号を生成する。また、Ａ／Ｄ変換回路１１０より出力されるデータ信号をＲＦインターフェース回路１０８に供給する。
【００２８】
Ａ／Ｄ変換回路１１０は、電源回路１０４で生成される基準電圧と、入力電圧と、を用いて、アナログ値である入力電圧の信号強度をデジタル値に変換し、データ信号として出力する機能を有する。Ａ／Ｄ変換回路１１０には、フラッシュ方式、逐次比較方式、マルチスロープ方式、ΣΔ方式等のＡ／Ｄ変換回路を用いることができる。また、リングオシレータの発振周波数を計数する方式（以下、リングオシレータ方式Ａ／Ｄ変換回路ともいう）などを用いることができる。
【００２９】
電源回路１０４で生成されるＡ／Ｄ変換回路１１０の入力電圧は、無線信号の信号強度が増大する程高電圧となる。このとき、Ａ／Ｄ変換回路１１０は、大きいデジタル値をデータ信号として出力する。したがって、このデータ信号はアンテナ回路１０３を介して、半導体装置１００から無線信号により外部に送信され、当該無線信号をリーダ／ライタで読み取ることで、半導体装置１００が受信している無線信号の信号強度を知ることができる。無線信号の信号強度は、無線信号の反射や遮断など特殊事情を除けば、距離の増加に対して単調に減少する。すなわち、半導体装置１００が送信するＡ／Ｄ変換回路１１０のデータ信号と、半導体装置１００とリーダ／ライタとの距離と、は一対一の関係にある。つまり、本実施の形態における半導体装置１００を用いることで、半導体装置１００とリーダ／ライタとの距離が検出できることができる。
【００３０】
なお、本発明における半導体装置は、回路動作に必要な電源電圧は無線信号から電源回路１０４で生成する、所謂パッシブ型の半導体装置である。そのため、回路動作に電池を必要とするアクティブ型の半導体装置とは異なり、物理的形状の制約を受けにくい。また、半導体装置を小型にすることができる。さらに、安価に供給することができる。
【００３１】
さらに、半導体装置１００をガラス基板もしくはプラスチック基板上に形成したＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いて構成することで、更に軽量化、小型化した半導体装置を安価に提供することができる。特に、プラスチック基板上に形成したＴＦＴを用いて構成することで、物理的柔軟性を備えた、さらに付加価値の高い半導体装置を提供することができる。
【００３２】
以上のような構成とすることで、半導体装置にバッテリーを搭載する構成とすることなく、物理的位置を検出する機能を有せしめることができる。本発明の半導体装置はバッテリーを必要としないため、その分の物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。
【実施例１】
【００３３】
本実施例では、実施の形態で説明した半導体装置１００が受信する信号強度の距離依存性について、図２を用いて説明する。図２は、距離と通信信号の電力との関係を理論計算により求めたグラフである。なお、理論計算は、微小ダイポールアンテナから周波数：９１５ＭＨｚ、波長（λ）：０．３３ｍ、の通信信号を発振した場合におけるアンテナからの距離ｒ［ｍ］における通信信号の電力Ｐ［ｍＷ］について、出力電力：３０ｄＢｍ、ケーブル損失：−２ｄＢ、反射係数：０、リーダ／ライタの利得：６ｄＢｉ、円偏波損失：１．９３ｄＢｉ、放射電力密度：１０ｌｏｇ（１／４πｒ２）、受信断面積：１０ｌｏｇ（λ２／４π）を仮定して行った。
【００３４】
図２より、通信信号の電力は、距離の増加に伴い単調に減少していることがわかる。すなわち、実施の形態で説明した半導体装置１００において、電源回路１０４で生成されるＡ／Ｄ変換回路１１０に供給する入力電圧も距離の増加に伴い単調に減少していることがわかる。つまり本発明は、半導体装置を構成するＡ／Ｄ変換回路１１０のデータ信号から、半導体装置とアンテナ、すなわちリーダ／ライタとの距離を検出することができる。
【実施例２】
【００３５】
本実施例では、実施の形態で説明した半導体装置１００におけるＡ／Ｄ変換回路１１０の例について、図３〜図７を用いて説明する。図３は、フラッシュ方式Ａ／Ｄ変換回路の回路図である。図４は、逐次比較方式Ａ／Ｄ変換回路のブロック図である。図５は、マルチスロープ方式Ａ／Ｄ変換回路のブロック図である。図６は、ΣΔ方式Ａ／Ｄ変換回路のブロック図である。図７は、リングオシレータ方式Ａ／Ｄ変換回路のブロック図である。
【００３６】
図３において、フラッシュ方式Ａ／Ｄ変換回路３００は、基準電圧端子３０１、入力電圧端子３０２、第１の出力端子３０３〜第３の出力端子３０５、第１の電気抵抗３０６〜第４の電気抵抗３０９、第１の比較回路３１０〜第３の比較回路３１２、入力電圧配線３１３、第１の参照電圧配線３１４〜第３の参照電圧配線３１６、第１の出力配線３１７〜第３の出力配線３１９から構成される。
【００３７】
ここで、第１の電気抵抗３０６〜第４の電気抵抗３０９は、不純物を添加した半導体薄膜、金属薄膜などで構成することができる。第１の比較回路３１０〜第３の比較回路３１２は、差動増幅器などで構成することができる。
【００３８】
次に、フラッシュ方式Ａ／Ｄ変換回路の動作を説明する。まず、基準電圧端子３０１及び入力電圧端子３０２より、基準電圧及び入力電圧を入力する。基準電圧は、第１の電気抵抗３０６〜第４の電気抵抗３０９により分圧され、第１の参照電圧配線３１４〜第３の参照電圧配線３１６に、各々第１の参照電圧〜第３の参照電圧として供給される。第１の比較回路３１０〜第３の比較回路３１２は、入力電圧配線３１３から供給される入力電圧と、第１の参照電圧〜第３の参照電圧と、を各々比較し、入力電圧の方が高い（低い）場合には、第１の出力配線３１７〜第３の出力配線３１９に、各々”Ｈ”（”Ｌ”）を出力する。例えば、入力電圧の値が、第１の参照電圧の値と第２の参照電圧の値との間の値の場合、第１の出力配線３１７、第２の出力配線３１８、第３の出力配線３１９には、各々”Ｈ”、”Ｌ”、”Ｌ”が出力される。すなわち、入力電圧の値を知ることができる。
【００３９】
なお、第１の電気抵抗３０６、第２の電気抵抗３０７、第３の電気抵抗３０８、第４の電気抵抗３０９の値の比を１：２：２：１とすることで、第１の参照電圧値〜第３の参照電圧の値を等間隔に設定することができる。この時、第１の出力配線３１７、第２の出力配線３１８、第３の出力配線３１９の値は、”Ｌ”、”Ｌ”、”Ｌ”の場合、”Ｈ”、”Ｌ”、”Ｌ”の場合、”Ｈ”、”Ｈ”、”Ｌ”の場合、”Ｈ”、”Ｈ”、”Ｈ”の場合、の４通りがあり得るが、各々を”００”、”０１”、”１０”、”１１”の２ビットのデジタル値で表すことができる。
【００４０】
図３に示すフラッシュ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、Ａ／Ｄ変換に要する時間が短いという効果を有する。なお、本実施例では、２ビット分解能のフラッシュ方式Ａ／Ｄ変換回路について説明したが、一般にｎ（ｎ：自然数）ビット分解能のフラッシュ方式Ａ／Ｄ変換回路とすることができる。ｎビット分解能とする場合には、２ｎ個の電気抵抗と、２ｎ−１個の比較回路と、を用いてフラッシュ方式Ａ／Ｄ変換回路を構成すれば、以上の説明が同様に適用できる。
【００４１】
図４において、逐次比較方式Ａ／Ｄ変換回路４００は、入力電圧端子４０１、基準電圧端子４０２、第１の出力端子４０３、第２の出力端子４０４、制御信号端子４０５、比較回路４０６、逐次比較レジスタ４０７、Ｄ／Ａ変換回路４０８、入力電圧配線４０９、基準電圧配線４１０、参照電圧配線４１１、比較回路出力配線４１２、制御信号配線４１３、第１の出力配線４１４、第２の出力配線４１５、から構成される。また、Ｄ／Ａ変換回路４０８は、第１の電気抵抗４１６〜第４の電気抵抗４１９、第１のスイッチ４２０、第２のスイッチ４２１、接地配線４２２、から構成される。
【００４２】
逐次比較レジスタ４０７は、第１の記憶素子及び第２の記憶素子から構成される２ビットの記憶素子を有している。なお、第１の記憶素子が”Ｈ”、第２の記憶素子が”Ｌ”を各々記憶している場合に、逐次比較レジスタ４０７の値は”Ｈ”、”Ｌ”である、というように表現することにする。また、逐次比較レジスタ４０７における第１の記憶素子、第２の記憶素子の値は、各々第１の出力配線４１４、第２の出力配線４１５に出力される。
【００４３】
第１のスイッチ４２０は、第１の出力配線４１４の電位が”Ｈ”、”Ｌ”の場合に各々基準電圧配線４１０より供給される基準電圧、接地配線４２２より供給される接地電位を第１のスイッチ出力配線４２３から供給する。同様に、第２のスイッチ４２１は、第２の出力配線の電位が”Ｈ”、”Ｌ”の場合に各々基準電圧配線４１０より供給される基準電圧、接地配線４２２より供給される接地電位を第２のスイッチ出力配線４２４から供給する。
【００４４】
図４において、第１の電気抵抗４１６〜第４の電気抵抗４１９は、不純物を添加した半導体薄膜、金属薄膜などで構成することができる。比較回路４０６は、差動増幅器などで構成することができる。
【００４５】
次に、逐次比較方式Ａ／Ｄ変換回路４００の動作を説明する。まず、第１のステップとして、逐次比較レジスタ４０７に初期値として、”Ｌ”、”Ｈ”を格納する制御信号を制御信号配線４１３より供給する。この時、参照電圧配線４１１には、第１の電気抵抗４１６〜第４の電気抵抗４１９により、基準電圧配線４１０より供給される基準電圧を分圧した電位が、第１の参照電圧として供給される。第１の参照電圧は、比較回路４０６により、入力電圧と比較され、入力電圧の方が高電位（低電位）の場合には、比較回路出力配線４１２に”Ｈ”（”Ｌ”）が、比較回路出力信号として出力される。ここで、比較回路出力信号が”Ｈ”の場合には、逐次比較レジスタ４０７における第２の記憶素子の値は”Ｈ”のまま、比較回路出力信号が”Ｌ”の場合には、逐次比較レジスタ４０７における第２の記憶素子の値を”Ｌ”に変更する制御信号を制御信号配線４１３より供給する。
【００４６】
次に、第２のステップとして、逐次比較レジスタ４０７における第１の記憶素子に”Ｈ”を格納する制御信号を制御信号配線４１３より供給する。この時、参照電圧配線４１１には、第１の電気抵抗４１６〜第４の電気抵抗４１９により、基準電圧配線４１０より供給される基準電圧を分圧した電位が、第２の参照電圧として供給される。第２の参照電圧は、比較回路４０６により、入力電圧と比較され、入力電圧の方が高電位（低電位）の場合には、比較回路出力配線４１２に”Ｈ”（”Ｌ”）が、比較回路出力信号として出力される。ここで、比較回路出力信号が”Ｈ”の場合には、逐次比較レジスタ４０７における第１の記憶素子の値は”Ｈ”のまま、比較回路出力信号が”Ｌ”の場合には、逐次比較レジスタ４０７における第１の記憶素子の値を”Ｌ”に変更する制御信号を制御信号配線４１３より供給する。
【００４７】
このように、２段階のステップで、逐次比較方式Ａ／Ｄ変換回路の動作が完了する。
【００４８】
ここで、第１の出力端子４０３、第２の出力端子４０４に供給される第１の出力、第２の出力により、入力電圧の値を知ることができる。例えば、第１の出力、第２の出力が”Ｌ”、”Ｌ”の場合、”Ｈ”、”Ｌ”の場合、”Ｌ”、”Ｈ”、の場合、”Ｈ”、”Ｈ”の場合について、各々”００”、”０１”、”１０”、”１１”で表すことができる。
【００４９】
なお、第１の電気抵抗４１６、第２の電気抵抗４１７、第３の電気抵抗４１８、第４の電気抵抗４１９の値の比を２：２：２：１とすることで、入力電圧の値を等間隔に区分して、デジタル値で表すことができる。例えば、第１の参照電圧は基準電圧の１／２である。また、第１のステップで、比較回路出力信号が”Ｌ”、”Ｈ”の場合、第２の参照電圧は基準電圧の１／４、３／４である。すなわち、上で説明した逐次比較方式Ａ／Ｄ変換回路の動作ステップは、入力電圧を、まず基準電圧の１／２の電圧と比較し、次に基準電圧の１／４（＝０＋１／４）もしくは３／４（＝１／２＋１／４）と比較することに相当し、ステップが進む度に参照電圧を入力電圧に近付けていくことに相当する。
【００５０】
図４に示す逐次比較方式Ａ／Ｄ変換回路は、比較回路を１つのみ有するため、消費電力が低いという特徴を持つ。図４に示す逐次比較方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、消費電力を低減することができる。また図４に示す逐次比較方式Ａ／Ｄ変換回路は、Ａ／Ｄ変換に要する時間が一定で短いという特徴を持つ。そのため、図４に示す逐次比較方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、Ａ／Ｄ変換の処理に要する時間を等配し、かつ短時間に行うといった効果を有する。なお、本実施例では、２ビット分解能の逐次比較方式Ａ／Ｄ変換回路について説明したが、一般にｎ（ｎ：自然数）ビット分解能の逐次比較方式Ａ／Ｄ変換回路とすることができる。ｎビット分解能とする場合には、逐次比較レジスタ４０７をｎビットとし、ｎ段階のステップで動作を行えば、以上の説明が同様に適用できる。また、Ｄ／Ａ変換回路４０８を電気抵抗で構成する例について説明したが、電気容量で構成する方式としてもよい。電気容量を用いることで、低消費電力で、ばらつきの少ない１ビットＡ／Ｄ変換回路を構成することができる。
【００５１】
図５において、マルチスロープ方式Ａ／Ｄ変換回路５００は、入力電圧端子５０１、基準電圧端子５０２、出力端子５０３、制御信号端子５０４、制御回路５０５、第１のスイッチ５０６、第２のスイッチ５０７、演算増幅器５０８、比較回路５０９、電気容量５１０、電気抵抗５１１、入力電圧配線５１２、基準電圧配線５１３、第１のスイッチ出力配線５１４、演算増幅器入力配線５１５、演算増幅器出力配線５１６、第１のスイッチ制御信号配線５１７、第２のスイッチ制御信号配線５１８、接地配線５１９、比較回路出力配線５２０、出力配線５２１、制御信号配線５２２、から構成される。
【００５２】
制御回路５０５は、制御信号配線５２２から供給される制御信号と、比較回路出力配線５２０から供給される比較回路出力と、から、第１のスイッチ制御信号配線５１７、第２のスイッチ制御信号配線５１８に供給する第１のスイッチ制御信号、第２のスイッチ制御信号を生成する機能を有する。
【００５３】
次に、マルチスロープ方式Ａ／Ｄ変換回路５００の動作を説明する。まず、制御回路５０５において、第２のスイッチ制御信号を”Ｈ”とする制御信号を、制御信号配線５２２から供給する。この時、第２のスイッチ５０７は電気的に導通し、電気容量５１０に蓄積された電荷を”０”にすることができる。なお、比較回路出力配線５２０に供給される比較回路５０９の出力は、”Ｈ”とする。また、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数値を０に設定する。
【００５４】
次に、制御回路５０５において、第２のスイッチ制御信号を”Ｌ”とし、同時に第１のスイッチ制御信号を”Ｈ”とする制御信号を、制御信号配線５２２から供給する。この時、第２のスイッチ５０７は電気的に絶縁され、第１のスイッチ５０６において、入力電圧配線５１２から供給される入力電圧が、第１のスイッチ出力配線５１４に供給される。
【００５５】
さて、演算増幅器５０８と、電気容量５１０と、電気抵抗５１１と、は積分回路を構成していることは明らかである。したがって、電気容量５１０の容量値をＣ［Ｆ］、電気抵抗５１１の抵抗値をＲ［Ω］、入力電圧の電圧値をＶｉｎ［Ｖ］とすると、Ｔ１秒間動作を続けることで、演算増幅器出力配線５１６に供給される演算増幅器出力の電圧は、−（Ｖｉｎ・Ｔ１）／（Ｒ・Ｃ）となる。なお、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数値がｎ１（Ｔ１＝ｎ１・Ｔ）に達するまで積分回路を動作させる。また、比較回路出力配線５２０に供給される比較回路５０９の出力は、”Ｈ”のままである。
【００５６】
次に、制御回路５０５において、第１のスイッチ制御信号を”Ｌ”とする制御信号を、制御信号配線５２２から供給する。この時、第１のスイッチ５０６において、基準電圧配線５１３から供給される基準電圧が、第１のスイッチ出力配線５１４に供給される。また、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数値を再び０に設定する。
【００５７】
さて、基準電圧の値をＶｒｅｆ［Ｖ］とし、入力電圧と異なる極性の電圧とすると、Ｔ秒後の演算増幅器出力の電圧は、−（Ｖｉｎ・Ｔ１）／（Ｒ・Ｃ）−（−Ｖｒｅｆ・Ｔ）／（Ｒ・Ｃ）となる。ここで、Ｔ＝Ｔ２＝（Ｖｉｎ／Ｖｒｅｆ）・Ｔ１となる時間Ｔ２［ｓｅｃ］が経過すると、演算増幅器出力が０となり、比較回路出力配線５２０に供給される比較回路５０９の出力が、”Ｈ”から”Ｌ”に変化する。ここで、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数を停止すると、計数値はｎ２（Ｔ２＝ｎ２・Ｔ）である。
【００５８】
さて、ｎ２＝（Ｖｉｎ／Ｖｒｅｆ）・ｎ１の関係がある。すなわち、Ｖｉｎが大きい（小さい）時、ｎ２は大きく（小さく）なる。すなわち、ｎ２により、入力電圧の値を知ることができる。具体的には、制御回路に搭載されたカウンタの出力値を出力配線５２１に出力することで、入力電圧の値を知ることができる。なお、制御回路に搭載されたカウンタがｎビットの場合、ｎビット分解能のＡ／Ｄ変換回路となる。
【００５９】
図５に示すマルチスロープ方式Ａ／Ｄ変換回路は、入力電圧の時間平均を計数することができる。そのため図５に示すマルチスロープ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、入力電圧が時間的に変化する場合、具体的には入力電圧にノイズが印加されている場合などにおいても、精度の高い動作を行うことができる。
【００６０】
図６において、ΣΔ方式Ａ／Ｄ変換回路６００は、入力電圧端子６０１、基準電圧端子６０２、出力端子６０３、加算器６０４、演算増幅器６０５、電気抵抗６０６、電気容量６０７、比較回路６０８、１ビットＤ／Ａ変換回路６０９、入力電圧配線６１０、基準電圧配線６１１、Ｄ／Ａ変換回路出力配線６１２、加算器出力配線６１３、演算増幅器入力配線６１４、演算増幅器出力配線６１５、出力信号配線６１６、接地配線６１７、から構成される。
【００６１】
加算器６０４は、入力電圧配線６１０と、Ｄ／Ａ変換回路出力配線６１２と、から各々供給される入力電圧と、Ｄ／Ａ変換回路出力と、の差をアナログ演算し、加算器出力配線６１３に、加算器出力として出力する。加算器６０４は、例えば、演算増幅器で構成することができる。
【００６２】
演算増幅器６０５と、電気抵抗６０６と、電気容量６０７と、は積分回路を構成する。すなわち、加算器出力配線６１３から供給される、加算器出力を積分した電圧値を、演算増幅器出力として、演算増幅器出力配線６１５に供給する。電気抵抗６０６の抵抗値をＲ［Ω］、電気容量６０７の容量値をＣ［Ｆ］とすると、加算器出力Ｖ１［Ｖ］に対して、Ｔ秒間に、（Ｖ１・Ｔ）／（Ｒ・Ｃ）だけ演算増幅器出力が増加する。
【００６３】
比較回路６０８は、演算増幅器出力配線６１５から供給される演算増幅器出力と、基準電圧配線６１１より供給される基準電圧と、を比較し、演算増幅器出力の方が大きい（小さい）場合に”Ｈ”（”Ｌ”）を、出力信号として、出力信号配線６１６に供給する。
【００６４】
１ビットＤ／Ａ変換回路６０９は、出力信号配線６１６より供給される出力信号が”Ｈ”、”Ｌ”の場合に、各々第１の電圧、第２の電圧を、Ｄ／Ａ変換回路出力として、Ｄ／Ａ変換回路出力配線６１２に供給する。例えば、第１の電圧を基準電圧、第２の電圧を接地電圧とすることができる。
【００６５】
次に、ΣΔ方式Ａ／Ｄ変換回路６００の動作について説明する。なお、出力信号配線６１６に供給される出力信号が”Ｌ”、すなわち、Ｄ／Ａ変換回路出力配線６１２に供給されるＤ／Ａ変換回路出力が０の場合から動作が始まるとするが、後の説明からわかるように、ΣΔ方式Ａ／Ｄ変換回路６００の動作において、一般性は失わない。
【００６６】
ここで、入力電圧配線６１０より入力電圧、基準電圧配線６１１より基準電圧を、各々供給する。加算器６０４では、実質的に入力電圧を、加算器出力として加算器出力配線６１３に出力する。演算増幅器６０５では、Ｔ秒間に、（Ｖ１・Ｔ）／（Ｒ・Ｃ）だけ演算増幅器出力を増加させ、演算増幅器出力配線６１５に供給する。
【００６７】
ここで、演算増幅器出力が基準電圧に達すると、比較回路６０８の出力が”Ｈ”に変化する。したがって、Ｄ／Ａ変換回路出力配線６１２に供給されるＤ／Ａ変換回路出力は、基準電圧となる。さて、加算器６０４では、基準電圧を入力電圧から減算した電圧を、加算器出力として加算器出力配線６１３に出力するが、基準電圧を適性に設定することで、加算器出力は、入力電圧とは極性が反対の電圧となる。すなわち、演算増幅器６０５では、逆方向の積分を行うことになり、演算増幅器出力は、瞬間的に０Ｖ近傍まで低下することになる。なお、この時、比較回路６０８の出力は”Ｌ”となる。以下、同様の動作を繰り返すことになる。
【００６８】
さて、上記の動作より、出力信号配線６１６に供給される出力信号は、”Ｌ”、”Ｈ”を交互に繰り返すことがわかる。また、”Ｈ”を出力する時間間隔は、演算増幅器出力が、基準電圧に達する時間と等価であるため、基準電圧をＶｒｅｆ［Ｖ］とすると、時間間隔は（Ｒ・Ｃ）・（Ｖｒｅｆ／Ｖ１）となる。つまり、入力電圧が大きく（小さく）なると、”Ｈ”が出力される時間間隔は小さく（大きく）なる。また、周期が早く（遅く）なるということもできる。したがって、出力信号より、入力電圧の値を知ることができる。
【００６９】
図６に示すΣΔ方式Ａ／Ｄ変換回路は、入力電圧として時間的に変化する信号を用いる場合に有効であるという特徴を持つ。そのため図６に示すΣΔ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、入力電圧として時間的に変化する信号を処理することができるといった効果を有することができる。
【００７０】
図７において、リングオシレータ方式Ａ／Ｄ変換回路７００は、入力電圧端子７０１、基準電圧端子７０２、出力端子７０３、制御信号端子７０４、第１のカウンタ回路７０５、第２のカウンタ回路７０６、入力電圧配線７０７、基準電圧配線７０８、出力配線７０９、第１の制御信号配線７１０、第２の制御信号配線７１１、から構成される。
【００７１】
第１のカウンタ回路７０５は、入力電圧配線７０７から供給される入力電圧を電源電圧とする第１の自己発振回路（リングオシレータ）と、ｎ１（ｎ１は自然数）ビットの第１のカウンタと、を有し、第１の自己発振回路の出力をクロック信号として、第１のカウンタは計数を行う。また、第１のカウンタは、第１の制御信号配線７１０から供給される第１の制御信号が”Ｈ”の期間のみ計数を行う。さらに、第２の制御信号配線７１１から供給される第２の制御信号が”Ｈ”になった瞬間における第１のカウンタの計数値を、出力配線７０９に、出力信号として出力する。
【００７２】
第２のカウンタ回路７０６は、基準電圧配線７０８から供給される基準電圧を電源電圧とする第２の自己発振回路（リングオシレータ）と、ｎ２（ｎ２は自然数）ビットの第２のカウンタと、を有し、第２の自己発振回路の出力をクロック信号として、第２のカウンタは計数を行う。また、第２のカウンタは、第１の制御信号配線７１０から供給される第１の制御信号が”Ｈ”の期間のみ計数を行う。また、第２のカウンタは、計算値が規定数（ここではＮとする）に達すると、第２の制御信号配線７１１に供給する第２の制御信号を”Ｌ”から”Ｈ”に変化する機能を有する。
【００７３】
次に、リングオシレータ方式Ａ／Ｄ変換回路７００の動作について説明する。まず、第１の制御信号を”Ｈ”とする。このとき、第１のカウンタ回路７０５及び第２のカウンタ回路７０６における第１のカウンタ及び第２のカウンタは、各々第１の自己発振回路及び第２の自己発振回路の出力をクロック信号として、計数を始める。ここで、第２のカウンタの計数値がＮに達したとき、第２の制御信号は”Ｌ”から”Ｈ”に変化し、第１のカウンタにおける計数値（ここではＭとする）が、出力信号として、出力配線７０９に供給される。
【００７４】
さて、第２の自己発振回路は、基準電圧を電源電圧としているため、発振周波数は一定である。すなわち、第２のカウンタが規定数Ｎを計数するまでの時間は常に一定である。一方、第１の自己発振回路は、入力電圧を電源電圧としているため、入力電圧が高い（低い）と、発振周波数が高い（低い）。すなわち、上記の動作は、一定時間における第１のカウンタの計数値を求めたことに相当し、出力信号である第１のカウンタの計数値Ｍは、第１の自己発振回路の発振周波数に比例することになる。つまり、出力信号から、入力電圧の値を知ることができる。
【００７５】
図７に示すリングオシレータ方式Ａ／Ｄ変換回路は、小規模な回路で構成することができ、低い入力電圧に対して、消費電力が少ないという特徴を持つ。そのため図７に示すリングオシレータ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、半導体装置を小型化することができ、且つ低消費電力化を図れるといった効果を有することができる。また図７に示すリングオシレータ方式Ａ／Ｄ変換回路は、入力電圧と出力信号（デジタル値）が非線形な関係になり、低い入力電圧における電圧分解能が高いという特徴を有する。そのため図７に示すリングオシレータ方式Ａ／Ｄ変換回路を本発明の半導体装置においては、リーダ／ライタからの距離が遠く、通信信号から生成する電圧が低い場合に高い分解能を得ることができる。
【００７６】
なお、上記で説明したＡ／Ｄ変換回路を互いに組み合わせて、本発明の半導体装置におけるＡ／Ｄ変換回路とすることも可能である。例えば、逐次比較方式Ａ／Ｄ変換回路とリングオシレータ方式Ａ／Ｄ変換回路とを組み合わせ、入力電圧が低い範囲では、リングオシレータ方式Ａ／Ｄ変換回路を用い、入力電圧が高い範囲では、逐次比較方式Ａ／Ｄ変換回路を用いることが考えられる。この場合、本発明における半導体装置の低消費電力化を図ることができる。
【００７７】
なお、本実施例は、実施の形態と自由に組み合わせて実施することが可能である。
【００７８】
以上のような構成とすることで、物理的位置を検出する機能を有し、物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。
【実施例３】
【００７９】
本実施例では、本発明における半導体装置に搭載するＡ／Ｄ変換回路について、各種変換方式での性能比較をシミュレーションにより行った結果について、図８〜図１０を用いて説明する。Ａ／Ｄ変換回路として、実施例２で取り上げた、逐次比較方式Ａ／Ｄ変換回路（８ビット分解能）、マルチスロープ方式Ａ／Ｄ変換回路（９ビット分解能）、ΣΔ方式Ａ／Ｄ変換回路（１０ビット分解能）、リングオシレータ方式Ａ／Ｄ変換回路（１０ビット分解能）の４つの方式について性能比較を行った。図８は、入力電圧に対する消費電力を示す図である。図９は、入力電圧に対する１回のＡ／Ｄ変換に要する電力量を示す図である。図１０は、入力電圧に対する消費電力を１デジタル出力当たりで示した図である。
【００８０】
なお、本実施例のシミュレーションに用いた各Ａ／Ｄ変換回路の回路は、実施例２で説明した図４〜図７を用いており、ガラス基板上に形成した薄膜トランジスタ（ＴＦＴ）を用いて回路を構成している。なお、具体的な回路構成やトランジスタのチャネル幅など設計事項について、実施者は適宜最適な値を設定することができる。
【００８１】
図８において、入力電圧に対する消費電力の逐次比較方式Ａ／Ｄ変換回路のシミュレーション結果８０１、マルチスロープ方式Ａ／Ｄ変換回路のシミュレーション結果８０２、ΣΔ方式Ａ／Ｄ変換回路のシミュレーション結果８０３、リングオシレータ方式Ａ／Ｄ変換回路のシミュレーション結果８０４である。
【００８２】
概ね消費電力が少ない順に、逐次比較方式Ａ／Ｄ変換回路、マルチスロープ方式Ａ／Ｄ変換回路、リングオシレータ方式Ａ／Ｄ変換回路、ΣΔ方式Ａ／Ｄ変換回路となっている。なお、リングオシレータ方式Ａ／Ｄ変換回路は、入力電圧の増加に伴う消費電力増加が最も著しい。そのため、入力電圧が低電圧の領域において用いることが適当である。
【００８３】
図９において、入力電圧に対する１回のＡ／Ｄ変換に要する電力量についての逐次比較方式Ａ／Ｄ変換回路のシミュレーション結果９０１、マルチスロープ方式Ａ／Ｄ変換回路のシミュレーション結果９０２、ΣΔ方式Ａ／Ｄ変換回路のシミュレーション結果９０３、リングオシレータ方式Ａ／Ｄ変換回路のシミュレーション結果９０４である。１回のＡ／Ｄ変換に要する電力量は、Ａ／Ｄ変換時における消費電力と、１回のＡ／Ｄ変換に要する時間と、の積から算出している。
【００８４】
概ね電力量が少ない順に、逐次比較方式Ａ／Ｄ変換回路、マルチスロープ方式Ａ／Ｄ変換回路、リングオシレータ方式Ａ／Ｄ変換回路、ΣΔ方式Ａ／Ｄ変換回路となっている。
【００８５】
図１０において、入力電圧に対する１デジタル出力当たりの消費電力の逐次比較方式Ａ／Ｄ変換回路のシミュレーション結果１００１、マルチスロープ方式Ａ／Ｄ変換回路のシミュレーション結果１００２、ΣΔ方式Ａ／Ｄ変換回路のシミュレーション結果１００３、リングオシレータ方式Ａ／Ｄ変換回路のシミュレーション結果１００４である。１デジタル出力当たりの消費電力は、図８に示した消費電力を、Ａ／Ｄ変換回路の出力デジタルビット数で除して算出している。なお、出力デジタルビット数は、ｎビット分解能の場合に、２ｎである。１デジタル出力当たりの消費電力を比べることで、Ａ／Ｄ変換回路の精度と消費電力とのトレードオフを定量的に評価することができる。
【００８６】
入力電圧に対する１デジタル出力当たりの消費電力は、入力電圧が２．８Ｖ以下の低入力電圧領域では、リングオシレータ方式Ａ／Ｄ変換回路の結果が最も優れている。一方、入力電圧が２．８Ｖ以上の高入力電圧領域では、逐次比較方式Ａ／Ｄ変換回路及びΣΔ方式Ａ／Ｄ変換回路の結果が優れている。したがって、低入力電圧領域で高精度のＡ／Ｄ変換を行うには、リングオシレータ方式Ａ／Ｄ変換回路を用いることが望ましい。また、高入力電圧領域で高精度のＡ／Ｄ変換を行うには、逐次比較方式Ａ／Ｄ変換回路もしくはΣΔ方式Ａ／Ｄ変換回路を用いることが望ましい。このように、広範囲の入力電圧領域において高精度のＡ／Ｄ変換を実行するには、入力電圧の値に応じて、異なる方式のＡ／Ｄ変換回路を用いることで、低消費電力化も同時に実現できる。
【実施例４】
【００８７】
本実施例では、本発明における半導体装置の試作例について、図１１〜図１３を用いて説明する。Ａ／Ｄ変換回路として、実施例２及び実施例３で取り上げた、逐次比較方式Ａ／Ｄ変換回路（８ビット分解能）、マルチスロープ方式Ａ／Ｄ変換回路（９ビット分解能）、ΣΔ方式Ａ／Ｄ変換回路（１０ビット分解能）、リングオシレータ方式Ａ／Ｄ変換回路（１０ビット分解能）の４つの方式について、Ａ／Ｄ変換回路を構成した。図１１は、入力電圧に対するＡ／Ｄ変換出力を示す図である。図１２は、半導体装置における回路配置図である。図１３は、無線通信時の通信信号の測定結果である。
【００８８】
図１１に、入力電圧に対するＡ／Ｄ変換出力についての逐次比較方式Ａ／Ｄ変換回路の結果１１０１、マルチスロープ方式Ａ／Ｄ変換回路の結果１１０２、ΣΔ方式Ａ／Ｄ変換回路の結果１１０３、リングオシレータ方式Ａ／Ｄ変換回路の結果１１０４を示す。１デジタル出力当たりの電圧分解能は、逐次比較方式Ａ／Ｄ変換回路で２４．６１ｍＶ、マルチスロープ方式Ａ／Ｄ変換回路で１５．９４ｍＶ、ΣΔ方式Ａ／Ｄ変換回路で６．６２ｍＶ、リングオシレータ方式Ａ／Ｄ変換回路で８．４１ｍＶである。なお、各Ａ／Ｄ変換回路の１デジタル出力当たりの電圧分解能は、最小自乗法による近似直線の傾きから求めた。
【００８９】
図１２において、半導体装置１２００は、無線回路１２０１と、ロジック回路１２０２と、から構成される。無線回路１２０１は、アンテナ回路１２０３と、電源回路１２０４と、クロック回路１２０５と、復調回路１２０６と、変調回路１２０７と、から構成される。ロジック回路１２０２は、ＲＦインターフェース回路１２０８と、ＡＤインターフェース回路１２０９と、逐次比較方式Ａ／Ｄ変換回路１２１１と、マルチスロープ方式Ａ／Ｄ変換回路１２１２と、ΣΔ方式Ａ／Ｄ変換回路１２１３と、リングオシレータ方式Ａ／Ｄ変換回路１２１４と、から構成される。なお、本実施例における半導体装置のブロック構成は、実施の形態で説明した図１において、Ａ／Ｄ変換回路１１０を、４つの方式のＡ／Ｄ変換回路で構成したものに相当する。したがって、各部分の説明は割愛する。
【００９０】
図１３で示しているのは、本実施例における半導体装置の受信信号１３０１、送信信号１３０２である。測定は、次のように行っている。まず、パターンジェネレータで生成したデータと、搬送波（９１５ＭＨｚＲＦ信号）と、をミキサーにより重畳することで生成された無線信号を、アンテナから半導体装置に送信する。ここでは、パターンジェネレータは、Ａ／Ｄ変換回路においてＡ／Ｄ変換を１回実行するためのデータを生成している。半導体装置からの送信信号１３０２は、アンテナで受信され、スペクトラムアナライザで検出される。図１３より、半導体装置が正常に動作している様子がわかる。
【実施例５】
【００９１】
本実施例では、上記実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施例においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。なお、同一基板上にアンテナ回路、半導体装置を形成し、半導体装置を構成するトランジスタを薄膜トランジスタとすることで、小型化を図ることができる。
【００９２】
まず、図１４（Ａ）に示すように、基板１９０１の一表面に絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。
【００９３】
なお、基板１９０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００９４】
また、絶縁膜１９０２、絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１９０２、１９０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１、剥離層１９０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２、１９０４を形成することによって、基板１９０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１９０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１９０１として石英を用いるような場合には絶縁膜１９０２を省略してもよい。
【００９５】
また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００９６】
また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【００９７】
次に、図１４（Ｂ）に示すように、半導体膜１９０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ〜１９０５ｆを形成し、当該半導体膜１９０５ａ〜１９０５ｆを覆うようにゲート絶縁膜１９０６を形成する。
【００９８】
なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００９９】
結晶質半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【０１００】
なお、結晶化に用いるレーザー発振器としては、連続発振型のレーザー発振器（ＣＷレーザー発振器）やパルス発振型のレーザー発振器（パルスレーザー発振器）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑ保護回路動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１０１】
また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ〜１９０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０１０２】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１０３】
なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１０４】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ〜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【０１０５】
次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１０６】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ〜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。
【０１０７】
次に、図１４（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜１９０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、半導体膜１９０５ｃ、１９０５ｅにｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１９０５ａ〜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。
【０１０８】
続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１０９】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、１９０５ｂ、１９０５ｄ、１９０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１９０５ａ、１９０５ｂ、１９０５ｄ、１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。
【０１１０】
以上の工程により、図１４（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、１９００ｆとｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅが形成される。
【０１１１】
なお、ｎチャネル型薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１９００ｂ、１９００ｄ、１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。
【０１１２】
また、ｐチャネル型薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１９０９が形成されている。また、ｐチャネル型薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【０１１３】
次に、図１５（Ａ）に示すように、半導体膜１９０５ａ〜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａ〜１９００ｆのソース領域又はドレイン領域を形成する不純物領域１９０９、１９１１と電気的に接続する導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１９１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１９１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１９１３は、薄膜トランジスタ１９００ａ〜１９００ｆのソース電極又はドレイン電極を形成する。
【０１１４】
なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【０１１５】
また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１９１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１１６】
次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、薄膜トランジスタ１９００ａ、１９００ｆのソース電極又はドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１５ａ、１９１５ｂを形成する。また、薄膜トランジスタ１９００ｂ、１９００ｅのソース電極又はドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で同時に形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３で示したいずれかの材料を用いて形成することができる。
【０１１７】
続いて、図１５（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７が電気的に接続されるように形成する。ここでは、アンテナとして機能する導電膜１９１７の一方が上記実施の形態で示したアンテナ回路のアンテナに相当する。
【０１１８】
なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１１９】
また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１９１７ａ、１９１７ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１２０】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０１２１】
次に、図１５（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、「素子形成層１９１９」と記す）を基板１９０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。
【０１２２】
絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０１２３】
本実施例では、図１６（Ａ）に示すように、レーザー光の照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。
【０１２４】
次に、図１６（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材１９２１を貼り合わせた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１９２１を貼り合わせる。第１のシート材１９２０、第２のシート材１９２１として、ホットメルトフィルム等を用いることができる。
【０１２５】
また、第１のシート材１９２０、第２のシート材１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１２６】
また本実施例では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１は、としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分の時間の短縮を図ることが出来る。
【０１２７】
以上、本実施例で示した本発明の半導体装置の作製方法で作成された半導体装置は、物理的形状に対する柔軟性を有し、軽量であることを特徴する。特に本発明の半導体装置は、本発明の半導体装置はバッテリーを必要としないため、よりいっそうの物理的形状に対する柔軟性を有せしめることができる。
【実施例６】
【０１２８】
本実施例では、単結晶基板に形成されたトランジスタを用いて、本発明の半導体装置を作製する例について説明する。単結晶基板に形成されたトランジスタは特性のばらつきを抑えることが出来るので、半導体装置に用いるトランジスタの数を抑えることが出来る。
【０１２９】
まず図１８（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域）２３０２と、素子形成領域２３０３とを電気的に分離することが出来る。
【０１３０】
半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１３１】
素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０１３２】
また本実施例ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。
【０１３３】
なお本実施例では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１３４】
次に図１８（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施例では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。
【０１３５】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素（ＳｉＯｘ）膜または窒化珪素（ＳｉＮｘ）膜を形成することができる。
【０１３６】
次に図１８（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施例では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、３層以上の導電膜が積層された構造を用いていても良い。
【０１３７】
導電膜２３０７、２３０８として、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施例では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。
【０１３８】
次に図１９（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニング）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。
【０１３９】
次に図１９（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を用いる。
【０１４０】
次にマスク２３１１を除去した後、図１９（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、図１９（Ｃ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。
【０１４１】
次に図２０（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。
【０１４２】
絶縁膜２３１７は、無機絶縁膜、有機樹脂膜またはシロキサン系絶縁膜を用いて形成することができる。無機絶縁膜ならば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜などを用いることができる。有機樹脂膜ならば、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなどを用いることが出来る。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。
【０１４３】
なお本発明の半導体装置に用いるトランジスタは、本実施例において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。
【０１４４】
次に図２０（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングしコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。
【０１４５】
次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、ニッケル（Ｎｉ）などの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
【０１４６】
導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。
【０１４７】
なお本実施例では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１４８】
以上、本実施例で示した本発明の半導体装置の作製方法で作成された半導体装置は、バッテリーを必要としないため、軽量な半導体装置を安価に提供することができる。なお、本実施例は、上記実施の形態及び実施例と組み合わせて実施することが出来る。
【実施例７】
【０１４９】
本実施例では、図１７を参照して、本発明の半導体装置を利用した一例として、商品の管理システム、室内等における動体の管理システムについて説明する。本発明の半導体装置は複数のリーダ／ライタと半導体装置の間の距離の算出を行うことで半導体装置が付された什器の位置情報の知ることができる。
【０１５０】
まず、図１７を参照して、顧客が店内で商品を購入する場合について説明する。店内に陳列された商品には、商品固有の情報、生産履歴等の情報を内蔵したＩＣラベル又はＩＣタグの他に本発明の半導体装置が付されている。
【０１５１】
顧客１７０１は、店内に設置された位置検出用のリーダ／ライタ１７０２に囲まれた店内の空間において、本発明の半導体装置を具備した商品１７０３をもって移動する。そして上記実施の形態で示したように、本発明の半導体装置を店内に設置されたリーダ／ライタ１７０２で位置の検出を行うことにより、管理者は顧客１７０１が設置された陳列棚１７０４の間をどのような動線で動いたかを管理することができる。このような顧客の動線を記録管理することにより、商品の設置場所や、商品の管理等のマーケティングを効率よく行うことができるため好適である。
【０１５２】
本実施例に示したように、店内に設置された複数のリーダ／ライタにより、リアルタイムで商品の店内における動線を把握することにより、陳列棚からの盗難防止のためのリーダ／ライタのゲートをくぐらせることなく、盗難を防ぐことができる。また、リアルタイムで商品の動線の把握が可能であるため、管理者はコンピュータ等を用いて盗難者の動きに関する情報を予め予測し、進路を防ぐ等の策を講じ、商品の盗難を未然に防ぐこともできる。これにより、管理者は盗難者を直接的に捕まえることなく捕縛することができるため、安全に盗難者の確保が容易となる。
【０１５３】
また、本実施例においては、ゲート状のリーダ／ライタを出入り口に設置することなく、例えばフロアのタイルの一部や、柱の一部、または天井等にリーダ／ライタを設置していれば、顧客の目に触れることなく、商品の位置情報についてリアルタイムに管理者側から管理することが可能となる。本発明の半導体装置を用いた位置検出システムにより、ＧＰＳなどでは困難な狭い範囲での商品の動線のトレースが容易となる。また本発明の半導体装置においてＵＨＦ帯のアンテナを用いれば、数メートルの範囲を網羅することができる。また本発明の半導体装置において、衝突防止機能を具備することにより複数の動体の管理も可能となり好適である。
【０１５４】
なお、本発明の半導体装置を用いた位置検出システムは、監視カメラ等と併設することにより、盗難防止には効果的である。管理者は遠隔地からの管理をより確実に、容易にすることができる。
【０１５５】
また本実施例において複数のリーダ／ライタの数を増やすことによって、広い空間であっても、半導体装置を具備する対象の正確な動線の把握が容易となり好適である。特に本発明の半導体装置を本実施例に用いることで、半導体装置自体にバッテリーを搭載する構成とすることなく、物理的位置を検出する機能を有せしめることができる。本発明の半導体装置はバッテリーを必要としないため、その分の物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。そのため、商品への貼付が容易になるといった効果を有する。
【図面の簡単な説明】
【０１５６】
【図１】本発明における半導体装置のブロック図。
【図２】通信信号と距離依存性に関する理論計算の結果。
【図３】フラッシュ方式Ａ／Ｄ変換回路の回路図。
【図４】逐次比較方式Ａ／Ｄ変換回路のブロック図。
【図５】マルチスロープ方式Ａ／Ｄ変換回路のブロック図。
【図６】ΣΔ方式Ａ／Ｄ変換回路のブロック図。
【図７】リングオシレータ方式Ａ／Ｄ変換回路のブロック図。
【図８】Ａ／Ｄ変換回路における入力電圧に対する消費電力のシミュレーション例。
【図９】Ａ／Ｄ変換回路における入力電圧に対する１回のＡ／Ｄ変換に要する電力量のシミュレーション例。
【図１０】Ａ／Ｄ変換回路における入力電圧に対する１デジタル出力当たり消費電力のシミュレーション例。
【図１１】試作した半導体装置におけるＡ／Ｄ変換回路入力電圧に対するＡ／Ｄ変換出力の測定結果。
【図１２】試作した半導体装置の回路配置図。
【図１３】試作した半導体装置における無線通信時の通信信号の測定結果。
【図１４】本発明の半導体装置の作製方法を示す図。
【図１５】本発明の半導体装置の作製方法を示す図。
【図１６】本発明の半導体装置の作製方法を示す図。
【図１７】本発明の半導体装置を用いた位置情報検出システムについて説明する図。
【図１８】本発明の半導体装置の作製方法を示す図。
【図１９】本発明の半導体装置の作製方法を示す図。
【図２０】本発明の半導体装置の作製方法を示す図。
【符号の説明】
【０１５７】
１００ 半導体装置
１０１ 無線回路
１０２ ロジック回路
１０３ アンテナ回路
１０４ 電源回路
１０５ クロック回路
１０６ 復調回路
１０７ 変調回路
１０８ ＲＦインターフェース回路
１０９ ＡＤインターフェース回路
１１０ Ａ／Ｄ変換回路
３００ フラッシュ方式Ａ／Ｄ変換回路
３０１ 基準電圧端子
３０２ 入力電圧端子
３０３ 出力端子
３０４ 出力端子
３０５ 出力端子
３０６ 電気抵抗
３０７ 電気抵抗
３０８ 電気抵抗
３０９ 電気抵抗
３１０ 比較回路
３１１ 比較回路
３１２ 比較回路
３１３ 入力電圧配線
３１４ 参照電圧配線
３１５ 参照電圧配線
３１６ 参照電圧配線
３１７ 出力配線
３１８ 出力配線
３１９ 出力配線
４００ 逐次比較方式Ａ／Ｄ変換回路
４０１ 入力電圧端子
４０２ 基準電圧端子
４０３ 出力端子
４０４ 出力端子
４０５ 制御信号端子
４０６ 比較回路
４０７ 逐次比較レジスタ
４０８ Ｄ／Ａ変換回路
４０９ 入力電圧配線
４１０ 基準電圧配線
４１１ 参照電圧配線
４１２ 比較回路出力配線
４１３ 制御信号配線
４１４ 出力配線
４１５ 出力配線
４１６ 電気抵抗
４１７ 電気抵抗
４１８ 電気抵抗
４１９ 電気抵抗
４２０ スイッチ
４２１ スイッチ
４２２ 接地配線
４２３ スイッチ出力配線
４２４ スイッチ出力配線
５００ マルチスロープ方式Ａ／Ｄ変換回路
５０１ 入力電圧端子
５０２ 基準電圧端子
５０３ 出力端子
５０４ 制御信号端子
５０５ 制御回路
５０６ スイッチ
５０７ スイッチ
５０８ 演算増幅器
５０９ 比較回路
５１０ 電気容量
５１１ 電気抵抗
５１２ 入力電圧配線
５１３ 基準電圧配線
５１４ スイッチ出力配線
５１５ 演算増幅器入力配線
５１６ 演算増幅器出力配線
５１７ スイッチ制御信号配線
５１８ スイッチ制御信号配線
５１９ 接地配線
５２０ 比較回路出力配線
５２１ 出力配線
５２２ 制御信号配線
６００ ΣΔ方式Ａ／Ｄ変換回路
６０１ 入力電圧端子
６０２ 基準電圧端子
６０３ 出力端子
６０４ 加算器
６０５ 演算増幅器
６０６ 電気抵抗
６０７ 電気容量
６０８ 比較回路
６０９ ビットＤ／Ａ変換回路
６１０ 入力電圧配線
６１１ 基準電圧配線
６１２ Ｄ／Ａ変換回路出力配線
６１３ 加算器出力配線
６１４ 演算増幅器入力配線
６１５ 演算増幅器出力配線
６１６ 出力信号配線
６１７ 接地配線
７００ リングオシレータ方式Ａ／Ｄ変換回路
７０１ 入力電圧端子
７０２ 基準電圧端子
７０３ 出力端子
７０４ 制御信号端子
７０５ カウンタ回路
７０６ カウンタ回路
７０７ 入力電圧配線
７０８ 基準電圧配線
７０９ 出力配線
７１０ 制御信号配線
７１１ 制御信号配線
８０１ シミュレーション結果
８０２ シミュレーション結果
８０３ シミュレーション結果
８０４ シミュレーション結果
９０１ シミュレーション結果
９０２ シミュレーション結果
９０３ シミュレーション結果
９０４ シミュレーション結果
１００１ シミュレーション結果
１００２ シミュレーション結果
１００３ シミュレーション結果
１００４ シミュレーション結果
１１０１ 逐次比較方式Ａ／Ｄ変換回路の結果
１１０２ マルチスロープ方式Ａ／Ｄ変換回路の結果
１１０３ ΣΔ方式Ａ／Ｄ変換回路の結果
１１０４ リングオシレータ方式Ａ／Ｄ変換回路の結果
１２００ 半導体装置
１２０１ 無線回路
１２０２ ロジック回路
１２０３ アンテナ回路
１２０４ 電源回路
１２０５ クロック回路
１２０６ 復調回路
１２０７ 変調回路
１２０８ ＲＦインターフェース回路
１２０９ ＡＤインターフェース回路
１２１１ 逐次比較方式Ａ／Ｄ変換回路
１２１２ マルチスロープ方式Ａ／Ｄ変換回路
１２１３ ΣΔ方式Ａ／Ｄ変換回路
１２１４ リングオシレータ方式Ａ／Ｄ変換回路
１３０１ 受信信号
１３０２ 送信信号
１７０１ 顧客
１７０２ リーダ／ライタ
１７０３ 商品
１７０４ 陳列棚
１９０１ 基板
１９０２ 絶縁膜
１９０３ 剥離層
１９０４ 絶縁膜
１９０５ 半導体膜
１９０６ ゲート絶縁膜
１９０７ ゲート電極
１９０８ 不純物領域
１９０９ 不純物領域
１９１０ 絶縁膜
１９１１ 不純物領域
１９１３ 導電膜
１９１４ 絶縁膜
１９１７ 導電膜
１９１８ 絶縁膜
１９１９ 素子形成層
１９２０ シート材
１９２１ シート材
１９００ａ ｎチャネル型薄膜トランジスタ
１９００ｂ ｎチャネル型薄膜トランジスタ
１９００ｃ ｐチャネル型薄膜トランジスタ
１９００ｄ ｎチャネル型薄膜トランジスタ
１９００ｅ ｐチャネル型薄膜トランジスタ
１９００ｆ ｎチャネル型薄膜トランジスタ
１９０５ａ 半導体膜
１９０５ｂ 半導体膜
１９０５ｃ 半導体膜
１９０５ｄ 半導体膜
１９０５ｅ 半導体膜
１９０５ｆ 半導体膜
１９０７ａ 導電膜
１９０７ｂ 導電膜
１９１２ａ 絶縁膜
１９１２ｂ 絶縁膜
１９１５ａ 導電膜
１９１５ｂ 導電膜
１９１６ａ 導電膜
１９１６ｂ 導電膜
１９１７ａ 導電膜
１９１７ｂ 導電膜
２３００ 半導体基板
２３０１ 素子分離用絶縁膜
２３０２ 素子形成領域
２３０３ 素子形成領域
２３０４ ｐウェル
２３０５ 絶縁膜
２３０６ 絶縁層
２３０７ 導電膜
２３０８ 導電膜
２３０９ ゲート電極
２３１０ ゲート電極
２３１１ マスク
２３１２ 不純物領域
２３１３ チャネル形成領域
２３１４ マスク
２３１５ 不純物領域
２３１６ チャネル形成領域
２３１７ 絶縁膜
２３１８ 導電膜
２３２４ 層間膜
２３２５ 配線
２３２６ 導電膜
【技術分野】
【０００１】
本発明は、無線信号によりデータの送受信及び距離の検出を行う半導体装置に関する。
【背景技術】
【０００２】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型半導体装置（以下、半導体装置、ＲＦチップともいう。また、ＲＦＩＤタグ、無線タグ、ＩＤタグ、ＲＦタグともいわれる）が脚光を浴びている。この半導体装置は、無線通信装置（以下、リーダ／ライタともいう）を使った通信信号の授受により、データを書き込む、またはデータを読み出す等のデータの送受信を非接触で行うことができる。
【０００３】
無線信号によりデータの送受信を行う半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない場合がある。一方、無線通信装置を用いて非接触でデータの送受信を行う方式では、半導体装置のデータを無線で読み取るため、遮蔽物があってもデータを読み取ることができる。従って、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（特許文献１参照）。このように、無線通信によりデータの送受信を行う小型の半導体装置により人や物を識別、管理する仕組みはＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれ、ＩＴ化社会の基盤技術として注目が高まっている。
【特許文献１】特開２０００−１４９１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
無線信号によるデータの送受信に加え、半導体装置の物理的位置の検出ができると、半導体装置を貼付した商品の場所が特定できるので、例えば、倉庫内における探し物に要する時間が短縮できる。また、半導体装置を貼付した商品の追跡ができるので、例えば小売業などでは消費者動向をリアルタイムに知ることができ、より付加価値を高めたサービスを提供できる可能性がある。
【０００５】
半導体装置の物理的位置の検出方法として、ＲＳＳＩ（Ｒｅｃｅｉｖｅｄ Ｓｉｇｎａｌ Ｓｔｒｅｎｇｔｈ Ｉｎｄｉｃａｔｏｒ）方式がある。これは、信号源からの距離が増大するのに伴い、通信信号の信号強度が減少する性質を利用したものである。例えば、リーダ／ライタの位置を既知とし、リーダ／ライタを通信信号の発信源とした場合、半導体装置に信号強度を検出する機能を搭載すれば、検出した信号強度から距離を算出することで、半導体装置の物理的位置を特定できる。
【０００６】
しかしながら、このような半導体装置では、回路動作に必要な電源電圧を半導体装置に搭載した電池から供給する型式（以下、アクティブ型とする）となっている。したがって、定期的に電池の交換をする必要がある。また、電池の物理的形状、質量に関する制約により、半導体装置の物理的形状、質量なども制限されることになる。このような欠点は、半導体装置を用いた物理的位置を検出するサービスの利便性を著しく損なうことになる。
【０００７】
本発明は、上記の問題を鑑みなされたもので、物理的位置を検出する機能を有し、物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供するものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、無線通信によりデータの交信を行い、受信した信号から、受信した信号の送信元までの距離の情報を示す信号を生成し、送信することを特徴とする。具体的には、半導体装置に無線信号から電源電圧を生成する機能を有する電源回路と、無線信号から生成された電圧をＡ／Ｄ変換（アナログ／デジタル変換）することで無線信号の強度を検出する機能を有するＡ／Ｄ変換回路（アナログ／デジタル変換回路）と、を搭載することを特徴とする。
【０００９】
本発明の半導体装置の一は、無線信号を送受信するアンテナ回路と、アンテナ回路で受信した無線信号に応じた入力電圧を生成する電源回路と、入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有することを特徴とする。
【００１０】
別の本発明の半導体装置の一は、無線信号を送受信するアンテナ回路と、アンテナ回路で受信した無線信号に応じた入力電圧を生成する電源回路と、入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有し、アナログ／デジタル変換回路で変換された入力電圧の信号強度に応じたデジタル値のデータ信号は、アンテナ回路より外部に送信されるものであることを特徴とする。
【００１１】
本発明のアナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路であってもよい。
【００１２】
本発明のアナログ／デジタル変換回路は、逐次比較方式のアナログ／デジタル変換回路であってもよい。
【００１３】
本発明のアナログ／デジタル変換回路は、マルチスロープ方式のアナログ／デジタル変換回路であってもよい。
【００１４】
本発明のアナログ／デジタル変換回路は、ΣΔ方式のアナログ／デジタル変換回路であってもよい。
【００１５】
本発明のアナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路、逐次比較方式のアナログ／デジタル変換回路、マルチスロープ方式のアナログ／デジタル変換回路、及びΣΔ方式のアナログ／デジタル変換回路のうち、いずれか２種類のアナログ／デジタル変換回路を具備することものであってもよい。
【００１６】
本発明の電源回路及びアナログ／デジタル変換回路は、薄膜トランジスタで形成されているものであってもよい。
【発明の効果】
【００１７】
本発明の半導体装置は、バッテリーを搭載する構成とすることなく、物理的位置を検出する機能を有せしめることができる。本発明の半導体装置はバッテリーを必要としないため、その分の物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態及び実施例において図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
本発明における半導体装置の実施の形態として、図１を用いて説明する。図１は、本発明における半導体装置のブロック図である。
【００２０】
図１において、半導体装置１００は、無線回路１０１と、ロジック回路１０２と、から構成される。無線回路１０１は、アンテナ回路１０３と、電源回路１０４と、クロック回路１０５と、復調回路１０６と、変調回路１０７と、から構成される。ロジック回路１０２は、ＲＦインターフェース回路１０８と、ＡＤインターフェース回路１０９と、Ａ／Ｄ変換回路１１０（アナログ／デジタル変換回路）と、から構成される。
【００２１】
アンテナ回路１０３は、通信信号の送受信を行う機能を有する。例えば、電磁誘導方式を用いる場合にはコイル状のアンテナを、電界方式を用いる場合にはダイポールアンテナを設けた構成とすればよい。
【００２２】
電源回路１０４は、通信信号からクロック回路１０５やロジック回路１０２の電源電圧と、Ａ／Ｄ変換回路１１０の入力電圧及び基準電圧と、を生成する機能を有する。電源電圧は、例えば、整流回路と保持容量とを搭載することで生成することができる。また、Ａ／Ｄ変換回路１１０の入力電圧は、電源電圧と共通とすることもできるし、電源電圧生成用とは別の整流回路と保持容量と搭載することで生成することができる。さらに、Ａ／Ｄ変換回路１１０の基準電圧は、電源電圧をレギュレータによって一定の電圧に変換することで生成することができる。
【００２３】
クロック回路１０５は、ロジック回路１０２の動作に必要なクロック信号を生成する機能を有する。例えば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路で構成することができる。
【００２４】
復調回路１０６は、通信信号から受信データを抽出する機能を有する。例えばＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）を用いる構成とすればよい。
【００２５】
変調回路１０７は、通信信号に送信データを重畳する機能を有する。
【００２６】
ＲＦインターフェース回路１０８は、復調回路１０６及び変調回路１０７と、ロジック回路１０２と、の間のデータ授受を行う。例えば、復調回路１０６で抽出した受信データから、ロジック回路１０２で実行する処理を決定し、当該処理に必要な制御信号やデータを生成する。また、当該処理によって生成されたデータを送信データに変換し、変調回路１０７に供給する。
【００２７】
ＡＤインターフェース回路１０９は、ＲＦインターフェース回路１０８で生成された制御信号やデータを用いて、Ａ／Ｄ変換回路１１０の動作に必要な制御信号を生成する。また、Ａ／Ｄ変換回路１１０より出力されるデータ信号をＲＦインターフェース回路１０８に供給する。
【００２８】
Ａ／Ｄ変換回路１１０は、電源回路１０４で生成される基準電圧と、入力電圧と、を用いて、アナログ値である入力電圧の信号強度をデジタル値に変換し、データ信号として出力する機能を有する。Ａ／Ｄ変換回路１１０には、フラッシュ方式、逐次比較方式、マルチスロープ方式、ΣΔ方式等のＡ／Ｄ変換回路を用いることができる。また、リングオシレータの発振周波数を計数する方式（以下、リングオシレータ方式Ａ／Ｄ変換回路ともいう）などを用いることができる。
【００２９】
電源回路１０４で生成されるＡ／Ｄ変換回路１１０の入力電圧は、無線信号の信号強度が増大する程高電圧となる。このとき、Ａ／Ｄ変換回路１１０は、大きいデジタル値をデータ信号として出力する。したがって、このデータ信号はアンテナ回路１０３を介して、半導体装置１００から無線信号により外部に送信され、当該無線信号をリーダ／ライタで読み取ることで、半導体装置１００が受信している無線信号の信号強度を知ることができる。無線信号の信号強度は、無線信号の反射や遮断など特殊事情を除けば、距離の増加に対して単調に減少する。すなわち、半導体装置１００が送信するＡ／Ｄ変換回路１１０のデータ信号と、半導体装置１００とリーダ／ライタとの距離と、は一対一の関係にある。つまり、本実施の形態における半導体装置１００を用いることで、半導体装置１００とリーダ／ライタとの距離が検出できることができる。
【００３０】
なお、本発明における半導体装置は、回路動作に必要な電源電圧は無線信号から電源回路１０４で生成する、所謂パッシブ型の半導体装置である。そのため、回路動作に電池を必要とするアクティブ型の半導体装置とは異なり、物理的形状の制約を受けにくい。また、半導体装置を小型にすることができる。さらに、安価に供給することができる。
【００３１】
さらに、半導体装置１００をガラス基板もしくはプラスチック基板上に形成したＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いて構成することで、更に軽量化、小型化した半導体装置を安価に提供することができる。特に、プラスチック基板上に形成したＴＦＴを用いて構成することで、物理的柔軟性を備えた、さらに付加価値の高い半導体装置を提供することができる。
【００３２】
以上のような構成とすることで、半導体装置にバッテリーを搭載する構成とすることなく、物理的位置を検出する機能を有せしめることができる。本発明の半導体装置はバッテリーを必要としないため、その分の物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。
【実施例１】
【００３３】
本実施例では、実施の形態で説明した半導体装置１００が受信する信号強度の距離依存性について、図２を用いて説明する。図２は、距離と通信信号の電力との関係を理論計算により求めたグラフである。なお、理論計算は、微小ダイポールアンテナから周波数：９１５ＭＨｚ、波長（λ）：０．３３ｍ、の通信信号を発振した場合におけるアンテナからの距離ｒ［ｍ］における通信信号の電力Ｐ［ｍＷ］について、出力電力：３０ｄＢｍ、ケーブル損失：−２ｄＢ、反射係数：０、リーダ／ライタの利得：６ｄＢｉ、円偏波損失：１．９３ｄＢｉ、放射電力密度：１０ｌｏｇ（１／４πｒ２）、受信断面積：１０ｌｏｇ（λ２／４π）を仮定して行った。
【００３４】
図２より、通信信号の電力は、距離の増加に伴い単調に減少していることがわかる。すなわち、実施の形態で説明した半導体装置１００において、電源回路１０４で生成されるＡ／Ｄ変換回路１１０に供給する入力電圧も距離の増加に伴い単調に減少していることがわかる。つまり本発明は、半導体装置を構成するＡ／Ｄ変換回路１１０のデータ信号から、半導体装置とアンテナ、すなわちリーダ／ライタとの距離を検出することができる。
【実施例２】
【００３５】
本実施例では、実施の形態で説明した半導体装置１００におけるＡ／Ｄ変換回路１１０の例について、図３〜図７を用いて説明する。図３は、フラッシュ方式Ａ／Ｄ変換回路の回路図である。図４は、逐次比較方式Ａ／Ｄ変換回路のブロック図である。図５は、マルチスロープ方式Ａ／Ｄ変換回路のブロック図である。図６は、ΣΔ方式Ａ／Ｄ変換回路のブロック図である。図７は、リングオシレータ方式Ａ／Ｄ変換回路のブロック図である。
【００３６】
図３において、フラッシュ方式Ａ／Ｄ変換回路３００は、基準電圧端子３０１、入力電圧端子３０２、第１の出力端子３０３〜第３の出力端子３０５、第１の電気抵抗３０６〜第４の電気抵抗３０９、第１の比較回路３１０〜第３の比較回路３１２、入力電圧配線３１３、第１の参照電圧配線３１４〜第３の参照電圧配線３１６、第１の出力配線３１７〜第３の出力配線３１９から構成される。
【００３７】
ここで、第１の電気抵抗３０６〜第４の電気抵抗３０９は、不純物を添加した半導体薄膜、金属薄膜などで構成することができる。第１の比較回路３１０〜第３の比較回路３１２は、差動増幅器などで構成することができる。
【００３８】
次に、フラッシュ方式Ａ／Ｄ変換回路の動作を説明する。まず、基準電圧端子３０１及び入力電圧端子３０２より、基準電圧及び入力電圧を入力する。基準電圧は、第１の電気抵抗３０６〜第４の電気抵抗３０９により分圧され、第１の参照電圧配線３１４〜第３の参照電圧配線３１６に、各々第１の参照電圧〜第３の参照電圧として供給される。第１の比較回路３１０〜第３の比較回路３１２は、入力電圧配線３１３から供給される入力電圧と、第１の参照電圧〜第３の参照電圧と、を各々比較し、入力電圧の方が高い（低い）場合には、第１の出力配線３１７〜第３の出力配線３１９に、各々”Ｈ”（”Ｌ”）を出力する。例えば、入力電圧の値が、第１の参照電圧の値と第２の参照電圧の値との間の値の場合、第１の出力配線３１７、第２の出力配線３１８、第３の出力配線３１９には、各々”Ｈ”、”Ｌ”、”Ｌ”が出力される。すなわち、入力電圧の値を知ることができる。
【００３９】
なお、第１の電気抵抗３０６、第２の電気抵抗３０７、第３の電気抵抗３０８、第４の電気抵抗３０９の値の比を１：２：２：１とすることで、第１の参照電圧値〜第３の参照電圧の値を等間隔に設定することができる。この時、第１の出力配線３１７、第２の出力配線３１８、第３の出力配線３１９の値は、”Ｌ”、”Ｌ”、”Ｌ”の場合、”Ｈ”、”Ｌ”、”Ｌ”の場合、”Ｈ”、”Ｈ”、”Ｌ”の場合、”Ｈ”、”Ｈ”、”Ｈ”の場合、の４通りがあり得るが、各々を”００”、”０１”、”１０”、”１１”の２ビットのデジタル値で表すことができる。
【００４０】
図３に示すフラッシュ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、Ａ／Ｄ変換に要する時間が短いという効果を有する。なお、本実施例では、２ビット分解能のフラッシュ方式Ａ／Ｄ変換回路について説明したが、一般にｎ（ｎ：自然数）ビット分解能のフラッシュ方式Ａ／Ｄ変換回路とすることができる。ｎビット分解能とする場合には、２ｎ個の電気抵抗と、２ｎ−１個の比較回路と、を用いてフラッシュ方式Ａ／Ｄ変換回路を構成すれば、以上の説明が同様に適用できる。
【００４１】
図４において、逐次比較方式Ａ／Ｄ変換回路４００は、入力電圧端子４０１、基準電圧端子４０２、第１の出力端子４０３、第２の出力端子４０４、制御信号端子４０５、比較回路４０６、逐次比較レジスタ４０７、Ｄ／Ａ変換回路４０８、入力電圧配線４０９、基準電圧配線４１０、参照電圧配線４１１、比較回路出力配線４１２、制御信号配線４１３、第１の出力配線４１４、第２の出力配線４１５、から構成される。また、Ｄ／Ａ変換回路４０８は、第１の電気抵抗４１６〜第４の電気抵抗４１９、第１のスイッチ４２０、第２のスイッチ４２１、接地配線４２２、から構成される。
【００４２】
逐次比較レジスタ４０７は、第１の記憶素子及び第２の記憶素子から構成される２ビットの記憶素子を有している。なお、第１の記憶素子が”Ｈ”、第２の記憶素子が”Ｌ”を各々記憶している場合に、逐次比較レジスタ４０７の値は”Ｈ”、”Ｌ”である、というように表現することにする。また、逐次比較レジスタ４０７における第１の記憶素子、第２の記憶素子の値は、各々第１の出力配線４１４、第２の出力配線４１５に出力される。
【００４３】
第１のスイッチ４２０は、第１の出力配線４１４の電位が”Ｈ”、”Ｌ”の場合に各々基準電圧配線４１０より供給される基準電圧、接地配線４２２より供給される接地電位を第１のスイッチ出力配線４２３から供給する。同様に、第２のスイッチ４２１は、第２の出力配線の電位が”Ｈ”、”Ｌ”の場合に各々基準電圧配線４１０より供給される基準電圧、接地配線４２２より供給される接地電位を第２のスイッチ出力配線４２４から供給する。
【００４４】
図４において、第１の電気抵抗４１６〜第４の電気抵抗４１９は、不純物を添加した半導体薄膜、金属薄膜などで構成することができる。比較回路４０６は、差動増幅器などで構成することができる。
【００４５】
次に、逐次比較方式Ａ／Ｄ変換回路４００の動作を説明する。まず、第１のステップとして、逐次比較レジスタ４０７に初期値として、”Ｌ”、”Ｈ”を格納する制御信号を制御信号配線４１３より供給する。この時、参照電圧配線４１１には、第１の電気抵抗４１６〜第４の電気抵抗４１９により、基準電圧配線４１０より供給される基準電圧を分圧した電位が、第１の参照電圧として供給される。第１の参照電圧は、比較回路４０６により、入力電圧と比較され、入力電圧の方が高電位（低電位）の場合には、比較回路出力配線４１２に”Ｈ”（”Ｌ”）が、比較回路出力信号として出力される。ここで、比較回路出力信号が”Ｈ”の場合には、逐次比較レジスタ４０７における第２の記憶素子の値は”Ｈ”のまま、比較回路出力信号が”Ｌ”の場合には、逐次比較レジスタ４０７における第２の記憶素子の値を”Ｌ”に変更する制御信号を制御信号配線４１３より供給する。
【００４６】
次に、第２のステップとして、逐次比較レジスタ４０７における第１の記憶素子に”Ｈ”を格納する制御信号を制御信号配線４１３より供給する。この時、参照電圧配線４１１には、第１の電気抵抗４１６〜第４の電気抵抗４１９により、基準電圧配線４１０より供給される基準電圧を分圧した電位が、第２の参照電圧として供給される。第２の参照電圧は、比較回路４０６により、入力電圧と比較され、入力電圧の方が高電位（低電位）の場合には、比較回路出力配線４１２に”Ｈ”（”Ｌ”）が、比較回路出力信号として出力される。ここで、比較回路出力信号が”Ｈ”の場合には、逐次比較レジスタ４０７における第１の記憶素子の値は”Ｈ”のまま、比較回路出力信号が”Ｌ”の場合には、逐次比較レジスタ４０７における第１の記憶素子の値を”Ｌ”に変更する制御信号を制御信号配線４１３より供給する。
【００４７】
このように、２段階のステップで、逐次比較方式Ａ／Ｄ変換回路の動作が完了する。
【００４８】
ここで、第１の出力端子４０３、第２の出力端子４０４に供給される第１の出力、第２の出力により、入力電圧の値を知ることができる。例えば、第１の出力、第２の出力が”Ｌ”、”Ｌ”の場合、”Ｈ”、”Ｌ”の場合、”Ｌ”、”Ｈ”、の場合、”Ｈ”、”Ｈ”の場合について、各々”００”、”０１”、”１０”、”１１”で表すことができる。
【００４９】
なお、第１の電気抵抗４１６、第２の電気抵抗４１７、第３の電気抵抗４１８、第４の電気抵抗４１９の値の比を２：２：２：１とすることで、入力電圧の値を等間隔に区分して、デジタル値で表すことができる。例えば、第１の参照電圧は基準電圧の１／２である。また、第１のステップで、比較回路出力信号が”Ｌ”、”Ｈ”の場合、第２の参照電圧は基準電圧の１／４、３／４である。すなわち、上で説明した逐次比較方式Ａ／Ｄ変換回路の動作ステップは、入力電圧を、まず基準電圧の１／２の電圧と比較し、次に基準電圧の１／４（＝０＋１／４）もしくは３／４（＝１／２＋１／４）と比較することに相当し、ステップが進む度に参照電圧を入力電圧に近付けていくことに相当する。
【００５０】
図４に示す逐次比較方式Ａ／Ｄ変換回路は、比較回路を１つのみ有するため、消費電力が低いという特徴を持つ。図４に示す逐次比較方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、消費電力を低減することができる。また図４に示す逐次比較方式Ａ／Ｄ変換回路は、Ａ／Ｄ変換に要する時間が一定で短いという特徴を持つ。そのため、図４に示す逐次比較方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、Ａ／Ｄ変換の処理に要する時間を等配し、かつ短時間に行うといった効果を有する。なお、本実施例では、２ビット分解能の逐次比較方式Ａ／Ｄ変換回路について説明したが、一般にｎ（ｎ：自然数）ビット分解能の逐次比較方式Ａ／Ｄ変換回路とすることができる。ｎビット分解能とする場合には、逐次比較レジスタ４０７をｎビットとし、ｎ段階のステップで動作を行えば、以上の説明が同様に適用できる。また、Ｄ／Ａ変換回路４０８を電気抵抗で構成する例について説明したが、電気容量で構成する方式としてもよい。電気容量を用いることで、低消費電力で、ばらつきの少ない１ビットＡ／Ｄ変換回路を構成することができる。
【００５１】
図５において、マルチスロープ方式Ａ／Ｄ変換回路５００は、入力電圧端子５０１、基準電圧端子５０２、出力端子５０３、制御信号端子５０４、制御回路５０５、第１のスイッチ５０６、第２のスイッチ５０７、演算増幅器５０８、比較回路５０９、電気容量５１０、電気抵抗５１１、入力電圧配線５１２、基準電圧配線５１３、第１のスイッチ出力配線５１４、演算増幅器入力配線５１５、演算増幅器出力配線５１６、第１のスイッチ制御信号配線５１７、第２のスイッチ制御信号配線５１８、接地配線５１９、比較回路出力配線５２０、出力配線５２１、制御信号配線５２２、から構成される。
【００５２】
制御回路５０５は、制御信号配線５２２から供給される制御信号と、比較回路出力配線５２０から供給される比較回路出力と、から、第１のスイッチ制御信号配線５１７、第２のスイッチ制御信号配線５１８に供給する第１のスイッチ制御信号、第２のスイッチ制御信号を生成する機能を有する。
【００５３】
次に、マルチスロープ方式Ａ／Ｄ変換回路５００の動作を説明する。まず、制御回路５０５において、第２のスイッチ制御信号を”Ｈ”とする制御信号を、制御信号配線５２２から供給する。この時、第２のスイッチ５０７は電気的に導通し、電気容量５１０に蓄積された電荷を”０”にすることができる。なお、比較回路出力配線５２０に供給される比較回路５０９の出力は、”Ｈ”とする。また、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数値を０に設定する。
【００５４】
次に、制御回路５０５において、第２のスイッチ制御信号を”Ｌ”とし、同時に第１のスイッチ制御信号を”Ｈ”とする制御信号を、制御信号配線５２２から供給する。この時、第２のスイッチ５０７は電気的に絶縁され、第１のスイッチ５０６において、入力電圧配線５１２から供給される入力電圧が、第１のスイッチ出力配線５１４に供給される。
【００５５】
さて、演算増幅器５０８と、電気容量５１０と、電気抵抗５１１と、は積分回路を構成していることは明らかである。したがって、電気容量５１０の容量値をＣ［Ｆ］、電気抵抗５１１の抵抗値をＲ［Ω］、入力電圧の電圧値をＶｉｎ［Ｖ］とすると、Ｔ１秒間動作を続けることで、演算増幅器出力配線５１６に供給される演算増幅器出力の電圧は、−（Ｖｉｎ・Ｔ１）／（Ｒ・Ｃ）となる。なお、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数値がｎ１（Ｔ１＝ｎ１・Ｔ）に達するまで積分回路を動作させる。また、比較回路出力配線５２０に供給される比較回路５０９の出力は、”Ｈ”のままである。
【００５６】
次に、制御回路５０５において、第１のスイッチ制御信号を”Ｌ”とする制御信号を、制御信号配線５２２から供給する。この時、第１のスイッチ５０６において、基準電圧配線５１３から供給される基準電圧が、第１のスイッチ出力配線５１４に供給される。また、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数値を再び０に設定する。
【００５７】
さて、基準電圧の値をＶｒｅｆ［Ｖ］とし、入力電圧と異なる極性の電圧とすると、Ｔ秒後の演算増幅器出力の電圧は、−（Ｖｉｎ・Ｔ１）／（Ｒ・Ｃ）−（−Ｖｒｅｆ・Ｔ）／（Ｒ・Ｃ）となる。ここで、Ｔ＝Ｔ２＝（Ｖｉｎ／Ｖｒｅｆ）・Ｔ１となる時間Ｔ２［ｓｅｃ］が経過すると、演算増幅器出力が０となり、比較回路出力配線５２０に供給される比較回路５０９の出力が、”Ｈ”から”Ｌ”に変化する。ここで、制御回路５０５に搭載され、周期Ｔ［ｓｅｃ］のクロック信号により動作するカウンタの計数を停止すると、計数値はｎ２（Ｔ２＝ｎ２・Ｔ）である。
【００５８】
さて、ｎ２＝（Ｖｉｎ／Ｖｒｅｆ）・ｎ１の関係がある。すなわち、Ｖｉｎが大きい（小さい）時、ｎ２は大きく（小さく）なる。すなわち、ｎ２により、入力電圧の値を知ることができる。具体的には、制御回路に搭載されたカウンタの出力値を出力配線５２１に出力することで、入力電圧の値を知ることができる。なお、制御回路に搭載されたカウンタがｎビットの場合、ｎビット分解能のＡ／Ｄ変換回路となる。
【００５９】
図５に示すマルチスロープ方式Ａ／Ｄ変換回路は、入力電圧の時間平均を計数することができる。そのため図５に示すマルチスロープ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、入力電圧が時間的に変化する場合、具体的には入力電圧にノイズが印加されている場合などにおいても、精度の高い動作を行うことができる。
【００６０】
図６において、ΣΔ方式Ａ／Ｄ変換回路６００は、入力電圧端子６０１、基準電圧端子６０２、出力端子６０３、加算器６０４、演算増幅器６０５、電気抵抗６０６、電気容量６０７、比較回路６０８、１ビットＤ／Ａ変換回路６０９、入力電圧配線６１０、基準電圧配線６１１、Ｄ／Ａ変換回路出力配線６１２、加算器出力配線６１３、演算増幅器入力配線６１４、演算増幅器出力配線６１５、出力信号配線６１６、接地配線６１７、から構成される。
【００６１】
加算器６０４は、入力電圧配線６１０と、Ｄ／Ａ変換回路出力配線６１２と、から各々供給される入力電圧と、Ｄ／Ａ変換回路出力と、の差をアナログ演算し、加算器出力配線６１３に、加算器出力として出力する。加算器６０４は、例えば、演算増幅器で構成することができる。
【００６２】
演算増幅器６０５と、電気抵抗６０６と、電気容量６０７と、は積分回路を構成する。すなわち、加算器出力配線６１３から供給される、加算器出力を積分した電圧値を、演算増幅器出力として、演算増幅器出力配線６１５に供給する。電気抵抗６０６の抵抗値をＲ［Ω］、電気容量６０７の容量値をＣ［Ｆ］とすると、加算器出力Ｖ１［Ｖ］に対して、Ｔ秒間に、（Ｖ１・Ｔ）／（Ｒ・Ｃ）だけ演算増幅器出力が増加する。
【００６３】
比較回路６０８は、演算増幅器出力配線６１５から供給される演算増幅器出力と、基準電圧配線６１１より供給される基準電圧と、を比較し、演算増幅器出力の方が大きい（小さい）場合に”Ｈ”（”Ｌ”）を、出力信号として、出力信号配線６１６に供給する。
【００６４】
１ビットＤ／Ａ変換回路６０９は、出力信号配線６１６より供給される出力信号が”Ｈ”、”Ｌ”の場合に、各々第１の電圧、第２の電圧を、Ｄ／Ａ変換回路出力として、Ｄ／Ａ変換回路出力配線６１２に供給する。例えば、第１の電圧を基準電圧、第２の電圧を接地電圧とすることができる。
【００６５】
次に、ΣΔ方式Ａ／Ｄ変換回路６００の動作について説明する。なお、出力信号配線６１６に供給される出力信号が”Ｌ”、すなわち、Ｄ／Ａ変換回路出力配線６１２に供給されるＤ／Ａ変換回路出力が０の場合から動作が始まるとするが、後の説明からわかるように、ΣΔ方式Ａ／Ｄ変換回路６００の動作において、一般性は失わない。
【００６６】
ここで、入力電圧配線６１０より入力電圧、基準電圧配線６１１より基準電圧を、各々供給する。加算器６０４では、実質的に入力電圧を、加算器出力として加算器出力配線６１３に出力する。演算増幅器６０５では、Ｔ秒間に、（Ｖ１・Ｔ）／（Ｒ・Ｃ）だけ演算増幅器出力を増加させ、演算増幅器出力配線６１５に供給する。
【００６７】
ここで、演算増幅器出力が基準電圧に達すると、比較回路６０８の出力が”Ｈ”に変化する。したがって、Ｄ／Ａ変換回路出力配線６１２に供給されるＤ／Ａ変換回路出力は、基準電圧となる。さて、加算器６０４では、基準電圧を入力電圧から減算した電圧を、加算器出力として加算器出力配線６１３に出力するが、基準電圧を適性に設定することで、加算器出力は、入力電圧とは極性が反対の電圧となる。すなわち、演算増幅器６０５では、逆方向の積分を行うことになり、演算増幅器出力は、瞬間的に０Ｖ近傍まで低下することになる。なお、この時、比較回路６０８の出力は”Ｌ”となる。以下、同様の動作を繰り返すことになる。
【００６８】
さて、上記の動作より、出力信号配線６１６に供給される出力信号は、”Ｌ”、”Ｈ”を交互に繰り返すことがわかる。また、”Ｈ”を出力する時間間隔は、演算増幅器出力が、基準電圧に達する時間と等価であるため、基準電圧をＶｒｅｆ［Ｖ］とすると、時間間隔は（Ｒ・Ｃ）・（Ｖｒｅｆ／Ｖ１）となる。つまり、入力電圧が大きく（小さく）なると、”Ｈ”が出力される時間間隔は小さく（大きく）なる。また、周期が早く（遅く）なるということもできる。したがって、出力信号より、入力電圧の値を知ることができる。
【００６９】
図６に示すΣΔ方式Ａ／Ｄ変換回路は、入力電圧として時間的に変化する信号を用いる場合に有効であるという特徴を持つ。そのため図６に示すΣΔ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、入力電圧として時間的に変化する信号を処理することができるといった効果を有することができる。
【００７０】
図７において、リングオシレータ方式Ａ／Ｄ変換回路７００は、入力電圧端子７０１、基準電圧端子７０２、出力端子７０３、制御信号端子７０４、第１のカウンタ回路７０５、第２のカウンタ回路７０６、入力電圧配線７０７、基準電圧配線７０８、出力配線７０９、第１の制御信号配線７１０、第２の制御信号配線７１１、から構成される。
【００７１】
第１のカウンタ回路７０５は、入力電圧配線７０７から供給される入力電圧を電源電圧とする第１の自己発振回路（リングオシレータ）と、ｎ１（ｎ１は自然数）ビットの第１のカウンタと、を有し、第１の自己発振回路の出力をクロック信号として、第１のカウンタは計数を行う。また、第１のカウンタは、第１の制御信号配線７１０から供給される第１の制御信号が”Ｈ”の期間のみ計数を行う。さらに、第２の制御信号配線７１１から供給される第２の制御信号が”Ｈ”になった瞬間における第１のカウンタの計数値を、出力配線７０９に、出力信号として出力する。
【００７２】
第２のカウンタ回路７０６は、基準電圧配線７０８から供給される基準電圧を電源電圧とする第２の自己発振回路（リングオシレータ）と、ｎ２（ｎ２は自然数）ビットの第２のカウンタと、を有し、第２の自己発振回路の出力をクロック信号として、第２のカウンタは計数を行う。また、第２のカウンタは、第１の制御信号配線７１０から供給される第１の制御信号が”Ｈ”の期間のみ計数を行う。また、第２のカウンタは、計算値が規定数（ここではＮとする）に達すると、第２の制御信号配線７１１に供給する第２の制御信号を”Ｌ”から”Ｈ”に変化する機能を有する。
【００７３】
次に、リングオシレータ方式Ａ／Ｄ変換回路７００の動作について説明する。まず、第１の制御信号を”Ｈ”とする。このとき、第１のカウンタ回路７０５及び第２のカウンタ回路７０６における第１のカウンタ及び第２のカウンタは、各々第１の自己発振回路及び第２の自己発振回路の出力をクロック信号として、計数を始める。ここで、第２のカウンタの計数値がＮに達したとき、第２の制御信号は”Ｌ”から”Ｈ”に変化し、第１のカウンタにおける計数値（ここではＭとする）が、出力信号として、出力配線７０９に供給される。
【００７４】
さて、第２の自己発振回路は、基準電圧を電源電圧としているため、発振周波数は一定である。すなわち、第２のカウンタが規定数Ｎを計数するまでの時間は常に一定である。一方、第１の自己発振回路は、入力電圧を電源電圧としているため、入力電圧が高い（低い）と、発振周波数が高い（低い）。すなわち、上記の動作は、一定時間における第１のカウンタの計数値を求めたことに相当し、出力信号である第１のカウンタの計数値Ｍは、第１の自己発振回路の発振周波数に比例することになる。つまり、出力信号から、入力電圧の値を知ることができる。
【００７５】
図７に示すリングオシレータ方式Ａ／Ｄ変換回路は、小規模な回路で構成することができ、低い入力電圧に対して、消費電力が少ないという特徴を持つ。そのため図７に示すリングオシレータ方式Ａ／Ｄ変換回路を本発明の半導体装置に用いることにより、半導体装置を小型化することができ、且つ低消費電力化を図れるといった効果を有することができる。また図７に示すリングオシレータ方式Ａ／Ｄ変換回路は、入力電圧と出力信号（デジタル値）が非線形な関係になり、低い入力電圧における電圧分解能が高いという特徴を有する。そのため図７に示すリングオシレータ方式Ａ／Ｄ変換回路を本発明の半導体装置においては、リーダ／ライタからの距離が遠く、通信信号から生成する電圧が低い場合に高い分解能を得ることができる。
【００７６】
なお、上記で説明したＡ／Ｄ変換回路を互いに組み合わせて、本発明の半導体装置におけるＡ／Ｄ変換回路とすることも可能である。例えば、逐次比較方式Ａ／Ｄ変換回路とリングオシレータ方式Ａ／Ｄ変換回路とを組み合わせ、入力電圧が低い範囲では、リングオシレータ方式Ａ／Ｄ変換回路を用い、入力電圧が高い範囲では、逐次比較方式Ａ／Ｄ変換回路を用いることが考えられる。この場合、本発明における半導体装置の低消費電力化を図ることができる。
【００７７】
なお、本実施例は、実施の形態と自由に組み合わせて実施することが可能である。
【００７８】
以上のような構成とすることで、物理的位置を検出する機能を有し、物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。
【実施例３】
【００７９】
本実施例では、本発明における半導体装置に搭載するＡ／Ｄ変換回路について、各種変換方式での性能比較をシミュレーションにより行った結果について、図８〜図１０を用いて説明する。Ａ／Ｄ変換回路として、実施例２で取り上げた、逐次比較方式Ａ／Ｄ変換回路（８ビット分解能）、マルチスロープ方式Ａ／Ｄ変換回路（９ビット分解能）、ΣΔ方式Ａ／Ｄ変換回路（１０ビット分解能）、リングオシレータ方式Ａ／Ｄ変換回路（１０ビット分解能）の４つの方式について性能比較を行った。図８は、入力電圧に対する消費電力を示す図である。図９は、入力電圧に対する１回のＡ／Ｄ変換に要する電力量を示す図である。図１０は、入力電圧に対する消費電力を１デジタル出力当たりで示した図である。
【００８０】
なお、本実施例のシミュレーションに用いた各Ａ／Ｄ変換回路の回路は、実施例２で説明した図４〜図７を用いており、ガラス基板上に形成した薄膜トランジスタ（ＴＦＴ）を用いて回路を構成している。なお、具体的な回路構成やトランジスタのチャネル幅など設計事項について、実施者は適宜最適な値を設定することができる。
【００８１】
図８において、入力電圧に対する消費電力の逐次比較方式Ａ／Ｄ変換回路のシミュレーション結果８０１、マルチスロープ方式Ａ／Ｄ変換回路のシミュレーション結果８０２、ΣΔ方式Ａ／Ｄ変換回路のシミュレーション結果８０３、リングオシレータ方式Ａ／Ｄ変換回路のシミュレーション結果８０４である。
【００８２】
概ね消費電力が少ない順に、逐次比較方式Ａ／Ｄ変換回路、マルチスロープ方式Ａ／Ｄ変換回路、リングオシレータ方式Ａ／Ｄ変換回路、ΣΔ方式Ａ／Ｄ変換回路となっている。なお、リングオシレータ方式Ａ／Ｄ変換回路は、入力電圧の増加に伴う消費電力増加が最も著しい。そのため、入力電圧が低電圧の領域において用いることが適当である。
【００８３】
図９において、入力電圧に対する１回のＡ／Ｄ変換に要する電力量についての逐次比較方式Ａ／Ｄ変換回路のシミュレーション結果９０１、マルチスロープ方式Ａ／Ｄ変換回路のシミュレーション結果９０２、ΣΔ方式Ａ／Ｄ変換回路のシミュレーション結果９０３、リングオシレータ方式Ａ／Ｄ変換回路のシミュレーション結果９０４である。１回のＡ／Ｄ変換に要する電力量は、Ａ／Ｄ変換時における消費電力と、１回のＡ／Ｄ変換に要する時間と、の積から算出している。
【００８４】
概ね電力量が少ない順に、逐次比較方式Ａ／Ｄ変換回路、マルチスロープ方式Ａ／Ｄ変換回路、リングオシレータ方式Ａ／Ｄ変換回路、ΣΔ方式Ａ／Ｄ変換回路となっている。
【００８５】
図１０において、入力電圧に対する１デジタル出力当たりの消費電力の逐次比較方式Ａ／Ｄ変換回路のシミュレーション結果１００１、マルチスロープ方式Ａ／Ｄ変換回路のシミュレーション結果１００２、ΣΔ方式Ａ／Ｄ変換回路のシミュレーション結果１００３、リングオシレータ方式Ａ／Ｄ変換回路のシミュレーション結果１００４である。１デジタル出力当たりの消費電力は、図８に示した消費電力を、Ａ／Ｄ変換回路の出力デジタルビット数で除して算出している。なお、出力デジタルビット数は、ｎビット分解能の場合に、２ｎである。１デジタル出力当たりの消費電力を比べることで、Ａ／Ｄ変換回路の精度と消費電力とのトレードオフを定量的に評価することができる。
【００８６】
入力電圧に対する１デジタル出力当たりの消費電力は、入力電圧が２．８Ｖ以下の低入力電圧領域では、リングオシレータ方式Ａ／Ｄ変換回路の結果が最も優れている。一方、入力電圧が２．８Ｖ以上の高入力電圧領域では、逐次比較方式Ａ／Ｄ変換回路及びΣΔ方式Ａ／Ｄ変換回路の結果が優れている。したがって、低入力電圧領域で高精度のＡ／Ｄ変換を行うには、リングオシレータ方式Ａ／Ｄ変換回路を用いることが望ましい。また、高入力電圧領域で高精度のＡ／Ｄ変換を行うには、逐次比較方式Ａ／Ｄ変換回路もしくはΣΔ方式Ａ／Ｄ変換回路を用いることが望ましい。このように、広範囲の入力電圧領域において高精度のＡ／Ｄ変換を実行するには、入力電圧の値に応じて、異なる方式のＡ／Ｄ変換回路を用いることで、低消費電力化も同時に実現できる。
【実施例４】
【００８７】
本実施例では、本発明における半導体装置の試作例について、図１１〜図１３を用いて説明する。Ａ／Ｄ変換回路として、実施例２及び実施例３で取り上げた、逐次比較方式Ａ／Ｄ変換回路（８ビット分解能）、マルチスロープ方式Ａ／Ｄ変換回路（９ビット分解能）、ΣΔ方式Ａ／Ｄ変換回路（１０ビット分解能）、リングオシレータ方式Ａ／Ｄ変換回路（１０ビット分解能）の４つの方式について、Ａ／Ｄ変換回路を構成した。図１１は、入力電圧に対するＡ／Ｄ変換出力を示す図である。図１２は、半導体装置における回路配置図である。図１３は、無線通信時の通信信号の測定結果である。
【００８８】
図１１に、入力電圧に対するＡ／Ｄ変換出力についての逐次比較方式Ａ／Ｄ変換回路の結果１１０１、マルチスロープ方式Ａ／Ｄ変換回路の結果１１０２、ΣΔ方式Ａ／Ｄ変換回路の結果１１０３、リングオシレータ方式Ａ／Ｄ変換回路の結果１１０４を示す。１デジタル出力当たりの電圧分解能は、逐次比較方式Ａ／Ｄ変換回路で２４．６１ｍＶ、マルチスロープ方式Ａ／Ｄ変換回路で１５．９４ｍＶ、ΣΔ方式Ａ／Ｄ変換回路で６．６２ｍＶ、リングオシレータ方式Ａ／Ｄ変換回路で８．４１ｍＶである。なお、各Ａ／Ｄ変換回路の１デジタル出力当たりの電圧分解能は、最小自乗法による近似直線の傾きから求めた。
【００８９】
図１２において、半導体装置１２００は、無線回路１２０１と、ロジック回路１２０２と、から構成される。無線回路１２０１は、アンテナ回路１２０３と、電源回路１２０４と、クロック回路１２０５と、復調回路１２０６と、変調回路１２０７と、から構成される。ロジック回路１２０２は、ＲＦインターフェース回路１２０８と、ＡＤインターフェース回路１２０９と、逐次比較方式Ａ／Ｄ変換回路１２１１と、マルチスロープ方式Ａ／Ｄ変換回路１２１２と、ΣΔ方式Ａ／Ｄ変換回路１２１３と、リングオシレータ方式Ａ／Ｄ変換回路１２１４と、から構成される。なお、本実施例における半導体装置のブロック構成は、実施の形態で説明した図１において、Ａ／Ｄ変換回路１１０を、４つの方式のＡ／Ｄ変換回路で構成したものに相当する。したがって、各部分の説明は割愛する。
【００９０】
図１３で示しているのは、本実施例における半導体装置の受信信号１３０１、送信信号１３０２である。測定は、次のように行っている。まず、パターンジェネレータで生成したデータと、搬送波（９１５ＭＨｚＲＦ信号）と、をミキサーにより重畳することで生成された無線信号を、アンテナから半導体装置に送信する。ここでは、パターンジェネレータは、Ａ／Ｄ変換回路においてＡ／Ｄ変換を１回実行するためのデータを生成している。半導体装置からの送信信号１３０２は、アンテナで受信され、スペクトラムアナライザで検出される。図１３より、半導体装置が正常に動作している様子がわかる。
【実施例５】
【００９１】
本実施例では、上記実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施例においては、アンテナ回路を含む半導体装置を同じ基板上に設ける構成について説明する。なお、同一基板上にアンテナ回路、半導体装置を形成し、半導体装置を構成するトランジスタを薄膜トランジスタとすることで、小型化を図ることができる。
【００９２】
まず、図１４（Ａ）に示すように、基板１９０１の一表面に絶縁膜１９０２を介して剥離層１９０３を形成し、続けて下地膜として機能する絶縁膜１９０４と半導体膜１９０５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜１９０２、剥離層１９０３、絶縁膜１９０４および半導体膜１９０５は、連続して形成することができる。
【００９３】
なお、基板１９０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１９０３は、絶縁膜１９０２を介して基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００９４】
また、絶縁膜１９０２、絶縁膜１９０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１９０２、１９０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１９０２は、基板１９０１から剥離層１９０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１９０４は基板１９０１、剥離層１９０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１９０２、１９０４を形成することによって、基板１９０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１９０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１９０１として石英を用いるような場合には絶縁膜１９０２を省略してもよい。
【００９５】
また、剥離層１９０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または当該元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００９６】
また、半導体膜１９０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【００９７】
次に、図１４（Ｂ）に示すように、半導体膜１９０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜１９０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶化した結晶質半導体膜１９０５ａ〜１９０５ｆを形成し、当該半導体膜１９０５ａ〜１９０５ｆを覆うようにゲート絶縁膜１９０６を形成する。
【００９８】
なお、ゲート絶縁膜１９０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１９０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００９９】
結晶質半導体膜１９０５ａ〜１９０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１９０５ａ〜１９０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【０１００】
なお、結晶化に用いるレーザー発振器としては、連続発振型のレーザー発振器（ＣＷレーザー発振器）やパルス発振型のレーザー発振器（パルスレーザー発振器）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑ保護回路動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１０１】
また、ゲート絶縁膜１９０６は、半導体膜１９０５ａ〜１９０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０１０２】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１０３】
なお、ゲート絶縁膜１９０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１０４】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１９０５ａ〜１９０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【０１０５】
次に、ゲート絶縁膜１９０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１０６】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１９０５ａ〜１９０５ｆの上方にゲート電極１９０７を形成する。ここでは、ゲート電極１９０７として、第１の導電膜１９０７ａと第２の導電膜１９０７ｂの積層構造で設けた例を示している。
【０１０７】
次に、図１４（Ｃ）に示すように、ゲート電極１９０７をマスクとして半導体膜１９０５ａ〜１９０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、半導体膜１９０５ｃ、１９０５ｅにｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１９０５ａ〜１９０５ｆに選択的に導入し、ｎ型を示す不純物領域１９０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１９０５ｃ、１９０５ｅに導入し、ｐ型を示す不純物領域１９０９を形成する。
【０１０８】
続いて、ゲート絶縁膜１９０６とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９１０（サイドウォールともよばれる）を形成する。絶縁膜１９１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１０９】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９１０をマスクとして用いて、半導体膜１９０５ａ、１９０５ｂ、１９０５ｄ、１９０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１９１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１９０５ａ、１９０５ｂ、１９０５ｄ、１９０５ｆに選択的に導入し、不純物領域１９０８より高濃度のｎ型を示す不純物領域１９１１を形成する。
【０１１０】
以上の工程により、図１４（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ１９００ａ、１９００ｂ、１９００ｄ、１９００ｆとｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅが形成される。
【０１１１】
なお、ｎチャネル型薄膜トランジスタ１９００ａは、ゲート電極１９０７と重なる半導体膜１９０５ａの領域にチャネル形成領域が形成され、ゲート電極１９０７及び絶縁膜１９１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１９１１が形成され、絶縁膜１９１０と重なる領域であってチャネル形成領域と不純物領域１９１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１９００ｂ、１９００ｄ、１９００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１９１１が形成されている。
【０１１２】
また、ｐチャネル型薄膜トランジスタ１９００ｃは、ゲート電極１９０７と重なる半導体膜１９０５ｃの領域にチャネル形成領域が形成され、ゲート電極１９０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１９０９が形成されている。また、ｐチャネル型薄膜トランジスタ１９００ｅも同様にチャネル形成領域及び不純物領域１９０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１９００ｃ、１９００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【０１１３】
次に、図１５（Ａ）に示すように、半導体膜１９０５ａ〜１９０５ｆ、ゲート電極１９０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１９００ａ〜１９００ｆのソース領域又はドレイン領域を形成する不純物領域１９０９、１９１１と電気的に接続する導電膜１９１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１９１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１９１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１９１３は、薄膜トランジスタ１９００ａ〜１９００ｆのソース電極又はドレイン電極を形成する。
【０１１４】
なお、絶縁膜１９１２ａ、１９１２ｂを形成する前、または絶縁膜１９１２ａ、１９１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【０１１５】
また、導電膜１９１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１９１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１１６】
次に、導電膜１９１３を覆うように、絶縁膜１９１４を形成し、当該絶縁膜１９１４上に、薄膜トランジスタ１９００ａ、１９００ｆのソース電極又はドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１５ａ、１９１５ｂを形成する。また、薄膜トランジスタ１９００ｂ、１９００ｅのソース電極又はドレイン電極を形成する導電膜１９１３とそれぞれ電気的に接続する導電膜１９１６ａ、１９１６ｂを形成する。なお、導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは同一の材料で同時に形成してもよい。導電膜１９１５ａ、１９１５ｂと導電膜１９１６ａ、１９１６ｂは、上述した導電膜１９１３で示したいずれかの材料を用いて形成することができる。
【０１１７】
続いて、図１５（Ｂ）に示すように、導電膜１９１６ａ、１９１６ｂにアンテナとして機能する導電膜１９１７が電気的に接続されるように形成する。ここでは、アンテナとして機能する導電膜１９１７の一方が上記実施の形態で示したアンテナ回路のアンテナに相当する。
【０１１８】
なお、絶縁膜１９１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１１９】
また、導電膜１９１７ａ、１９１７ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１９１７ａ、１９１７ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１２０】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１７ａ、１９１７ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０１２１】
次に、図１５（Ｃ）に示すように、導電膜１９１７ａ、１９１７ｂを覆うように絶縁膜１９１８を形成した後、薄膜トランジスタ１９００ａ〜１９００ｆ、導電膜１９１７ａ、１９１７ｂ等を含む層（以下、「素子形成層１９１９」と記す）を基板１９０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１９００ａ〜１９００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板１９０１から素子形成層１９１９を剥離することができる。また、基板１９０１から素子形成層１９１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１９０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１９１９は、基板１９０１から剥離された状態となる。なお、剥離層１９０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１９０３の除去を行った後にも、基板１９０１上に素子形成層１９１９を保持しておくことが可能となる。また、素子形成層１９１９が剥離された基板１９０１を再利用することによって、コストの削減をすることができる。
【０１２２】
絶縁膜１９１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０１２３】
本実施例では、図１６（Ａ）に示すように、レーザー光の照射により素子形成層１９１９に開口部を形成した後に、当該素子形成層１９１９の一方の面（絶縁膜１９１８の露出した面）に第１のシート材１９２０を貼り合わせた後、基板１９０１から素子形成層１９１９を剥離する。
【０１２４】
次に、図１６（Ｂ）に示すように、素子形成層１９１９の他方の面（剥離により露出した面）に、第２のシート材１９２１を貼り合わせた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材１９２１を貼り合わせる。第１のシート材１９２０、第２のシート材１９２１として、ホットメルトフィルム等を用いることができる。
【０１２５】
また、第１のシート材１９２０、第２のシート材１９２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０１２６】
また本実施例では素子形成層１９１９を基板１９０１から剥離して利用する例を示しているが、剥離層１９０３を設けずに、基板１９０１上に上述の素子形成層１９１９を作製し、半導体装置として利用しても良い。なお基板１９０１は、としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる場合は、半導体膜として単結晶半導体膜を用いればよく、半導体膜の結晶化の工程の分の時間の短縮を図ることが出来る。
【０１２７】
以上、本実施例で示した本発明の半導体装置の作製方法で作成された半導体装置は、物理的形状に対する柔軟性を有し、軽量であることを特徴する。特に本発明の半導体装置は、本発明の半導体装置はバッテリーを必要としないため、よりいっそうの物理的形状に対する柔軟性を有せしめることができる。
【実施例６】
【０１２８】
本実施例では、単結晶基板に形成されたトランジスタを用いて、本発明の半導体装置を作製する例について説明する。単結晶基板に形成されたトランジスタは特性のばらつきを抑えることが出来るので、半導体装置に用いるトランジスタの数を抑えることが出来る。
【０１２９】
まず図１８（Ａ）に示すように、半導体基板２３００に、半導体素子を電気的に分離するための素子分離用絶縁膜２３０１を絶縁膜で形成する。素子分離用絶縁膜２３０１の形成により、トランジスタを形成するための領域（素子形成領域）２３０２と、素子形成領域２３０３とを電気的に分離することが出来る。
【０１３０】
半導体基板２３００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１３１】
素子分離用絶縁膜２３０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０１３２】
また本実施例ではｎ型の導電型を有する単結晶シリコン基板を半導体基板２３００として用い、素子形成領域２３０３にｐウェル２３０４を形成した例を示している。半導体基板２３００の素子形成領域２３０３に形成されたｐウェル２３０４は、ｐ型の導電型を付与する不純物元素を素子形成領域２３０３に選択的に導入することによって形成することができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等を用いることができる。また半導体基板２３００としてｐ型の導電型を有する半導体基板を用いる場合、素子形成領域２３０２にｎ型を付与する不純物元素を選択的に導入し、ｎウェルを形成すれば良い。
【０１３３】
なお本実施例では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、素子形成領域２３０２には不純物元素の導入を行っていない。しかし、ｎ型を付与する不純物元素を導入することにより素子形成領域２３０２にｎウェルを形成してもよい。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１３４】
次に図１８（Ｂ）に示すように、素子形成領域２３０２、２３０３を覆うように絶縁膜２３０５、２３０６をそれぞれ形成する。本実施例では、半導体基板２３００を熱酸化することで素子形成領域２３０２、２３０３に形成された酸化珪素膜を、絶縁膜２３０５、２３０６として用いる。また、熱酸化により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させて酸窒化珪素膜を形成し、酸化珪素膜と酸窒化珪素膜とが積層された層を絶縁膜２３０５、２３０６として用いても良い。
【０１３５】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３０５、２３０６を形成してもよい。例えば、高密度プラズマ処理により半導体基板２３００の表面を酸化または窒化することで、素子形成領域２３０２、２３０３に、絶縁膜２３０５、２３０６として用いる酸化珪素（ＳｉＯｘ）膜または窒化珪素（ＳｉＮｘ）膜を形成することができる。
【０１３６】
次に図１８（Ｃ）に示すように、絶縁膜２３０５、２３０６を覆うように導電膜を形成する。本実施例では、導電膜として、順に積層された導電膜２３０７と導電膜２３０８とを用いた例を示している。導電膜は、単層の導電膜を用いていても良いし、３層以上の導電膜が積層された構造を用いていても良い。
【０１３７】
導電膜２３０７、２３０８として、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また導電膜２３０７、２３０８は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。本実施例では、窒化タンタルを用いて導電膜２３０７を形成し、タングステンを用いて導電膜２３０８を形成する。
【０１３８】
次に図１９（Ａ）に示すように、積層して設けられた導電膜２３０７、２３０８を所定の形状に加工（パターニング）することによって、絶縁膜２３０５、２３０６上にゲート電極２３０９、２３１０を形成する。
【０１３９】
次に図１９（Ｂ）に示すように、素子形成領域２３０２を覆うように、レジストでマスク２３１１を選択的に形成する。そして、素子形成領域２３０３に不純物元素を導入する。マスク２３１１に加えてゲート電極２３１０もマスクとして機能するので、上記不純物元素の導入により、ｐウェル２３０４にソース領域またはドレイン領域として機能する不純物領域２３１２と、チャネル形成領域２３１３が形成される。不純物元素は、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、不純物元素として、リン（Ｐ）を用いる。
【０１４０】
次にマスク２３１１を除去した後、図１９（Ｃ）に示すように、素子形成領域２３０３を覆うようにレジストでマスク２３１４を選択的に形成する。そして素子形成領域２３０２に不純物元素を導入する。マスク２３１４に加えてゲート電極２３０９もマスクとして機能するので、上記不純物元素の導入により、素子形成領域２３０２内の半導体基板２３００において、ソース領域またはドレイン領域として機能する不純物領域２３１５と、チャネル形成領域２３１６が形成される。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施例では、図１９（Ｃ）で素子形成領域２３０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。
【０１４１】
次に図２０（Ａ）に示すように、絶縁膜２３０５、２３０６、ゲート電極２３０９、２３１０を覆うように絶縁膜２３１７を形成する。そして絶縁膜２３１７にコンタクトホールを形成し、不純物領域２３１２、２３１５を一部露出させる。次にコンタクトホールを介して不純物領域２３１２、２３１５と接続する導電膜２３１８を形成する。導電膜２３１８は、ＣＶＤ法やスパッタリング法等により形成することができる。
【０１４２】
絶縁膜２３１７は、無機絶縁膜、有機樹脂膜またはシロキサン系絶縁膜を用いて形成することができる。無機絶縁膜ならば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜などを用いることができる。有機樹脂膜ならば、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなどを用いることが出来る。また絶縁膜２３１７はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法でなどで形成することが出来る。
【０１４３】
なお本発明の半導体装置に用いるトランジスタは、本実施例において図示した構造に限定されるものではない。例えば、逆スタガ構造であっても良い。
【０１４４】
次に図２０（Ｂ）に示すように層間膜２３２４を形成する。そして層間膜２３２４をエッチングしコンタクトホールを形成し、導電膜２３１８の一部を露出させる。層間膜２３２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３２４上に、コンタクトホールを介して導電膜２３１８と接する配線２３２５を形成する。
【０１４５】
次にアンテナとして機能する導電膜２３２６を、配線２３２５と接するように形成する。導電膜２３２６は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、ニッケル（Ｎｉ）などの金属を用いて形成することが出来る。導電膜２３２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２３２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
【０１４６】
導電膜２３２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することが出来る。
【０１４７】
なお本実施例では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、本発明はこの構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等で圧着させることにより電気的に接続することが出来る。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１４８】
以上、本実施例で示した本発明の半導体装置の作製方法で作成された半導体装置は、バッテリーを必要としないため、軽量な半導体装置を安価に提供することができる。なお、本実施例は、上記実施の形態及び実施例と組み合わせて実施することが出来る。
【実施例７】
【０１４９】
本実施例では、図１７を参照して、本発明の半導体装置を利用した一例として、商品の管理システム、室内等における動体の管理システムについて説明する。本発明の半導体装置は複数のリーダ／ライタと半導体装置の間の距離の算出を行うことで半導体装置が付された什器の位置情報の知ることができる。
【０１５０】
まず、図１７を参照して、顧客が店内で商品を購入する場合について説明する。店内に陳列された商品には、商品固有の情報、生産履歴等の情報を内蔵したＩＣラベル又はＩＣタグの他に本発明の半導体装置が付されている。
【０１５１】
顧客１７０１は、店内に設置された位置検出用のリーダ／ライタ１７０２に囲まれた店内の空間において、本発明の半導体装置を具備した商品１７０３をもって移動する。そして上記実施の形態で示したように、本発明の半導体装置を店内に設置されたリーダ／ライタ１７０２で位置の検出を行うことにより、管理者は顧客１７０１が設置された陳列棚１７０４の間をどのような動線で動いたかを管理することができる。このような顧客の動線を記録管理することにより、商品の設置場所や、商品の管理等のマーケティングを効率よく行うことができるため好適である。
【０１５２】
本実施例に示したように、店内に設置された複数のリーダ／ライタにより、リアルタイムで商品の店内における動線を把握することにより、陳列棚からの盗難防止のためのリーダ／ライタのゲートをくぐらせることなく、盗難を防ぐことができる。また、リアルタイムで商品の動線の把握が可能であるため、管理者はコンピュータ等を用いて盗難者の動きに関する情報を予め予測し、進路を防ぐ等の策を講じ、商品の盗難を未然に防ぐこともできる。これにより、管理者は盗難者を直接的に捕まえることなく捕縛することができるため、安全に盗難者の確保が容易となる。
【０１５３】
また、本実施例においては、ゲート状のリーダ／ライタを出入り口に設置することなく、例えばフロアのタイルの一部や、柱の一部、または天井等にリーダ／ライタを設置していれば、顧客の目に触れることなく、商品の位置情報についてリアルタイムに管理者側から管理することが可能となる。本発明の半導体装置を用いた位置検出システムにより、ＧＰＳなどでは困難な狭い範囲での商品の動線のトレースが容易となる。また本発明の半導体装置においてＵＨＦ帯のアンテナを用いれば、数メートルの範囲を網羅することができる。また本発明の半導体装置において、衝突防止機能を具備することにより複数の動体の管理も可能となり好適である。
【０１５４】
なお、本発明の半導体装置を用いた位置検出システムは、監視カメラ等と併設することにより、盗難防止には効果的である。管理者は遠隔地からの管理をより確実に、容易にすることができる。
【０１５５】
また本実施例において複数のリーダ／ライタの数を増やすことによって、広い空間であっても、半導体装置を具備する対象の正確な動線の把握が容易となり好適である。特に本発明の半導体装置を本実施例に用いることで、半導体装置自体にバッテリーを搭載する構成とすることなく、物理的位置を検出する機能を有せしめることができる。本発明の半導体装置はバッテリーを必要としないため、その分の物理的形状に対する柔軟性を有し、軽量な半導体装置を安価に提供することができる。そのため、商品への貼付が容易になるといった効果を有する。
【図面の簡単な説明】
【０１５６】
【図１】本発明における半導体装置のブロック図。
【図２】通信信号と距離依存性に関する理論計算の結果。
【図３】フラッシュ方式Ａ／Ｄ変換回路の回路図。
【図４】逐次比較方式Ａ／Ｄ変換回路のブロック図。
【図５】マルチスロープ方式Ａ／Ｄ変換回路のブロック図。
【図６】ΣΔ方式Ａ／Ｄ変換回路のブロック図。
【図７】リングオシレータ方式Ａ／Ｄ変換回路のブロック図。
【図８】Ａ／Ｄ変換回路における入力電圧に対する消費電力のシミュレーション例。
【図９】Ａ／Ｄ変換回路における入力電圧に対する１回のＡ／Ｄ変換に要する電力量のシミュレーション例。
【図１０】Ａ／Ｄ変換回路における入力電圧に対する１デジタル出力当たり消費電力のシミュレーション例。
【図１１】試作した半導体装置におけるＡ／Ｄ変換回路入力電圧に対するＡ／Ｄ変換出力の測定結果。
【図１２】試作した半導体装置の回路配置図。
【図１３】試作した半導体装置における無線通信時の通信信号の測定結果。
【図１４】本発明の半導体装置の作製方法を示す図。
【図１５】本発明の半導体装置の作製方法を示す図。
【図１６】本発明の半導体装置の作製方法を示す図。
【図１７】本発明の半導体装置を用いた位置情報検出システムについて説明する図。
【図１８】本発明の半導体装置の作製方法を示す図。
【図１９】本発明の半導体装置の作製方法を示す図。
【図２０】本発明の半導体装置の作製方法を示す図。
【符号の説明】
【０１５７】
１００ 半導体装置
１０１ 無線回路
１０２ ロジック回路
１０３ アンテナ回路
１０４ 電源回路
１０５ クロック回路
１０６ 復調回路
１０７ 変調回路
１０８ ＲＦインターフェース回路
１０９ ＡＤインターフェース回路
１１０ Ａ／Ｄ変換回路
３００ フラッシュ方式Ａ／Ｄ変換回路
３０１ 基準電圧端子
３０２ 入力電圧端子
３０３ 出力端子
３０４ 出力端子
３０５ 出力端子
３０６ 電気抵抗
３０７ 電気抵抗
３０８ 電気抵抗
３０９ 電気抵抗
３１０ 比較回路
３１１ 比較回路
３１２ 比較回路
３１３ 入力電圧配線
３１４ 参照電圧配線
３１５ 参照電圧配線
３１６ 参照電圧配線
３１７ 出力配線
３１８ 出力配線
３１９ 出力配線
４００ 逐次比較方式Ａ／Ｄ変換回路
４０１ 入力電圧端子
４０２ 基準電圧端子
４０３ 出力端子
４０４ 出力端子
４０５ 制御信号端子
４０６ 比較回路
４０７ 逐次比較レジスタ
４０８ Ｄ／Ａ変換回路
４０９ 入力電圧配線
４１０ 基準電圧配線
４１１ 参照電圧配線
４１２ 比較回路出力配線
４１３ 制御信号配線
４１４ 出力配線
４１５ 出力配線
４１６ 電気抵抗
４１７ 電気抵抗
４１８ 電気抵抗
４１９ 電気抵抗
４２０ スイッチ
４２１ スイッチ
４２２ 接地配線
４２３ スイッチ出力配線
４２４ スイッチ出力配線
５００ マルチスロープ方式Ａ／Ｄ変換回路
５０１ 入力電圧端子
５０２ 基準電圧端子
５０３ 出力端子
５０４ 制御信号端子
５０５ 制御回路
５０６ スイッチ
５０７ スイッチ
５０８ 演算増幅器
５０９ 比較回路
５１０ 電気容量
５１１ 電気抵抗
５１２ 入力電圧配線
５１３ 基準電圧配線
５１４ スイッチ出力配線
５１５ 演算増幅器入力配線
５１６ 演算増幅器出力配線
５１７ スイッチ制御信号配線
５１８ スイッチ制御信号配線
５１９ 接地配線
５２０ 比較回路出力配線
５２１ 出力配線
５２２ 制御信号配線
６００ ΣΔ方式Ａ／Ｄ変換回路
６０１ 入力電圧端子
６０２ 基準電圧端子
６０３ 出力端子
６０４ 加算器
６０５ 演算増幅器
６０６ 電気抵抗
６０７ 電気容量
６０８ 比較回路
６０９ ビットＤ／Ａ変換回路
６１０ 入力電圧配線
６１１ 基準電圧配線
６１２ Ｄ／Ａ変換回路出力配線
６１３ 加算器出力配線
６１４ 演算増幅器入力配線
６１５ 演算増幅器出力配線
６１６ 出力信号配線
６１７ 接地配線
７００ リングオシレータ方式Ａ／Ｄ変換回路
７０１ 入力電圧端子
７０２ 基準電圧端子
７０３ 出力端子
７０４ 制御信号端子
７０５ カウンタ回路
７０６ カウンタ回路
７０７ 入力電圧配線
７０８ 基準電圧配線
７０９ 出力配線
７１０ 制御信号配線
７１１ 制御信号配線
８０１ シミュレーション結果
８０２ シミュレーション結果
８０３ シミュレーション結果
８０４ シミュレーション結果
９０１ シミュレーション結果
９０２ シミュレーション結果
９０３ シミュレーション結果
９０４ シミュレーション結果
１００１ シミュレーション結果
１００２ シミュレーション結果
１００３ シミュレーション結果
１００４ シミュレーション結果
１１０１ 逐次比較方式Ａ／Ｄ変換回路の結果
１１０２ マルチスロープ方式Ａ／Ｄ変換回路の結果
１１０３ ΣΔ方式Ａ／Ｄ変換回路の結果
１１０４ リングオシレータ方式Ａ／Ｄ変換回路の結果
１２００ 半導体装置
１２０１ 無線回路
１２０２ ロジック回路
１２０３ アンテナ回路
１２０４ 電源回路
１２０５ クロック回路
１２０６ 復調回路
１２０７ 変調回路
１２０８ ＲＦインターフェース回路
１２０９ ＡＤインターフェース回路
１２１１ 逐次比較方式Ａ／Ｄ変換回路
１２１２ マルチスロープ方式Ａ／Ｄ変換回路
１２１３ ΣΔ方式Ａ／Ｄ変換回路
１２１４ リングオシレータ方式Ａ／Ｄ変換回路
１３０１ 受信信号
１３０２ 送信信号
１７０１ 顧客
１７０２ リーダ／ライタ
１７０３ 商品
１７０４ 陳列棚
１９０１ 基板
１９０２ 絶縁膜
１９０３ 剥離層
１９０４ 絶縁膜
１９０５ 半導体膜
１９０６ ゲート絶縁膜
１９０７ ゲート電極
１９０８ 不純物領域
１９０９ 不純物領域
１９１０ 絶縁膜
１９１１ 不純物領域
１９１３ 導電膜
１９１４ 絶縁膜
１９１７ 導電膜
１９１８ 絶縁膜
１９１９ 素子形成層
１９２０ シート材
１９２１ シート材
１９００ａ ｎチャネル型薄膜トランジスタ
１９００ｂ ｎチャネル型薄膜トランジスタ
１９００ｃ ｐチャネル型薄膜トランジスタ
１９００ｄ ｎチャネル型薄膜トランジスタ
１９００ｅ ｐチャネル型薄膜トランジスタ
１９００ｆ ｎチャネル型薄膜トランジスタ
１９０５ａ 半導体膜
１９０５ｂ 半導体膜
１９０５ｃ 半導体膜
１９０５ｄ 半導体膜
１９０５ｅ 半導体膜
１９０５ｆ 半導体膜
１９０７ａ 導電膜
１９０７ｂ 導電膜
１９１２ａ 絶縁膜
１９１２ｂ 絶縁膜
１９１５ａ 導電膜
１９１５ｂ 導電膜
１９１６ａ 導電膜
１９１６ｂ 導電膜
１９１７ａ 導電膜
１９１７ｂ 導電膜
２３００ 半導体基板
２３０１ 素子分離用絶縁膜
２３０２ 素子形成領域
２３０３ 素子形成領域
２３０４ ｐウェル
２３０５ 絶縁膜
２３０６ 絶縁層
２３０７ 導電膜
２３０８ 導電膜
２３０９ ゲート電極
２３１０ ゲート電極
２３１１ マスク
２３１２ 不純物領域
２３１３ チャネル形成領域
２３１４ マスク
２３１５ 不純物領域
２３１６ チャネル形成領域
２３１７ 絶縁膜
２３１８ 導電膜
２３２４ 層間膜
２３２５ 配線
２３２６ 導電膜
【特許請求の範囲】
【請求項１】
無線信号を送受信するアンテナ回路と、
前記アンテナ回路で受信した前記無線信号に応じた入力電圧を生成する電源回路と、
前記入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有することを特徴とする半導体装置。
【請求項２】
無線信号を送受信するアンテナ回路と、
前記アンテナ回路で受信した前記無線信号に応じた入力電圧を生成する電源回路と、
前記入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有し、
前記アナログ／デジタル変換回路で変換された前記入力電圧の信号強度に応じたデジタル値のデータ信号は、前記アンテナ回路より外部に送信されるものであることを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項４】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、逐次比較方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項５】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、マルチスロープ方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項６】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、ΣΔ方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項７】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路、逐次比較方式のアナログ／デジタル変換回路、マルチスコープ方式のアナログ／デジタル変換回路、及びΣΔ方式のアナログ／デジタル変換回路のうち、いずれか２種類のアナログ／デジタル変換回路を具備することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記電源回路及び前記アナログ／デジタル変換回路は、薄膜トランジスタで形成されていることを特徴とする半導体装置。
【請求項１】
無線信号を送受信するアンテナ回路と、
前記アンテナ回路で受信した前記無線信号に応じた入力電圧を生成する電源回路と、
前記入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有することを特徴とする半導体装置。
【請求項２】
無線信号を送受信するアンテナ回路と、
前記アンテナ回路で受信した前記無線信号に応じた入力電圧を生成する電源回路と、
前記入力電圧の信号強度をアナログ値からデジタル値に変換するアナログ／デジタル変換回路を有し、
前記アナログ／デジタル変換回路で変換された前記入力電圧の信号強度に応じたデジタル値のデータ信号は、前記アンテナ回路より外部に送信されるものであることを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項４】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、逐次比較方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項５】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、マルチスロープ方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項６】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、ΣΔ方式のアナログ／デジタル変換回路であることを特徴とする半導体装置。
【請求項７】
請求項１または２のいずれか一項において、
前記アナログ／デジタル変換回路は、フラッシュ方式のアナログ／デジタル変換回路、逐次比較方式のアナログ／デジタル変換回路、マルチスコープ方式のアナログ／デジタル変換回路、及びΣΔ方式のアナログ／デジタル変換回路のうち、いずれか２種類のアナログ／デジタル変換回路を具備することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記電源回路及び前記アナログ／デジタル変換回路は、薄膜トランジスタで形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００８−１９２１３２（Ｐ２００８−１９２１３２Ａ）
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願番号】特願２００７−３３３５１９（Ｐ２００７−３３３５１９）
【出願日】平成１９年１２月２６日（２００７．１２．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願日】平成１９年１２月２６日（２００７．１２．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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