デュアルメタルゲート電極を有するＣＭＯＳデバイスの製造方法
金属エッチング工程においてゲート誘電体（２６）が露出することを防止するために、処理の間、メタルゲート（３０）とゲート誘電体（２６）との間の超薄窒化アルミニウム（ＡｌＮx）バッファ層（２８）を使用する、デュアルメタルゲートＣＭＯＳ構造
を構築する方法。不必要なゲートメタルをエッチング除去した後、ＣＭＯＳ構造は熱処理される。熱処理の間に、メタルゲート（３０）との反応を通じてバッファ層（２８）は完全に消費され、新らしいメタル合金（３８，４０）が形成される。その結果、実効酸化膜厚は最小限しか増加しない。バッファ層（２８）およびゲートメタル（３０）は、元のゲートメタルの仕事関数が熱処理工程の結果変化するため、メタル／誘電体界面の仕事関数の決定に重要な役割を果たす。
を構築する方法。不必要なゲートメタルをエッチング除去した後、ＣＭＯＳ構造は熱処理される。熱処理の間に、メタルゲート（３０）との反応を通じてバッファ層（２８）は完全に消費され、新らしいメタル合金（３８，４０）が形成される。その結果、実効酸化膜厚は最小限しか増加しない。バッファ層（２８）およびゲートメタル（３０）は、元のゲートメタルの仕事関数が熱処理工程の結果変化するため、メタル／誘電体界面の仕事関数の決定に重要な役割を果たす。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してＣＭＯＳデバイスの製造方法に関し、さらに詳しくは、メタルゲートとゲート誘電体との間の消費可能な薄いバッファ層を用いたデュアルメタルゲート電極を有するＣＭＯＳデバイスの製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスを構築する際に、ゲート電極としてドープ多結晶シリコンが一般的に使用されている。多結晶シリコンは、２つのＣＭＯＳゲートにおいて所望の仕事関数を得るためにドープできるので都合が良い。
【０００３】
しかし、ＣＭＯＳデバイスがより小さい寸法に縮小されるに従って問題が生じる。高抵抗率化、反転電荷密度および相互コンダクタンスの減少、およびドープ多結晶シリコンゲート電極における望ましくない空乏が生じ得るので、ゲート酸化膜の厚さにおいて有害な増加を生じる結果になる。また、多結晶シリコンからゲート酸化膜の内部へ拡散によってホウ素が侵入するという問題もある。
【０００４】
実効ゲート酸化膜厚（ＥＯＴ）が１．０ｎｍ未満に減少するに従って、多結晶シリコンゲート内における空乏層に接続される容量がＥＯＴ縮小の重要な制限要因になる。よって、メタルゲート、特にデュアルメタルゲートには５０ｎｍかそれよりも小さいゲート長が要求されるということが課題とされてきた。
【０００５】
デュアルメタルゲートでは、ＮＭＯＳメタルとＰＭＯＳメタルがデュアルゲートとして使用される。しかし、現在のデュアルメタルゲートには、工程の集積化において、特に、リソグラフィーによるマスキングをして、ウエハ部分に堆積したデュアルメタルゲートの第１メタルをゲート誘電体へエッチング損傷を生じさせずに除去する過程において、解決されていない問題がある。
【０００６】
デュアルメタルゲート電極を製造するための通常の方法では、ゲート誘電体の上部に第１メタルを堆積する。第１メタルはその後、リソグラフィーによるマスキングおよびウェル領域の一方からの選択エッチングにより除去される。このウェル領域は、ｎウェル領域またはｐウェル領域のいずれであってもよい。その後、第２メタルが、露出した誘電体の上部と共に第１メタルの上部に堆積される。
【０００７】
不都合なことに、エッチング用化学溶液は、ゲート誘電体部分も侵食して除去し得る。これは、適当な金属がうまく同定されたとしても、デュアルメタルゲート技術を製造に使用するに際して実際的な障害となる。
【０００８】
デュアルメタルゲート電極を製造するための別の方法は、イオン注入技術を伴う。この場合、ゲート誘電体の上部に金属が堆積され、ウェル領域の一方はフォトレジストで被覆される。その後、メタル電極の一方にイオン注入が適用され、当該メタルの仕事関数を変化させる。その結果、メタル電極において２つの異なる仕事関数が得られる。
【０００９】
しかし、イオン注入はゲート誘電体を損傷し、結果としてゲート誘電体の性能を劣化させる。
【発明の開示】
【００１０】
簡略に言うと、本発明の好ましい態様は、通常は２０ｎｍ未満の厚さをもつ超薄窒化ア
ルミニウム（ＡｌＮx）バッファ層を用いたデュアルメタルゲートＣＭＯＳ構造を構築す
る方法を包含する。
【００１１】
この層は、メタルゲートのエッチング工程の間ゲート誘電体を保護するための過程において、メタルゲートとゲート誘電体との間にある。デュアルメタルゲートが形成された後、ＣＭＯＳ構造は熱処理温度におかれる。熱処理の間に、バッファ層はメタルゲートとの反応を通じて完全に消費され、最適な仕事関数をもつ新しい合金が形成される。熱処理工程は、実効膜厚に最小限の増加しか生じさせない。
【発明を実施するための最良の形態】
【００１２】
本発明の方法を図１のフローチャートに示す。この工程／方法では、ＣＭＯＳデバイスのデュアルメタルゲート電極を製造する。この方法によれば、各メタルゲート電極に、その最適な仕事関数、すなわちＮＭＯＳでは４．４Ｖ、ＰＭＯＳでは４．９Ｖを与えることができる。
【００１３】
当該工程は、ＣＭＯＳ内へのＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴデバイスの形成に用いられるｐウェル領域およびｎウェル領域を有する基板２２上に、ゲート誘電体２６を形成することから始まる(ブロック１０)。ある好ましい態様では、ゲート誘電体は、熱酸化ＳｉＯ2である。
【００１４】
その後、ＣＭＯＳのｐおよびｎウェル構造におけるゲート誘電体２６上にバッファ層２８を堆積する（ブロック１１）。
バッファ層を堆積させる方法としては、物理気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、およびスパッタリングが挙げられる。
【００１５】
バッファ層物質は、次の３つの基準に適合するように選択される。
（ａ） バッファ上に堆積されたゲートメタルのエッチング中に使用されるエッチャント
への露出から下にあるゲート誘電体を保護するために化学的耐性がなければならない。
（ｂ） 熱処理工程の間にゲートメタルとの反応によってデュアルメタル合金を形成して
、消費されたバッファ層が最終的な実効酸化膜厚を増加しないようにするため、熱処理の間に消費可能でなければならない。
（ｃ） バッファ層物質は、熱処理後に得られたデュアルメタルゲートの仕事関数が、デ
ュアルメタルゲートＣＭＯＳについて最適となるように選択されなければならない。
【００１６】
これらの基準は、全て図１のブロック１１に含まれている。
好ましいバッファ物質は、非化学量論的な窒化アルミニウム（ＡｌＮx）である。ここ
で、“ｘ”は０．９８〜１．０２の範囲にある。好ましいバッファ層の厚さは１．５ｎｍ未満である。厚さが１．５ｎｍよりも大きいと、熱処理の間にゲートメタルと完全に合金化せず、よって好ましくない。
【００１７】
ある１つの態様では、ゲートメタルは１００ｎｍの厚さをもち、ゲート誘電体は３．５ｎｍの厚さをもち、ＡｌＮx（ここで“ｘ”は１．０に近い）は約１．０ｎｍの初期厚さ
をもつ。要求される基準に適合する他の物質も本発明の精神に包含される。
【００１８】
ＡｌＮxのような絶縁体が、Ｈｆのような金属と合金化して、ＣＭＯＳへの適用のため
の最適な仕事関数をもつメタル合金を形成することは、大いに異常であり、かつ予期し得ないことである。
【００１９】
ＡｌＮxバッファは、化学エッチングに対して非常に高い化学的耐性を有する。さらに
、１．３４未満の電気陰性度をもつ、Ｔｉ（１．３２）、Ｈｆ（１．２３）、およびＴａ
（１．３３）のようなゲートメタルと反応して、これらの金属の仕事関数を高める合金を形成することができる。例えば、Ｈｆ−ＡｌＮx合金は、ＮＭＯＳに最適な４．４ｅＶの
仕事関数をもち、Ｔａ−ＡｌＮx合金は、ＰＭＯＳに最適な４．９ｅＶの仕事関数をもつ
。
【００２０】
図１に戻ると、バッファ層を堆積した後、バッファ層の上には、特に第１および第２ウェルを被覆する、第１メタルが堆積される（ブロック１２）。第１メタルはその後、第２ウェル上から除去される（ブロック１４）。好ましい第１メタルは、Ｈｆである。
【００２１】
マスクされていないゲートメタルを除去する好ましい方法は、先行技術において知られている、硫酸および過酸化水素、またはフッ化水素酸と過酸化水素と脱イオン水との混合物等の溶液中における、湿式化学エッチングである。
【００２２】
その後、第１メタル上および露出したバッファ上に、第２メタルが堆積される（ブロック１６）。好ましい第２メタルはＴａである。２つの異なるメタルが堆積された後、ゲート電極パターンを得るために、ＲＩＥのようなドライエッチ工程を用いたエッチングが行われる（ブロック１８）。
【００２３】
残った第１メタルおよび第２メタルと、その下にあるバッファ層とを含むこのＣＭＯＳ構造には、その後熱処理が施される。熱処理の温度と時間は、ゲートメタルと反応し、それによりバッファ物質およびゲート物質から構成されるメタル合金を形成することによってバッファ層の消費が起こるように選択される（ブロック２０）。熱処理温度は、４００℃〜７００℃の範囲であり、好ましい温度は４２０℃である。
【００２４】
本発明に係る方法の工程において、バッファ物質の選択と組み合わせてゲートメタルを選択することによって、メタルゲート電極の仕事関数を制御、すなわち決定できる。
得られるゲートメタルの仕事関数を決定するために、アルミニウムと窒素との特定の組成比を選択できる。すなわち、仕事関数は、熱処理温度および時間と同様に、窒素に対するアルミニウムの組成比に依存する。
【００２５】
熱処理は、炉内において４００℃〜５００℃で３０分間、または、ＲＴＡツール内において５００℃〜７００℃で１時間行われる。
図２Ａ〜図２Ｇを参照しながら、本発明の工程／方法をさらに明確に説明する。図２Ａは、従来技術における基板２２（好ましくはＳｉ）、ゲート誘電体２６を図示し、ＮＭＯＳｐウェル２３およびＰＭＯＳｎウェル２５を符号で示している。当業者であれば、図２Ａおよびその変形の構築の仕方を理解するであろう。それらの全ては、図１を参照して記述され、以下に詳細に記述されたゲート構造および構築方法と組み合わせて、本発明に包含される。
【００２６】
本発明によれば、図２Ｂに示すように、バッファ層２８がゲート誘電体２６上に堆積される。バッファ層２８は、ゲート誘電体／ゲート酸化物２６が金属エッチング工程に曝されることを防止し、また、金属／誘電体界面における仕事関数を決定する。
【００２７】
熱処理の間に、バッファ層はゲートメタルとの反応によって完全に消費され、新しい合金が形成される。この工程は、ゲート誘電体領域における実効酸化膜厚の変化が最小限であるという更なる利点を有する。
【００２８】
バッファ層物質は、図１のブロック１１を参照して論じた要求に適合するように選択される。本発明の好ましい態様は、バッファ物質としてＡｌＮxを含む。ここで“ｘ”は０
．９８〜１．０２の範囲内における約１．０である。
【００２９】
上記において論じたバッファ物質に対する要求の１つは、熱処理工程の間に、ゲートメタルと共にメタル合金へ変換されなければならないということである。ＡｌＮxは、熱処
理工程において、Ｔｉ（１．３２）、Ｈｆ（１．２３）、およびＴａ（１．３３）のような１．３４未満の電気陰性度をもつ金属と反応した際に、メタル合金に変換され、仕事関数が変更された合金を形成することができる。これらの金属とＡｌＮxとの合金は、金属
そのものよりも実質的に高い仕事関数を有する。
【００３０】
図２Ｂは、前記工程／方法における次の工程を示し、該工程では、第１ゲートメタル３０がバッファ層２８上に堆積される。当該例におけるメタル３０はＮＭＯＳメタルである。第１ゲートメタルは、Ｔａ（Ｈｆではない）のようなＰＭＯＳ金属であってもよい。第１メタル３０がＮＭＯＳメタルであるとすると、ＮＭＯＳメタルはその後、ＰＭＯＳＦＥＴ領域上から除去されなければならない。あるいは、第１メタルがＰＭＯＳメタルであるならば、それはＮＭＯＳＦＥＴ領域から除去されなければならないであろう。
【００３１】
この例においては、図示したように、ＮＭＯＳＦＥＴ領域上の第１メタル３０（ＮＭＯＳメタル）上に、フォトレジスト３１が配置され、該メタルは、ＰＭＯＳＦＥＴ領域上からエッチング除去され、結果として図２Ｃに示す構造になる。
【００３２】
ＮＭＯＳメタルをＰＭＯＳＦＥＴ領域から除去すると共に、図２Ｄに示すようにＰＭＯＳメタルが堆積され、ＮＭＯＳメタル３０およびＰＭＯＳＦＥＴ領域を被覆する。これを図２Ｄに平坦化して示す。
【００３３】
次の工程では、図２Ｅにおいてそれぞれ３４，３６として符号で示したＮＭＯＳおよびＰＭＯＳゲート領域以外において、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴメタルの両方と、バッファ層とを除去する。当業者であれば、この除去を達成するための各種の方法を知っているであろう。
【００３４】
図示した方法では、図２Ｅに示すように２つのゲート領域上に単にレジスト３８を配置し、残りの露出したメタルをエッチングする。第２メタルのエッチングは、第１メタルのエッチングとは異なっている。第１メタルは、選択的にエッチングされる一方、第２メタルのエッチングは、ゲート電極パターンを定義するのみである。
【００３５】
図２Ｆに示すように、エッチング後にバッファ層２８は残存する。しかしながら、図２６に示すように、バッファ層は熱処理工程において消費され、堆積したメタルと合金３８，４０を形成することに注目されたい。
【００３６】
本発明は、上述したような目的で新規なバッファ層２８を使用する、図２Ｆに示すような構造を得るための他の方法も包含する。
次の工程では、バッファ層を、それぞれＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴゲートのためのメタル層３０および３２と合金化するために図２Ｆの構造を熱処理して、バッファ層を消費し、図２Ｇにおいて符号３８および４０で示したように、メタル合金を形成する。バッファ層２８は、熱処理／合金化工程において効率的に消費される。
【００３７】
各種膜のエッチング速度を図３に表す。ＨＰＭは、ＨＦ、Ｈ2Ｏ2およびＨ2Ｏの混合物
であり、ＳＰＭはＨ2ＳＯ4およびＨ2Ｏ2の混合物である。図示したように、ＨＰＭは、ＨｆまたはＳｉＯ2に比べてＡｌＮxに対して非常に遅いエッチング速度をもつ。ＳＰＭは、ＳｉＯ2に対するエッチング速度が０でありＨｆに対して非常に速いエッチング速度であ
ることと比較すると、ＡｌＮxに対するエッチング速度が０である。
【００３８】
図４は、曲線“−○−”を含み、これは、ＳｉＯ2ゲート誘電体上に直接堆積したＰｔ
ゲートメタルを有しバッファ層がないゲート構造のゲート電圧に対するゲート容量を表す。
【００３９】
曲線“−●−”は、４２０℃で熱処理した後の、ＳｉＯ2ゲート誘電体上のバッファ層
の上にＰｔゲートメタルを有するゲート構造のゲート電圧に対するゲート容量を表す。曲線“−●−”の構造は、例えばＨｆメタルを除去するためのエッチャントには露出されておらず、それゆえ比較のための参照として挙げる。
【００４０】
上記曲線は、−２Ｖでの容量が、Ｐｔ／ＳｉＯ2で約８２０ｎＦ／ｃｍ2であり、Ｐｔ／ＡｌＮx／ＳｉＯ2（熱処理後）で約７５０ｎＦ／ｃｍ2であった。これは、ＡｌＮxとＳｉＯ2の誘電係数が等しいと仮定すると、実効酸化膜厚において０．３ｎｍの差に相当する
。
【００４１】
曲線“−▲−”は、熱処理後のＰｔ／ＡｌＮx／ＳｉＯ2構造のゲート電圧に対するゲート容量を表す。しかし、その構築工程において、Ｐｔ層の堆積に先立ってＡｌＮx上へ湿
式化学エッチングが施された。これは、第１メタル３０の一部を除去するために使用される湿式エッチングへの耐性におけるＡｌＮx層の効能を試験するためになされた。
【００４２】
上記曲線は、曲線“−●−”と曲線“−▲−”との間で大きな差を示さず、これは、ＡｌＮxが湿式化学Ｈｆ剥離工程に耐えるために、エッチングマスクとして有効であったこ
とを示している。
【００４３】
さらなる試験／評価として、Ｔａ／ＡｌＮx／ＳｉＯ2／Ｓｉゲート層が形成され、熱処理前および、４２０℃での熱処理後の、結合したＡｌＮx／ＳｉＯ2層の厚さを示す高分解能透過電子顕微鏡（ＨＲＴＥＭ）像を得た。熱処理前における厚さは４．２４ｎｍであり、熱処理後の厚さは３．５０ｎｍであった。熱処理前後における０．７４ｎｍの厚さの差は、ＴＥＭ画像に示されるように、消費されたＡｌＮを示した。これにより、ＡｌＮの消費が確認された。０．７４ｎｍの値は、１．５ｎｍ未満であることは注目されるべきである。
【００４４】
図５は、２つの構造についてのゲート電圧に対するゲート容量の曲線を示す。その一方はハフニウム（Ｈｆ）ゲートメタルを使用し、他方はタンタル（Ｔａ）ゲートメタルを使用している。該曲線は、４２０℃での熱処理後のものであり、曲線における最大差は０．５Ｖを示す。
【００４５】
図６は、熱処理後における２つの異なるゲート構造についてのゲート酸化膜厚（Ｔ0x）に対するゲート順方向バイアス電圧（Ｖfb）のプロットである。両方とも、本発明の工程におけるＡｌＮxバッファ層を使用している。評価された仕事関数は、Ｔａをゲートメタ
ルとした場合には４．９Ｖ、Ｈｆ（ハフニウム）をゲートメタルとした場合には４．４ｅＶであり、▲φ＝０．５Ｖを示した。
【００４６】
図７は、様々な熱処理温度および２つの異なる構造についての、熱処理工程の結果得られた実効酸化膜厚の変化のプロットである。その一方は、ＡｌＮxの厚さが約０．８ｎｍ
であり、他方はＡｌＮxの厚さが約１．５ｎｍである。
【００４７】
グラフは、熱処理工程の結果として実効酸化膜厚がやや減少し、厚い構造の方がより減少することを示している。最大変化は、Ｔａ／ＡｌＮx／ＳｉＯ2積層体において１．５ｎｍのＡｌＮx層を使用した７００℃での熱処理に相当する約０．５ｎｍであった。
【００４８】
以上に、特定の態様によって本発明を記述したが、その変更および修正も疑いなく当業者に明らかになるであろうことが予期される。それゆえ、次の請求項は、そのような全ての変更および修正を、発明の真の精神および範囲の内に入るように包含するものとして解釈されることを意図している。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の方法を説明するためのフローチャートである。
【図２−Ａ】図２−Ａは、ゲート誘電体上へのバッファ層の堆積を示す。
【図２−Ｂ】図２−Ｂは、バッファ層上への第１メタルの堆積および、バッファ層の一部から第１メタルを除去するための準備を示す。
【図２−Ｃ】図２−Ｃは、第１メタルにおける不必要な部分を除去した構造を示す。
【図２−Ｄ】図２−Ｄは、第２メタルの堆積を示す。
【図２−Ｅ】図２−Ｅは、第１および第２メタル、およびバッファ層の選択エッチングのための準備を示す。
【図２−Ｆ】図２−Ｆは、図２−Ｅを参照して言及したように、メタルが除去されたＣＭＯＳ構造を示す。
【図２−Ｇ】図２−Ｇは、熱処理およびその結果として生じるバッファ層への効果を示す。
【図３】図３は、各種膜のエッチング速度を示す表である。
【図４】図４は、熱処理後における各種白金（Ｐｔ）ゲートのゲート電圧に対するキャパシタンスのグラフである。
【図５】図５は、熱処理後におけるＨｆ−ＡｌＮx／ＳｉＯ2およびＴａ−ＡｌＮx／ＳｉＯ2ゲートのゲート電圧に対するキャパシタンスのグラフである。
【図６】図６は、Ｈｆ−ＡｌＮx／ＳｉＯ2およびＴａ−ＡｌＮx／ＳｉＯ2ゲートメタルにおける熱処理後の酸化領域の厚さに対する順方向ゲート電圧のグラフである。
【図７】図７は、ＡｌＮxバッファ層の２つの異なる厚さにおける、熱処理温度の関数としての、結果として生じた実効ゲート酸化膜厚の変化のグラフである。
【符号の説明】
【００５０】
２２ 基板
２３ ｐウェル
２５ ｎウェル
２６ ゲート誘電体
２８ バッファ層
３０ 第１ゲートメタル
３１ フォトレジスト
３２ 第２ゲートメタル
３４ ＮＭＯＳゲート領域
３６ ＰＭＯＳゲート領域
３８ 合金
４０ 合金
【技術分野】
【０００１】
本発明は、概してＣＭＯＳデバイスの製造方法に関し、さらに詳しくは、メタルゲートとゲート誘電体との間の消費可能な薄いバッファ層を用いたデュアルメタルゲート電極を有するＣＭＯＳデバイスの製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスを構築する際に、ゲート電極としてドープ多結晶シリコンが一般的に使用されている。多結晶シリコンは、２つのＣＭＯＳゲートにおいて所望の仕事関数を得るためにドープできるので都合が良い。
【０００３】
しかし、ＣＭＯＳデバイスがより小さい寸法に縮小されるに従って問題が生じる。高抵抗率化、反転電荷密度および相互コンダクタンスの減少、およびドープ多結晶シリコンゲート電極における望ましくない空乏が生じ得るので、ゲート酸化膜の厚さにおいて有害な増加を生じる結果になる。また、多結晶シリコンからゲート酸化膜の内部へ拡散によってホウ素が侵入するという問題もある。
【０００４】
実効ゲート酸化膜厚（ＥＯＴ）が１．０ｎｍ未満に減少するに従って、多結晶シリコンゲート内における空乏層に接続される容量がＥＯＴ縮小の重要な制限要因になる。よって、メタルゲート、特にデュアルメタルゲートには５０ｎｍかそれよりも小さいゲート長が要求されるということが課題とされてきた。
【０００５】
デュアルメタルゲートでは、ＮＭＯＳメタルとＰＭＯＳメタルがデュアルゲートとして使用される。しかし、現在のデュアルメタルゲートには、工程の集積化において、特に、リソグラフィーによるマスキングをして、ウエハ部分に堆積したデュアルメタルゲートの第１メタルをゲート誘電体へエッチング損傷を生じさせずに除去する過程において、解決されていない問題がある。
【０００６】
デュアルメタルゲート電極を製造するための通常の方法では、ゲート誘電体の上部に第１メタルを堆積する。第１メタルはその後、リソグラフィーによるマスキングおよびウェル領域の一方からの選択エッチングにより除去される。このウェル領域は、ｎウェル領域またはｐウェル領域のいずれであってもよい。その後、第２メタルが、露出した誘電体の上部と共に第１メタルの上部に堆積される。
【０００７】
不都合なことに、エッチング用化学溶液は、ゲート誘電体部分も侵食して除去し得る。これは、適当な金属がうまく同定されたとしても、デュアルメタルゲート技術を製造に使用するに際して実際的な障害となる。
【０００８】
デュアルメタルゲート電極を製造するための別の方法は、イオン注入技術を伴う。この場合、ゲート誘電体の上部に金属が堆積され、ウェル領域の一方はフォトレジストで被覆される。その後、メタル電極の一方にイオン注入が適用され、当該メタルの仕事関数を変化させる。その結果、メタル電極において２つの異なる仕事関数が得られる。
【０００９】
しかし、イオン注入はゲート誘電体を損傷し、結果としてゲート誘電体の性能を劣化させる。
【発明の開示】
【００１０】
簡略に言うと、本発明の好ましい態様は、通常は２０ｎｍ未満の厚さをもつ超薄窒化ア
ルミニウム（ＡｌＮx）バッファ層を用いたデュアルメタルゲートＣＭＯＳ構造を構築す
る方法を包含する。
【００１１】
この層は、メタルゲートのエッチング工程の間ゲート誘電体を保護するための過程において、メタルゲートとゲート誘電体との間にある。デュアルメタルゲートが形成された後、ＣＭＯＳ構造は熱処理温度におかれる。熱処理の間に、バッファ層はメタルゲートとの反応を通じて完全に消費され、最適な仕事関数をもつ新しい合金が形成される。熱処理工程は、実効膜厚に最小限の増加しか生じさせない。
【発明を実施するための最良の形態】
【００１２】
本発明の方法を図１のフローチャートに示す。この工程／方法では、ＣＭＯＳデバイスのデュアルメタルゲート電極を製造する。この方法によれば、各メタルゲート電極に、その最適な仕事関数、すなわちＮＭＯＳでは４．４Ｖ、ＰＭＯＳでは４．９Ｖを与えることができる。
【００１３】
当該工程は、ＣＭＯＳ内へのＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴデバイスの形成に用いられるｐウェル領域およびｎウェル領域を有する基板２２上に、ゲート誘電体２６を形成することから始まる(ブロック１０)。ある好ましい態様では、ゲート誘電体は、熱酸化ＳｉＯ2である。
【００１４】
その後、ＣＭＯＳのｐおよびｎウェル構造におけるゲート誘電体２６上にバッファ層２８を堆積する（ブロック１１）。
バッファ層を堆積させる方法としては、物理気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、およびスパッタリングが挙げられる。
【００１５】
バッファ層物質は、次の３つの基準に適合するように選択される。
（ａ） バッファ上に堆積されたゲートメタルのエッチング中に使用されるエッチャント
への露出から下にあるゲート誘電体を保護するために化学的耐性がなければならない。
（ｂ） 熱処理工程の間にゲートメタルとの反応によってデュアルメタル合金を形成して
、消費されたバッファ層が最終的な実効酸化膜厚を増加しないようにするため、熱処理の間に消費可能でなければならない。
（ｃ） バッファ層物質は、熱処理後に得られたデュアルメタルゲートの仕事関数が、デ
ュアルメタルゲートＣＭＯＳについて最適となるように選択されなければならない。
【００１６】
これらの基準は、全て図１のブロック１１に含まれている。
好ましいバッファ物質は、非化学量論的な窒化アルミニウム（ＡｌＮx）である。ここ
で、“ｘ”は０．９８〜１．０２の範囲にある。好ましいバッファ層の厚さは１．５ｎｍ未満である。厚さが１．５ｎｍよりも大きいと、熱処理の間にゲートメタルと完全に合金化せず、よって好ましくない。
【００１７】
ある１つの態様では、ゲートメタルは１００ｎｍの厚さをもち、ゲート誘電体は３．５ｎｍの厚さをもち、ＡｌＮx（ここで“ｘ”は１．０に近い）は約１．０ｎｍの初期厚さ
をもつ。要求される基準に適合する他の物質も本発明の精神に包含される。
【００１８】
ＡｌＮxのような絶縁体が、Ｈｆのような金属と合金化して、ＣＭＯＳへの適用のため
の最適な仕事関数をもつメタル合金を形成することは、大いに異常であり、かつ予期し得ないことである。
【００１９】
ＡｌＮxバッファは、化学エッチングに対して非常に高い化学的耐性を有する。さらに
、１．３４未満の電気陰性度をもつ、Ｔｉ（１．３２）、Ｈｆ（１．２３）、およびＴａ
（１．３３）のようなゲートメタルと反応して、これらの金属の仕事関数を高める合金を形成することができる。例えば、Ｈｆ−ＡｌＮx合金は、ＮＭＯＳに最適な４．４ｅＶの
仕事関数をもち、Ｔａ−ＡｌＮx合金は、ＰＭＯＳに最適な４．９ｅＶの仕事関数をもつ
。
【００２０】
図１に戻ると、バッファ層を堆積した後、バッファ層の上には、特に第１および第２ウェルを被覆する、第１メタルが堆積される（ブロック１２）。第１メタルはその後、第２ウェル上から除去される（ブロック１４）。好ましい第１メタルは、Ｈｆである。
【００２１】
マスクされていないゲートメタルを除去する好ましい方法は、先行技術において知られている、硫酸および過酸化水素、またはフッ化水素酸と過酸化水素と脱イオン水との混合物等の溶液中における、湿式化学エッチングである。
【００２２】
その後、第１メタル上および露出したバッファ上に、第２メタルが堆積される（ブロック１６）。好ましい第２メタルはＴａである。２つの異なるメタルが堆積された後、ゲート電極パターンを得るために、ＲＩＥのようなドライエッチ工程を用いたエッチングが行われる（ブロック１８）。
【００２３】
残った第１メタルおよび第２メタルと、その下にあるバッファ層とを含むこのＣＭＯＳ構造には、その後熱処理が施される。熱処理の温度と時間は、ゲートメタルと反応し、それによりバッファ物質およびゲート物質から構成されるメタル合金を形成することによってバッファ層の消費が起こるように選択される（ブロック２０）。熱処理温度は、４００℃〜７００℃の範囲であり、好ましい温度は４２０℃である。
【００２４】
本発明に係る方法の工程において、バッファ物質の選択と組み合わせてゲートメタルを選択することによって、メタルゲート電極の仕事関数を制御、すなわち決定できる。
得られるゲートメタルの仕事関数を決定するために、アルミニウムと窒素との特定の組成比を選択できる。すなわち、仕事関数は、熱処理温度および時間と同様に、窒素に対するアルミニウムの組成比に依存する。
【００２５】
熱処理は、炉内において４００℃〜５００℃で３０分間、または、ＲＴＡツール内において５００℃〜７００℃で１時間行われる。
図２Ａ〜図２Ｇを参照しながら、本発明の工程／方法をさらに明確に説明する。図２Ａは、従来技術における基板２２（好ましくはＳｉ）、ゲート誘電体２６を図示し、ＮＭＯＳｐウェル２３およびＰＭＯＳｎウェル２５を符号で示している。当業者であれば、図２Ａおよびその変形の構築の仕方を理解するであろう。それらの全ては、図１を参照して記述され、以下に詳細に記述されたゲート構造および構築方法と組み合わせて、本発明に包含される。
【００２６】
本発明によれば、図２Ｂに示すように、バッファ層２８がゲート誘電体２６上に堆積される。バッファ層２８は、ゲート誘電体／ゲート酸化物２６が金属エッチング工程に曝されることを防止し、また、金属／誘電体界面における仕事関数を決定する。
【００２７】
熱処理の間に、バッファ層はゲートメタルとの反応によって完全に消費され、新しい合金が形成される。この工程は、ゲート誘電体領域における実効酸化膜厚の変化が最小限であるという更なる利点を有する。
【００２８】
バッファ層物質は、図１のブロック１１を参照して論じた要求に適合するように選択される。本発明の好ましい態様は、バッファ物質としてＡｌＮxを含む。ここで“ｘ”は０
．９８〜１．０２の範囲内における約１．０である。
【００２９】
上記において論じたバッファ物質に対する要求の１つは、熱処理工程の間に、ゲートメタルと共にメタル合金へ変換されなければならないということである。ＡｌＮxは、熱処
理工程において、Ｔｉ（１．３２）、Ｈｆ（１．２３）、およびＴａ（１．３３）のような１．３４未満の電気陰性度をもつ金属と反応した際に、メタル合金に変換され、仕事関数が変更された合金を形成することができる。これらの金属とＡｌＮxとの合金は、金属
そのものよりも実質的に高い仕事関数を有する。
【００３０】
図２Ｂは、前記工程／方法における次の工程を示し、該工程では、第１ゲートメタル３０がバッファ層２８上に堆積される。当該例におけるメタル３０はＮＭＯＳメタルである。第１ゲートメタルは、Ｔａ（Ｈｆではない）のようなＰＭＯＳ金属であってもよい。第１メタル３０がＮＭＯＳメタルであるとすると、ＮＭＯＳメタルはその後、ＰＭＯＳＦＥＴ領域上から除去されなければならない。あるいは、第１メタルがＰＭＯＳメタルであるならば、それはＮＭＯＳＦＥＴ領域から除去されなければならないであろう。
【００３１】
この例においては、図示したように、ＮＭＯＳＦＥＴ領域上の第１メタル３０（ＮＭＯＳメタル）上に、フォトレジスト３１が配置され、該メタルは、ＰＭＯＳＦＥＴ領域上からエッチング除去され、結果として図２Ｃに示す構造になる。
【００３２】
ＮＭＯＳメタルをＰＭＯＳＦＥＴ領域から除去すると共に、図２Ｄに示すようにＰＭＯＳメタルが堆積され、ＮＭＯＳメタル３０およびＰＭＯＳＦＥＴ領域を被覆する。これを図２Ｄに平坦化して示す。
【００３３】
次の工程では、図２Ｅにおいてそれぞれ３４，３６として符号で示したＮＭＯＳおよびＰＭＯＳゲート領域以外において、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴメタルの両方と、バッファ層とを除去する。当業者であれば、この除去を達成するための各種の方法を知っているであろう。
【００３４】
図示した方法では、図２Ｅに示すように２つのゲート領域上に単にレジスト３８を配置し、残りの露出したメタルをエッチングする。第２メタルのエッチングは、第１メタルのエッチングとは異なっている。第１メタルは、選択的にエッチングされる一方、第２メタルのエッチングは、ゲート電極パターンを定義するのみである。
【００３５】
図２Ｆに示すように、エッチング後にバッファ層２８は残存する。しかしながら、図２６に示すように、バッファ層は熱処理工程において消費され、堆積したメタルと合金３８，４０を形成することに注目されたい。
【００３６】
本発明は、上述したような目的で新規なバッファ層２８を使用する、図２Ｆに示すような構造を得るための他の方法も包含する。
次の工程では、バッファ層を、それぞれＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴゲートのためのメタル層３０および３２と合金化するために図２Ｆの構造を熱処理して、バッファ層を消費し、図２Ｇにおいて符号３８および４０で示したように、メタル合金を形成する。バッファ層２８は、熱処理／合金化工程において効率的に消費される。
【００３７】
各種膜のエッチング速度を図３に表す。ＨＰＭは、ＨＦ、Ｈ2Ｏ2およびＨ2Ｏの混合物
であり、ＳＰＭはＨ2ＳＯ4およびＨ2Ｏ2の混合物である。図示したように、ＨＰＭは、ＨｆまたはＳｉＯ2に比べてＡｌＮxに対して非常に遅いエッチング速度をもつ。ＳＰＭは、ＳｉＯ2に対するエッチング速度が０でありＨｆに対して非常に速いエッチング速度であ
ることと比較すると、ＡｌＮxに対するエッチング速度が０である。
【００３８】
図４は、曲線“−○−”を含み、これは、ＳｉＯ2ゲート誘電体上に直接堆積したＰｔ
ゲートメタルを有しバッファ層がないゲート構造のゲート電圧に対するゲート容量を表す。
【００３９】
曲線“−●−”は、４２０℃で熱処理した後の、ＳｉＯ2ゲート誘電体上のバッファ層
の上にＰｔゲートメタルを有するゲート構造のゲート電圧に対するゲート容量を表す。曲線“−●−”の構造は、例えばＨｆメタルを除去するためのエッチャントには露出されておらず、それゆえ比較のための参照として挙げる。
【００４０】
上記曲線は、−２Ｖでの容量が、Ｐｔ／ＳｉＯ2で約８２０ｎＦ／ｃｍ2であり、Ｐｔ／ＡｌＮx／ＳｉＯ2（熱処理後）で約７５０ｎＦ／ｃｍ2であった。これは、ＡｌＮxとＳｉＯ2の誘電係数が等しいと仮定すると、実効酸化膜厚において０．３ｎｍの差に相当する
。
【００４１】
曲線“−▲−”は、熱処理後のＰｔ／ＡｌＮx／ＳｉＯ2構造のゲート電圧に対するゲート容量を表す。しかし、その構築工程において、Ｐｔ層の堆積に先立ってＡｌＮx上へ湿
式化学エッチングが施された。これは、第１メタル３０の一部を除去するために使用される湿式エッチングへの耐性におけるＡｌＮx層の効能を試験するためになされた。
【００４２】
上記曲線は、曲線“−●−”と曲線“−▲−”との間で大きな差を示さず、これは、ＡｌＮxが湿式化学Ｈｆ剥離工程に耐えるために、エッチングマスクとして有効であったこ
とを示している。
【００４３】
さらなる試験／評価として、Ｔａ／ＡｌＮx／ＳｉＯ2／Ｓｉゲート層が形成され、熱処理前および、４２０℃での熱処理後の、結合したＡｌＮx／ＳｉＯ2層の厚さを示す高分解能透過電子顕微鏡（ＨＲＴＥＭ）像を得た。熱処理前における厚さは４．２４ｎｍであり、熱処理後の厚さは３．５０ｎｍであった。熱処理前後における０．７４ｎｍの厚さの差は、ＴＥＭ画像に示されるように、消費されたＡｌＮを示した。これにより、ＡｌＮの消費が確認された。０．７４ｎｍの値は、１．５ｎｍ未満であることは注目されるべきである。
【００４４】
図５は、２つの構造についてのゲート電圧に対するゲート容量の曲線を示す。その一方はハフニウム（Ｈｆ）ゲートメタルを使用し、他方はタンタル（Ｔａ）ゲートメタルを使用している。該曲線は、４２０℃での熱処理後のものであり、曲線における最大差は０．５Ｖを示す。
【００４５】
図６は、熱処理後における２つの異なるゲート構造についてのゲート酸化膜厚（Ｔ0x）に対するゲート順方向バイアス電圧（Ｖfb）のプロットである。両方とも、本発明の工程におけるＡｌＮxバッファ層を使用している。評価された仕事関数は、Ｔａをゲートメタ
ルとした場合には４．９Ｖ、Ｈｆ（ハフニウム）をゲートメタルとした場合には４．４ｅＶであり、▲φ＝０．５Ｖを示した。
【００４６】
図７は、様々な熱処理温度および２つの異なる構造についての、熱処理工程の結果得られた実効酸化膜厚の変化のプロットである。その一方は、ＡｌＮxの厚さが約０．８ｎｍ
であり、他方はＡｌＮxの厚さが約１．５ｎｍである。
【００４７】
グラフは、熱処理工程の結果として実効酸化膜厚がやや減少し、厚い構造の方がより減少することを示している。最大変化は、Ｔａ／ＡｌＮx／ＳｉＯ2積層体において１．５ｎｍのＡｌＮx層を使用した７００℃での熱処理に相当する約０．５ｎｍであった。
【００４８】
以上に、特定の態様によって本発明を記述したが、その変更および修正も疑いなく当業者に明らかになるであろうことが予期される。それゆえ、次の請求項は、そのような全ての変更および修正を、発明の真の精神および範囲の内に入るように包含するものとして解釈されることを意図している。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の方法を説明するためのフローチャートである。
【図２−Ａ】図２−Ａは、ゲート誘電体上へのバッファ層の堆積を示す。
【図２−Ｂ】図２−Ｂは、バッファ層上への第１メタルの堆積および、バッファ層の一部から第１メタルを除去するための準備を示す。
【図２−Ｃ】図２−Ｃは、第１メタルにおける不必要な部分を除去した構造を示す。
【図２−Ｄ】図２−Ｄは、第２メタルの堆積を示す。
【図２−Ｅ】図２−Ｅは、第１および第２メタル、およびバッファ層の選択エッチングのための準備を示す。
【図２−Ｆ】図２−Ｆは、図２−Ｅを参照して言及したように、メタルが除去されたＣＭＯＳ構造を示す。
【図２−Ｇ】図２−Ｇは、熱処理およびその結果として生じるバッファ層への効果を示す。
【図３】図３は、各種膜のエッチング速度を示す表である。
【図４】図４は、熱処理後における各種白金（Ｐｔ）ゲートのゲート電圧に対するキャパシタンスのグラフである。
【図５】図５は、熱処理後におけるＨｆ−ＡｌＮx／ＳｉＯ2およびＴａ−ＡｌＮx／ＳｉＯ2ゲートのゲート電圧に対するキャパシタンスのグラフである。
【図６】図６は、Ｈｆ−ＡｌＮx／ＳｉＯ2およびＴａ−ＡｌＮx／ＳｉＯ2ゲートメタルにおける熱処理後の酸化領域の厚さに対する順方向ゲート電圧のグラフである。
【図７】図７は、ＡｌＮxバッファ層の２つの異なる厚さにおける、熱処理温度の関数としての、結果として生じた実効ゲート酸化膜厚の変化のグラフである。
【符号の説明】
【００５０】
２２ 基板
２３ ｐウェル
２５ ｎウェル
２６ ゲート誘電体
２８ バッファ層
３０ 第１ゲートメタル
３１ フォトレジスト
３２ 第２ゲートメタル
３４ ＮＭＯＳゲート領域
３６ ＰＭＯＳゲート領域
３８ 合金
４０ 合金
【特許請求の範囲】
【請求項１】
ＣＭＯＳデバイスを製造する方法であって、
（ａ） ＮＭＯＳＦＥＴを形成するためのｐウェル領域と、ＰＭＯＳＦＥＴを形成する
ためのｎウェル領域とに区分され得る半導体基板上に、ゲート誘電体を形成する工程と、
（ｂ） ゲート誘電体上にバッファ層物質を形成する工程と、
（ｃ） バッファ層上に第１メタルを堆積する工程と、
（ｄ） 第１エッチャントにより第１メタルを選択的にエッチングし、前記ｐウェル領
域およびｎウェル領域のうち一方にバッファ層を露出させる工程と、
（ｅ） 露出したバッファ層と残った第１メタルの両方の上に第２メタルを堆積する工
程と、
（ｆ） 選択された領域において前記第１メタル、前記第２メタル、および前記バッフ
ァ層を除去し、前記ＣＭＯＳデバイスのＰＭＯＳゲート電極およびＮＭＯＳゲート電極を形成する工程と、
（ｇ） 前記第１メタル、前記第２メタル、および前記バッファ層が残った部分を熱処
理し、前記第１メタルおよび前記第２メタルと反応させることにより前記バッファ層の前記部分を消費させて、それぞれ第１および第２の仕事関数を有する第１および第２の導電性合金を形成する工程と、
を含む方法。
【請求項２】
前記バッファ層物質は、前記第１エッチャントから前記ゲート誘電体を保護するための前記第１エッチャントに対する耐性を有するように選択される請求項１に記載の方法。
【請求項３】
前記窒素に対する前記アルミニウムの組成比が、前記メタル合金の所望の仕事関数が得られるように選択される請求項２に記載の方法。
【請求項４】
前記バッファ層物質は、アルミニウムおよび窒素を含有する化合物である請求項１または２に記載の方法。
【請求項５】
前記バッファ層は、２０ｎｍ未満のバッファ層厚を有する請求項１〜４のいずれかに記載の方法。
【請求項６】
前記第１エッチャントは、硫酸と過酸化水素との混合物を含有する湿式化学溶液である請求項１〜５のいずれかに記載の方法。
【請求項７】
前記第１エッチャントは、フッ化水素酸と過酸化水素との混合物を含有する湿式化学溶液である請求項１〜５のいずれかに記載の方法。
【請求項８】
前記熱処理は、４００℃を超える温度で行われる請求項１〜７のいずれかに記載の方法。
【請求項９】
第１メタルおよび第２メタルは、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、およびタンタル（Ｔａ）からなる群より選択される請求項１〜８のいずれかに記載の方法。
【請求項１０】
前記第１メタルはハフニウムであり、前記第２メタルはタンタルである請求項１〜９のいずれかに記載の方法。
【請求項１１】
前記バッファ層の形成は、物理気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、および原子層蒸着（ＡＬＤ）からなる群より選択される工程を含む請求項１〜１０のいずれかに記載の方法。
【請求項１２】
第１メタルおよび第２メタルは、１．３４ｅＶ未満の電気陰性度を有する請求項１〜１１のいずれかに記載の方法。
【請求項１３】
メタルゲート電極の仕事関数を決定する方法であって、
（ａ） ゲート誘電体上にバッファ層物質を堆積し、
（ｂ） 前記バッファ層物質の上に金属を堆積し、
(ｃ) 前記バッファ層および前記金属を熱処理して、前記バッファ物質および前記金属
を反応させて所望の仕事関数を有する合金を形成することを含む工程により、所望のメタルゲート電極の仕事関数を決定することを含む方法。
【請求項１４】
前記バッファ層物質は、アルミニウムおよび窒素を含有する請求項１３に記載の方法。
【請求項１５】
前記窒素および前記アルミニウムの組成比は、所望の前記仕事関数が得られるように選択される請求項１４に記載の方法。
【請求項１６】
メタルゲートと、隣接するメタルゲート誘電体との間の接触部が、ＡｌＮxおよび電気
陰性度が１．４未満の金属から形成された合金を含有する、ＣＭＯＳに適用されるメタルゲート。
【請求項１７】
前記金属はＨｆであり、
前記合金は、ＮＭＯＳに適切な約４．４ｅＶの仕事関数を有する請求項１６に記載のメタルゲート。
【請求項１８】
前記金属はＴａであり、
前記合金は、ＰＭＯＳに適切な約４．９ｅＶの仕事関数を有する請求項１６に記載のメタルゲート。
【請求項１】
ＣＭＯＳデバイスを製造する方法であって、
（ａ） ＮＭＯＳＦＥＴを形成するためのｐウェル領域と、ＰＭＯＳＦＥＴを形成する
ためのｎウェル領域とに区分され得る半導体基板上に、ゲート誘電体を形成する工程と、
（ｂ） ゲート誘電体上にバッファ層物質を形成する工程と、
（ｃ） バッファ層上に第１メタルを堆積する工程と、
（ｄ） 第１エッチャントにより第１メタルを選択的にエッチングし、前記ｐウェル領
域およびｎウェル領域のうち一方にバッファ層を露出させる工程と、
（ｅ） 露出したバッファ層と残った第１メタルの両方の上に第２メタルを堆積する工
程と、
（ｆ） 選択された領域において前記第１メタル、前記第２メタル、および前記バッフ
ァ層を除去し、前記ＣＭＯＳデバイスのＰＭＯＳゲート電極およびＮＭＯＳゲート電極を形成する工程と、
（ｇ） 前記第１メタル、前記第２メタル、および前記バッファ層が残った部分を熱処
理し、前記第１メタルおよび前記第２メタルと反応させることにより前記バッファ層の前記部分を消費させて、それぞれ第１および第２の仕事関数を有する第１および第２の導電性合金を形成する工程と、
を含む方法。
【請求項２】
前記バッファ層物質は、前記第１エッチャントから前記ゲート誘電体を保護するための前記第１エッチャントに対する耐性を有するように選択される請求項１に記載の方法。
【請求項３】
前記窒素に対する前記アルミニウムの組成比が、前記メタル合金の所望の仕事関数が得られるように選択される請求項２に記載の方法。
【請求項４】
前記バッファ層物質は、アルミニウムおよび窒素を含有する化合物である請求項１または２に記載の方法。
【請求項５】
前記バッファ層は、２０ｎｍ未満のバッファ層厚を有する請求項１〜４のいずれかに記載の方法。
【請求項６】
前記第１エッチャントは、硫酸と過酸化水素との混合物を含有する湿式化学溶液である請求項１〜５のいずれかに記載の方法。
【請求項７】
前記第１エッチャントは、フッ化水素酸と過酸化水素との混合物を含有する湿式化学溶液である請求項１〜５のいずれかに記載の方法。
【請求項８】
前記熱処理は、４００℃を超える温度で行われる請求項１〜７のいずれかに記載の方法。
【請求項９】
第１メタルおよび第２メタルは、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、およびタンタル（Ｔａ）からなる群より選択される請求項１〜８のいずれかに記載の方法。
【請求項１０】
前記第１メタルはハフニウムであり、前記第２メタルはタンタルである請求項１〜９のいずれかに記載の方法。
【請求項１１】
前記バッファ層の形成は、物理気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、および原子層蒸着（ＡＬＤ）からなる群より選択される工程を含む請求項１〜１０のいずれかに記載の方法。
【請求項１２】
第１メタルおよび第２メタルは、１．３４ｅＶ未満の電気陰性度を有する請求項１〜１１のいずれかに記載の方法。
【請求項１３】
メタルゲート電極の仕事関数を決定する方法であって、
（ａ） ゲート誘電体上にバッファ層物質を堆積し、
（ｂ） 前記バッファ層物質の上に金属を堆積し、
(ｃ) 前記バッファ層および前記金属を熱処理して、前記バッファ物質および前記金属
を反応させて所望の仕事関数を有する合金を形成することを含む工程により、所望のメタルゲート電極の仕事関数を決定することを含む方法。
【請求項１４】
前記バッファ層物質は、アルミニウムおよび窒素を含有する請求項１３に記載の方法。
【請求項１５】
前記窒素および前記アルミニウムの組成比は、所望の前記仕事関数が得られるように選択される請求項１４に記載の方法。
【請求項１６】
メタルゲートと、隣接するメタルゲート誘電体との間の接触部が、ＡｌＮxおよび電気
陰性度が１．４未満の金属から形成された合金を含有する、ＣＭＯＳに適用されるメタルゲート。
【請求項１７】
前記金属はＨｆであり、
前記合金は、ＮＭＯＳに適切な約４．４ｅＶの仕事関数を有する請求項１６に記載のメタルゲート。
【請求項１８】
前記金属はＴａであり、
前記合金は、ＰＭＯＳに適切な約４．９ｅＶの仕事関数を有する請求項１６に記載のメタルゲート。
【図１】
【図２−Ａ】
【図２−Ｂ】
【図２−Ｃ】
【図２−Ｄ】
【図２−Ｅ】
【図２−Ｆ】
【図２−Ｇ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２−Ａ】
【図２−Ｂ】
【図２−Ｃ】
【図２−Ｄ】
【図２−Ｅ】
【図２−Ｆ】
【図２−Ｇ】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００６−５２４４３１（Ｐ２００６−５２４４３１Ａ）
【公表日】平成１８年１０月２６日（２００６．１０．２６）
【国際特許分類】
【出願番号】特願２００６−５０８０６６（Ｐ２００６−５０８０６６）
【出願日】平成１６年４月１９日（２００４．４．１９）
【国際出願番号】ＰＣＴ／ＳＧ２００４／０００１００
【国際公開番号】ＷＯ２００４／０９５５７２
【国際公開日】平成１６年１１月４日（２００４．１１．４）
【出願人】（３０４０３８７４７）ナショナル ユニバーシティー オブ シンガポール (10)
【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＳＩＮＧＡＰＯＲＥ
【住所又は居所原語表記】１０ Ｋｅｎｔ Ｒｉｄｇｅ Ｃｒｅｓｃｅｎｔ， Ｓｉｎｇａｐｏｒｅ １１９２６０
【出願人】（５０３２３１８８２）エージェンシー フォー サイエンス，テクノロジー アンド リサーチ (179)
【Ｆターム（参考）】
【公表日】平成１８年１０月２６日（２００６．１０．２６）
【国際特許分類】
【出願日】平成１６年４月１９日（２００４．４．１９）
【国際出願番号】ＰＣＴ／ＳＧ２００４／０００１００
【国際公開番号】ＷＯ２００４／０９５５７２
【国際公開日】平成１６年１１月４日（２００４．１１．４）
【出願人】（３０４０３８７４７）ナショナル ユニバーシティー オブ シンガポール (10)
【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＳＩＮＧＡＰＯＲＥ
【住所又は居所原語表記】１０ Ｋｅｎｔ Ｒｉｄｇｅ Ｃｒｅｓｃｅｎｔ， Ｓｉｎｇａｐｏｒｅ １１９２６０
【出願人】（５０３２３１８８２）エージェンシー フォー サイエンス，テクノロジー アンド リサーチ (179)
【Ｆターム（参考）】
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