半導体装置
【課題】 本発明は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。即ち、本発明はＴＦＴの新規な構造と生産性の高い製造工程を提供するものである。
【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで周辺駆動回路部においては、サイドウォール１２６を用いた自己整合プロセス（セルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する
【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで周辺駆動回路部においては、サイドウォール１２６を用いた自己整合プロセス（セルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によるＬＤＤ構造を備えたＴＦＴを配置する
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型トランジスタ等の半導体素子を複数個有する半導体回路、特にアクティブマトリクス回路（高耐圧回路部）と、これを駆動するための論理回路（高速駆動回路部）とを同一基板上に有する半導体回路を備えた半導体装置とその作製方法に関するものである。本発明を利用して作製される半導体回路は、ガラス等の絶縁基板上、単結晶シリコン等の半導体基板の上に形成された絶縁被膜上、いずれにも形成される。
【０００２】
特に本発明は、液晶ディスプレー等のように、画素マトリクス回路と、それを駆動する論理回路を有する半導体装置において効果を発揮する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の絶縁ゲート型トランジスタ（半導体素子）だけでなく、これらで半導体素子で構成された半導体集積回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含む。
【背景技術】
【０００３】
絶縁性を有する基板上に形成された薄膜トランジスタ（ＴＦＴ）等により画素マトリクス回路および駆動回路を構成したアクティブマトリクス型液晶ディスプレイが注目を浴びている。液晶ディスプレイは０．５〜２０インチ程度のものまで表示ディスプレイとして利用されている。
【０００４】
液晶ディスプレイ開発の１つの方向に大面積化がある。しかし、大面積化すると画素表示部となる画素マトリクス回路も大面積化し、これに伴ってマトリクス状に配列されたソース配線およびゲート配線が長くなるため、配線抵抗が増大している。さらに高精細化が要求されるために配線を細くする必要があり、配線抵抗の増大がより顕在化されている。また、ソース配線およびゲート配線には画素毎にＴＦＴ等のスイッチング素子が接続され、画素数が増大するため寄生容量の増大も問題となる。液晶ディスプレイでは、一般にゲート配線とゲート電極は一体的に形成されており、パネルの大面積化に伴ってゲート信号の遅延が顕在化されている。
【０００５】
従って、ゲート電極配線材料の抵抗率が低ければ低いほどゲート配線を細く、且つ長くすることが可能になり、これにより大面積化が図れる。従来、ゲート電極配線材料としてＡｌ、Ｔａ、Ｔｉ等が用いられているが、中でもＡｌが最も抵抗率が低く、陽極酸化可能な金属であるため多用されている。しかしながら、Ａｌは陽極酸化膜の形成により、耐熱性を向上させることができるものの、３００℃〜４００℃のプロセス温度であっても、ウィスカーやヒロックの発生、配線の変形、絶縁膜や活性層への拡散が生じ、ＴＦＴの動作不良、ＴＦＴ特性の低下の主な原因となっていた。
【０００６】
さらに大面積化、高精細化を図るためには、より低比抵抗で、且つ高耐熱性を有する電極構造が必要とされている。
【０００７】
また、液晶ディスプレイ開発の１つの方向に集積化がある。一般に周辺駆動回路一体型と称される構成が知られている。これは、画素マトリクス部と周辺駆動回路部を同一基板上に集積したものである。この周辺駆動回路一体型の構成は、作製コストを低減でき、また全体の構成を小型化できるという有意性がある。
【０００８】
通常、画素マトリクス回路には、Ｐチャネル型またはＮチャネル型の薄膜トランジスタ（ＴＦＴ）の一方がスイッチング素子として配置される。また、周辺駆動回路は、主に論理回路（高速駆動回路）で構成されており、代表的なものとしてＰチャネル型とＮチャネル型ＴＦＴとで構成されるＣＭＯＳ回路等が配置される。
【０００９】
例えば、画素マトリクス回路に配置されるＴＦＴは、画素電極における電荷保持機能が必要とされるため、厳しい低ＯＦＦ電流特性が要求される。
【００１０】
一方、周辺駆動回路に配置される論理回路のＴＦＴは、高速動作特性や、小電流で駆動することができる特性が要求される。
【００１１】
このように、画素マトリクス回路と論理回路とでは要求されるＴＦＴの特性が異なる。そのため、それぞれの要求に合ったＴＦＴ構造を形成し、画素マトリクス回路と論理回路を作製することが望ましい。そのためにプロセスが複雑化し、歩留り低下やコスト上昇を招くことは望ましくない。
【００１２】
そのため、このような周辺駆動回路一体型の液晶表示装置においては、画素マトリクス回路と論理回路とに配置されるＴＦＴとが同一基板上に同時に平行して作製することが求められている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来より上記問題を解決するための一つの手段としてＬＤＤ（ライトドープドレイン）領域を備えた薄膜トランジスタの構造が知られている。ＬＤＤ領域は、チャネル形成領域とドレイン領域の間に形成される電界の強度を緩和し、薄膜トランジスタのＯＦＦ電流値の低減、劣化の防止の役割を果たしている。また、ＬＤＤ領域を形成することによって低ＯＦＦ電流特性を得ていた。
【００１４】
従来、ＬＤＤ領域は陽極酸化膜を用いる自己整合プロセス（セルフアラインプロセス）により作製されていた。しかしながら、この自己整合プロセスは微細化に適しておらず、線幅及び陽極酸化条件を調節することが困難となっていた。
【００１５】
本発明の具体的な課題は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。即ち、本発明はＴＦＴの新規な構造と生産性の高い製造工程を提供するものである。
【課題を解決するための手段】
【００１６】
本発明の第１の特徴は、ＴＦＴのゲート配線およびゲート電極の構造として、耐熱性の高い材料を用いた多層構造とし、例えばＴａＮ膜を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層し、さらにこのＴａ膜の上にＴａＮ膜を積層する多層構造とし、さらに無機膜、代表的には窒化珪素膜からなる保護膜（１０〜１００ｎｍ）で覆う構造とする。
【００１７】
本明細書中で開示する本発明の第１の構成は、絶縁表面を有する基板上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されているチャネル形成領域と、少なくとも前記チャネル形成領域上に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接して形成されたゲート電極と、少なくとも前記ゲート電極の上面または側面を覆う保護膜とを有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１８】
上記構成において、前記ゲート電極は多層構造を有し、タンタル、モリブデン、チタン、クロム、シリコンから選ばれた一種の元素を主成分とする層を少なくとも一層含むことを特徴としている。
【００１９】
上記構成において、前記ゲート電極は、前記基板側から順に窒素を含むタンタルを主成分とする第１の層、タンタルを主成分とする第２の層、および窒素を含むタンタルを主成分とする第３の層からなる三層構造を有することを特徴としている。
【００２０】
また、上記構成において、前記チャネル形成領域は、シリコンの結晶化を助長する触媒元素を含有し、前記触媒元素の濃度は、前記チャネル形成領域よりも前記ソース領域および前記ドレイン領域のほうが高いことを特徴としている。
【００２１】
本明細書中で開示する本発明の第２の構成は、絶縁表面を有する基板上に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されているチャネル形成領域と、前記ソース領域と前記チャネル形成領域の間および前記ドレイン領域と前記チャネル形成領域の間に形成されている低濃度不純物領域と、少なくとも前記チャネル形成領域上に形成されたゲート絶縁膜と、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接して形成されたゲート電極と、少なくとも前記ゲート電極の上面または側面を覆う保護膜とを有し、前記ゲート電極は、前記基板側から順に窒素を含む第１のタンタル層、第２のタンタル層、および窒素を含む第３のタンタル層からなる３層構造を有し、前記チャネル形成領域は、シリコンの結晶化を助長する触媒元素を含有し、前記触媒元素の濃度は、チャネル形成領域よりもソース領域およびドレイン領域のほうが高いことを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００２２】
上記構成において、前記ゲート電極の上面および側面に前記保護膜を介して絶縁物を有し、前記低濃度不純物領域と前記ドレイン領域との境界と、前記低濃度不純物領域と前記ソース領域との境界は、前記絶縁物により決定されることを特徴としている。
【００２３】
上記構成において、前記ゲート電極の側面に前記保護膜を介してサイドウォールを有し、前記低濃度不純物領域と前記ドレイン領域との境界と、前記低濃度不純物領域と前記ソース領域との境界は、前記サイドウォールにより決定されることを特徴としている。
【００２４】
上記構成において、前記ゲート電極の側面に接してサイドウォールを有し、ゲート電極の上面および前記サイドウォールは、前記保護膜により覆われていることを特徴としている。
【００２５】
上記構成において、前記ソース領域および前記ドレイン領域には、Ｎ型の導電型を付与する不純物が添加されていることを特徴としている。
【００２６】
上記各構成において、前記ソース領域および前記ドレイン領域には、Ｎ型の導電型を付与する不純物およびＰ型の導電型を付与する不純物が添加されていることを特徴としている。
【００２７】
上記構成において、前記ソース領域および前記ドレイン領域は、少なくとも一部がシリサイドであることを特徴としている。
【００２８】
本発明の第２の特徴は、異方性エッチングによりサイドウォールを形成すると同時に、マスクを利用して絶縁物（前記サイドウォールよりも寸法の大きい）を形成することである。高速駆動回路部においては、サイドウォールを用いた自己整合プロセス（セルフアライン）によってＬＤＤ構造を有するＴＦＴを配置する。一方、高耐圧回路部においては、マスクを用いた非自己整合プロセス（ノンセルフアライン）によってＬＤＤ構造を有するＴＦＴを配置する。
【００２９】
本明細書中で開示する本発明の第３の構成は、同一基板上に、第１の半導体素子からなる高耐圧回路と第２の半導体素子からなる高速駆動回路とを備えた半導体装置であって、前記高耐圧回路は、第１のゲート電極と、前記第１のゲート電極の上面および側面を覆う絶縁物と、前記絶縁物をマスクとしてＮ型またはＰ型の導電型を付与する不純物が添加された第１のソース領域および第１のドレイン領域と、を有する第１の半導体素子からなり、前記高速駆動回路は、第２のゲート電極と、前記第２のゲート電極の側面にサイドウォールと、前記サイドウォールをマスクとしてＮ型またはＰ型の導電型を付与する不純物が添加された第２のソース領域および第２のドレイン領域と、を有する第２の半導体素子からなることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００３０】
本明細書中で開示する本発明の第４の構成は、タンタルを主成分とする材料からなる層上に金属材料からなる層が積層された多層配線と、前記多層配線を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線と、を有し、前記層間絶縁膜には開孔部が形成されており、前記開孔部を介して前記多層配線と前記金属配線とが接続されていることを特徴とする半導体装置である。
【００３１】
本明細書中で開示する本発明の第５の構成は、絶縁表面を有する基板上に半導体素子からなる半導体回路を備えた半導体装置の作製方法であって、絶縁表面を有する基板上に結晶性半導体膜を形成する工程と、前記結晶性半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に配線を形成する工程と、前記配線をドーピングマスクとしてＮ型の導電型を付与する不純物を添加する第１のドーピングをする工程と、前記配線を覆って保護膜を形成する工程と、前記配線および前記保護膜を覆って絶縁膜を形成する工程と、前記絶縁膜上の一部にマスクを形成する工程と、異方性エッチングを行うことによって、前記絶縁膜をエッチングし配線側面に概略三角形状の絶縁物を形成すると同時に、前記マスクの下方に存在する絶縁物を残す工程と、前記概略三角形状の絶縁物、前記絶縁物、およびゲート電極をドーピングマスクとして第１のドーピングより高濃度の第２のドーピングをする工程と、加熱処理を施し、前記触媒元素をゲッタリングさせる工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００３２】
本明細書中で開示する本発明の第６の構成は、絶縁表面を有する基板上に半導体素子からなる半導体回路を備えた半導体装置の作製方法であって、絶縁表面を有する基板上に結晶性半導体膜を形成する工程と、前記結晶性半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に配線を形成する工程と、前記配線を覆って絶縁膜を形成する工程と、前記絶縁膜上の一部にマスクを形成する工程と、異方性エッチングを行うことによって、前記絶縁膜をエッチングし配線側面に概略三角形状の絶縁物を形成すると同時に、前記マスクの下方に存在する絶縁物を残す工程と、前記概略三角形状の絶縁物、前記絶縁物、およびゲート電極をドーピングマスクとしてＮ型の導電型を付与する不純物またはＰ型の導電型を付与する不純物を添加する工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００３３】
上記第５の構成または第６の構成に記載のゲート絶縁膜上に配線を形成する工程は、前記基板側から順に窒素を含む第１のタンタル層、第２のタンタル層、および窒素を含む第３のタンタル層を連続して成膜し、パターニングする工程であることを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法。
【００３４】
上記第５の構成または第６の構成に記載の絶縁表面を有する基板上に結晶性半導体膜を形成する工程は、前記絶縁表面に接して非晶質半導体膜を形成する工程と、前記非晶質半導体膜に珪素の結晶化を助長する触媒元素を保持させる工程と、加熱処理により、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する工程を有することを特徴としている。
【００３５】
上記第５の構成または第６の構成に記載の絶縁表面を有する基板上に結晶性半導体膜を形成する工程は、前記絶縁表面に接して非晶質半導体膜を形成する工程と、前記非晶質半導体膜に珪素の結晶化を助長する触媒元素を保持させる工程と、レーザー光の照射により、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する工程を有することを特徴としている。
【発明の効果】
【００３６】
本明細書で開示する発明を利用することで、工程を増加することなく、同一基板上に異なる特性を有する薄膜トランジスタを集積化することができる。そして、全体としてのバランスがとれた周辺駆動回路一体型のアクティブマトリクス型液晶表示装置を提供することができる。
【００３７】
具体的には、高信頼性の要求される回路、例えば画素マトリクス部のＮチャネル型ＴＦＴにおいては、低ＯＦＦ電流を特性を有した薄膜トランジスタを形成できる。
【００３８】
また、周辺駆動回路、例えばＣＭＯＳ回路のＮチャネル型ＴＦＴにおいては、高速駆動可能な薄膜トランジスタを形成できる。また、周辺駆動回路、例えばＣＭＯＳ回路のＰチャネル型ＴＦＴにおいては、Ｎチャネル型ＴＦＴと同様に高速駆動可能な薄膜トランジスタを形成することができる。
【００３９】
また、本明細書で開示する発明を利用することで、ゲート配線および電極（配線幅：０．１μｍ〜５μｍ）を作製した後、高温（４００度以上）での加熱処理を行った場合においても、良好なＴＦＴ特性を有する半導体装置を得ることができる。
【００４０】
本明細書に開示する発明は、アクティブマトリクス型を有した他のフラットパネルディスプレイに利用することもできる。例えば、ＥＬ素子を利用したアクティブマトリクス表示装置に利用することができる。
【発明を実施するための最良の形態】
【００４１】
本発明においては、ゲート配線およびゲート電極の配線材料として、耐熱性の高い材料を用いた多層構造とし、好ましくは、タンタル（Ｔａ）またはタンタルを主成分とする材料を少なくとも一層に用いる構造とする。なお、タンタルはシリコンと仕事関数が近いため、ＴＦＴのしきい値のシフトが少なく好ましい配線材料である。
【００４２】
Ｔａには２種類の結晶構造（体心立方格子〔α─Ｔａ〕、正方格子構造〔β─Ｔａ〕）があることが知られている。正方格子構造〔β─Ｔａ〕を有する薄膜の固有抵抗は、１７０〜２００μΩｃｍ程度であり、体心立方格子〔α─Ｔａ〕を有する薄膜の抵抗値は、１３〜１５μΩｃｍである。一般に、Ｔａ薄膜はそのほとんどがβ─Ｔａとなるが、成膜時に不純物、例えばＮ2 を微量に混入させることによってα─Ｔａ（ｂｃｃーＴａとも呼ばれる）を形成できることが知られている。
【００４３】
本発明においては、ＴａＮ膜を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層すると、α─Ｔａを得ることができた。特に、ＴａＮ膜の膜の成分にもよるが、ＴａＮ膜の膜厚は、膜厚３０ｎｍ以上、好ましくは４０ｎｍ以上とし、Ｔａ膜を積層するとα─Ｔａを得ることができた。
【００４４】
ただし、タンタルまたはタンタルを主成分とする材料は、酸化しやすく、さらに水素を吸蔵しやすい性質を有しているため、成膜後に酸化や水素の吸蔵等の膜質変化が生じて抵抗が大きくなってしまう問題が生じていた。
【００４５】
そこで、本発明においては、ゲート配線およびゲート電極の構造として、ＴａＮ膜を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層し、さらにこのＴａ膜の上にＴａＮ膜を積層する３層構造とし、さらに保護膜で覆う構造とする。
【００４６】
ＴａＮ膜は、Ｔａ膜と比較して酸化しにくく、また水素を吸蔵しにくいため、本発明では、ＴａＮ膜でＴａ膜を挟み込む構造（ＴａＮ／Ｔａ／ＴａＮ）とした。こうすることによって、膜質の変化を防いだ。加えて、最上層としてＴａＮ膜を積層したのは、他の配線とのコンタクトを形成する際、Ｔａ膜が露出して酸化や水素の吸蔵を防ぐためである。
【００４７】
このように連続成膜して３層構造とし、成膜後、熱処理工程を加える前に、さらに保護膜で覆う構造とすることで、酸化や水素の吸蔵により抵抗が増大することを防止した。
【００４８】
表１に２時間の熱処理（４５０℃、５００℃、５５０℃、６００℃）前後のタンタル多層膜（ＴａＮ／Ｔａ／ＴａＮ；膜厚５０ｎｍ／２５０ｎｍ／５０ｎｍ）の抵抗値の変化を示す。この実験における温度履歴は４００℃から処理温度の１０℃下まで９．９℃／分で昇温した後、処理温度まで５℃／分で昇温し、２時間保持した後、徐冷したのちに、測定を行った。
【００４９】
【表１】
【００５０】
表１より、加熱温度が上がるに従って、タンタル多層膜が変質（酸化等）したため、抵抗値と膜厚が増加していることが読み取れる。
【００５１】
次に、表２に２時間（４５０℃、５００℃、５５０℃、６００℃）の熱処理前後の保護膜（ＳｉＮ：膜厚２５ｎｍ）で覆われたタンタル多層膜（ＴａＮ／Ｔａ／ＴａＮ）の抵抗値の変化を示す。なお、温度履歴は表１と同一とした。
【００５２】
【表２】
【００５３】
表２より、保護膜（ＳｉＮ）をつけることにより熱処理による抵抗値や膜厚の増加が抑制されることが読み取れる。
【００５４】
以上のことから、耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護膜で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、例えば結晶性半導体膜中の金属元素をゲッタリングする処理等を施すことができる。このような加熱処理を加えても、ゲート配線（配線幅：０．１μｍ〜５μｍ）が耐えうる温度範囲以内であり、且つ保護膜により保護されているので酸化されずに、低抵抗な配線を維持することができる。
【００５５】
また、ＴａＮ膜における窒素組成比は、５〜６０％の範囲とするが、スパッタ装置やスパッタ条件等によって左右されるため、上記数値には必ずしも限定されない。なお、Ａｒ（アルゴン）またはＸｅ（キセノン）を用いたプラズマを用いてα─Ｔａ膜を得ることが好ましい。
【００５６】
また、タンタルに代えて、チタン、クロム、モリブデン、シリコン等を用いることも可能である。また、それらの合金、例えば、Ｍｏ−Ｔａ合金、Ｎｂ−Ｔａ合金、Ｗ−Ｔａ合金等を用いることも可能である。また、これらの合金に窒素を含ませた合金を用いることも可能である。
【００５７】
本発明の保護膜としては、無機絶縁膜、例えば、窒化珪素膜、窒化酸化珪素膜またはそれらの積層膜等を用いることができる。ただし、保護膜に酸素または水素等を含む場合は、酸化または水素の吸蔵によって、抵抗が増大する恐れがあるため、保護膜中の酸素または水素の含有率が低いことが望ましい。なお、保護膜の膜厚は１０〜１００ｎｍの範囲であれば、保護膜としての機能を果たす。また、保護膜を形成する工程は、熱処理を加える工程の前であれば特に限定されず、例えば、ゲート電極形成後、サイドウォール形成後、またはドーピング工程後に形成する構成としてもよい。
【００５８】
また、配線間の接続において良好なオーミックコンタクトを得るための他の構成として、図１０に示すように、タンタルを主成分とする層１００１上にチタンを主成分とする層１００２を積層した多層配線を設ける構成とすることが好ましい。このチタンを主成分とする層は、コンタクトホールを形成する際、タンタルを主成分とする層１００１の酸化や水素の吸蔵を防ぐ。また、チタンを主成分とする層は、露出して酸化しても絶縁体にならないため良好なオーミックコンタクトを得ることができる。即ち、チタンを主成分とする層は、タンタルを主成分とする層を保護するとともに、十分にエッチング工程の際にマージンがとれ、コンタクトホール（開孔部）の形成をも容易とする。
【００５９】
また、本発明においては、従来の陽極酸化工程によるＬＤＤ領域の形成（自己整合プロセスを用いた）を用いず、新規な方法によってＬＤＤ領域を形成することを特徴としている。
【００６０】
本発明においては、図３（Ｃ）〜図４（Ａ）に示す工程を利用することにより工程数を増加することなく、同時に、画素マトリクス部（高耐圧回路部）と論理回路部（高速駆動回路部）のそれぞれにおいて、Ｎチャネル型のＴＦＴの構造を異ならせる。
【００６１】
図３（Ｃ）に示す工程では、図３（Ｂ）で形成した絶縁膜３０２に異方性エッチングを施す。この工程により、画素マトリクス部（高耐圧回路部）においては形成されたマスク３０３の下に絶縁物１２５と、高速駆動回路部においてはサイドウォール１２６、１２７とが同時に形成される。なお、この工程においては、保護膜３０１がエッチングストッパーとして働き、ゲート電極１１９〜１２１を保護する。
【００６２】
なお、図３（Ｃ）〜図４（Ａ）に示す工程では、ＬＤＤ幅を調節して特性の異なる２種類のＴＦＴを作製した例を示したが、マスク３０３を適宜変更することによって、必要な幅を有するＬＤＤ領域を必要に応じて適宜形成することができる。
【００６３】
本発明の高耐圧回路部においては、図３（Ｃ）に示すマスク３０３と絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によって不純物が保持された低濃度不純物領域４０１、４０２を備えたＮチャネル型のＴＦＴを配置する。
【００６４】
本明細書でいう高耐圧回路部とは、高速耐圧が優先される回路、例えば液晶に電圧を印加するための画素マトリクス回路、信号を増幅するためのバッファ回路等を指している。
【００６５】
この高耐圧回路部、例えば、画素マトリクス部における低濃度不純物領域４０１、４０２は、ＯＦＦ電流を低減するために、０．１〜５μｍ（好ましくは０。３〜２μｍ）程度の比較的大きな寸法とする。また、ドレインに加わる信号電圧が反転した場合における動作の対称性を確保するためにソース側とドレイン側の低濃度不純物領域の寸法は可能な限り同一となるようにすることが好ましい。なお、本明細書において、この寸法は、キャリアの移動方向４００におけるものとして定義される。
【００６６】
上記のような構成とすることで、画素マトリクス部に配置するＴＦＴを低ＯＦＦ電流特性を有したものとする。
【００６７】
一方、本発明の高速駆動回路部においては、図３（Ｃ）に示すサイドウォール１２６を用いた自己整合プロセス（セルフアライン）によって不純物が保持された低濃度不純物領域４０５、４０６、４０９、４１０を備えたＮチャネル型のＴＦＴを配置する。
【００６８】
本明細書でいう高速駆動回路部とは、表示装置を駆動するための論理回路のことを指しており、高速動作が優先される回路、例えばＣＭＯＳ回路等を指している。
【００６９】
なお、この高速駆動回路部における低濃度不純物領域は、高速動作させるために、高耐圧回路部における低濃度不純物領域よりその寸法を小さくする。
【００７０】
上記のような構成とすることで、高速駆動回路部に配置するＴＦＴを高速駆動特性を有したものとする。
【００７１】
このようにして、プロセスを複雑にすることなく、図１に示すように、画素マトリクス部とＣＭＯＳ回路部のそれぞれにおいて、Ｎチャネル型のＴＦＴの構造を異なるものとすることができる。
【００７２】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【実施例１】
【００７３】
本願発明を利用した半導体素子からなる半導体回路を備えた半導体装置について、図１を用いてその構造の一例を説明する。なお、本発明にかかる半導体装置は、同一基板上に周辺駆動回路部と画素マトリクス回路部とを備えている。本実施例では、図示を容易にするため、同一基板上に周辺駆動回路部の一部を構成するＣＭＯＳ回路１４３と、画素マトリクス回路部１４１の一部を構成するＮチャネル型ＴＦＴ１４２とが示されている。
【００７４】
また、図６は図１の上面図に相当する図であり、図６において、太線Ａ−Ａ’で切断した部分が、図１の画素マトリクス部の断面構造に相当し、太線Ｂ−Ｂ’で切断した部分が、図１のＣＭＯＳ回路の断面構造に相当する。
【００７５】
基板上には、いずれの薄膜トランジスタ（ＴＦＴ）においても結晶性半導体膜からなる活性層が所定の形状にパターニング形成されている。
【００７６】
高速駆動回路であるＣＭＯＳ回路１４３のＰチャネル型ＴＦＴ１４５の場合には、活性層としてＰ+ 型の高濃度不純物領域１１４、１１５（ソース領域及びドレイン領域）と、チャネル形成領域１１１と、前記Ｐ+ 型の高濃度不純物領域と前記チャネル形成領域の間にＰ- 型の低濃度不純物領域１１２、１１３が形成されている。さらにチャネル形成領域上にはゲート絶縁膜１１８が形成され、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接して形成されたゲート電極１２１と、前記ゲート電極を覆う保護膜１２４が形成されている。そしてゲート電極の側面に保護膜を介して断面形状が概略三角形状の絶縁物１２７（サイドウォール）が設けられている。その上を覆って第１の層間絶縁膜１２８、パッシベーション膜１３８、第２の層間絶縁膜１３４が形成されている。そして高濃度不純物領域１１４、１１５に配線１３２、１３３と引出し配線１３９、１４０が接続され、さらに第３の層間絶縁膜１３６が形成されている。
【００７７】
一方、ＣＭＯＳ回路のＮチャネル型ＴＦＴ１４４の活性層については、Ｎ+ 型の高濃度不純物領域１０９、１１０（ソース領域及びドレイン領域）と、チャネル形成領域１０６と、前記Ｎ+ 型の高濃度不純物領域と前記チャネル形成領域の間にＮ- 型の低濃度不純物領域１０７、１０８が形成されている。なお、ＣＭＯＳ回路のＮチャネル型ＴＦＴにおいて、活性層以外の部分は、Ｐチャネル型ＴＦＴと同一構造である。
【００７８】
また、高耐圧回路である画素マトリクス部１４１を形成するＮチャネル型ＴＦＴ１４２については、ＣＭＯＳ回路１４３のＮチャネル型ＴＦＴ１４４の構造とは全く異なっており、活性層においてはＣＭＯＳ回路のＮチャネル型ＴＦＴと比較して低濃度不純物領域の寸法が大きい。また、ゲート電極１１９の上面及び側面は保護膜１２２を介して絶縁物１２５で覆われている。最後に、ソース領域１０５に配線１３０が接続される一方、ドレイン領域１０４には配線１２９を接続し、パッシベーション膜１３８、第２の層間絶縁膜１３４上にブラックマスク１３５を設け、さらにＩＴＯ等の画素電極１３７が形成されている。なお、画素マトリクス部においては、キャリアの移動方向が逆転する場合があるため、ソース領域とドレイン領域が逆転する場合がある。
【００７９】
また、いずれの薄膜トランジスタ（ＴＦＴ）においてもドレイン側に配置された低濃度不純物領域は、チャネル形成領域とドレイン領域との間の電界を緩和させるという機能を有している。その機能によって、ＯＦＦ動作時におけるドレイン−チャネル間のキャリアの移動を抑制し、ＯＦＦ電流を低減させることができる。他方で上記機能によって、ホットキャリア効果による劣化を抑制することができる。
【００８０】
次に、図２を参照して、図１に示した半導体装置の作製方法を詳細に説明する。
【００８１】
まず、絶縁表面を有する基板を用意する。基板としては、ガラス基板、石英基板、セラミックス基板、半導体基板を用いることができる。本実施例においては基板１００として石英基板を用いた。なお、平坦性を向上させるため、この基板上に下地膜（酸化珪素膜、窒化珪素膜、窒化酸化珪素膜等からなる）を設ける構成としてもよい。
【００８２】
次に、基板に活性層を形成する。活性層は２０〜１００ｎｍ（好ましくは２５〜７０ｎｍ）の結晶性半導体膜（代表的には結晶性珪素膜）で構成すればよい。結晶性珪素膜の形成方法は、公知の如何なる手段、例えば、レ─ザー結晶化、熱結晶化等を用いてもよいが、本実施例では非晶質半導体膜の結晶化の際に結晶化を助長する触媒元素（ニッケル）を添加する方法を用いた。なお、この技術については特開平7-130652号公報、特開平9-312260号等に詳細に記載されている。結晶化を助長する金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類のものを用いる。また、非晶質半導体膜中の拡散が置換型拡散であるＧｅ、Ｐｂを用いることもできる。また、他の非晶質半導体膜として、Ｇｅを含む珪素膜を用いることができる。
【００８３】
本実施例では膜厚５０ｎｍの非晶質珪素膜を減圧ＣＶＤ法で成膜した。次にＴＥＯＳを原料に用いて酸化珪素膜を１５０ｎｍの厚さに成膜し、ウエットエッチングによって開口部を形成した。そして、スピナーを用いてＮｉ酢酸溶液を塗布し、更に乾燥させてＮｉ層を形成した。ただし、Ｎｉ層は完全な層を成しているものではない。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１〜２０ｐｐｍとする。本実施例では１０ｐｐｍとした。この状態で開口部における非晶質珪素膜にＮｉが保持される。次に窒素雰囲気中において５７０℃、１４時間加熱することによって結晶性珪素膜を得た。この際、開口部におけるＮｉが保持された領域から基板表面と概略平行に結晶成長する。このような結晶成長の形態を横成長と呼んでいる。こうして形成された結晶性珪素膜は、結晶粒界において、結晶格子が連続的に連なり優れた結晶性を有するポリシリコン膜である。
【００８４】
この後、ゲッタリング工程、例えば窒素、酸素またはハロゲン雰囲気中において４００〜１０００℃、０．１〜１２時間の熱処理を施して酸化膜を形成し、その酸化膜を除去する工程を加えて膜中の触媒元素を低減し、さらに良好な結晶性珪素膜としてもよい。
【００８５】
次いで、得られた結晶性珪素膜を通常のフォトリソ工程でパターニングして、Ｎチャネル型ＴＦＴ１４４の活性層２０２と、Ｐチャネル型ＴＦＴ１４５の活性層２０３と、画素マトリクス回路を構成するＮチャネル型ＴＦＴ１４２の活性層２０１とを得た。（図２（Ａ））なお、図２では各１つづつ（計３個）図示したが、実際は回路構成に合わせてＮチャネル型ＴＦＴとＰチャネル型ＴＦＴがそれぞれ複数形成されている。
【００８６】
次に、活性層２０１〜２０３を覆って、後の工程によりゲート絶縁膜１１６〜１１８となる絶縁膜２０４ａ、２０４ｂを形成する。本実施例では、酸化窒化珪素膜（ＳｉｘＮｙ）からなる１００ｎｍの厚さの絶縁膜２０４ａ、５０ｎｍの厚さの絶縁膜２０４ｂを形成した。（図２（Ｂ））高耐圧回路のゲート絶縁膜となる領域の膜厚を選択的に高速駆動回路のゲート絶縁膜となる領域よりも厚くして、さらなる高耐圧を得る構成とする。膜厚の異なる絶縁膜を形成する方法は公知の手段を用いればよく、例えば５０ｎｍの膜厚の絶縁膜を全面に成膜した後、選択的に５０ｎｍの膜厚の絶縁膜を積層する方法等を用いればよい。この絶縁膜２０４ａ、２０４ｂとしては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜またはこれらの積層膜を１０〜３００ｎｍの膜厚で用いることができる。また、この絶縁膜の成膜後に、ゲッタリング工程、例えば窒素、酸素またはハロゲン雰囲気中において４００〜１０００℃、０．１〜１２時間の熱処理を施して酸化膜を形成し、触媒元素を低減すると同時にその酸化膜をゲート絶縁膜の一部とする工程を加えてもよい。
【００８７】
その後、絶縁膜上にスパッタ装置内に導入する窒素ガスを調節することによって窒化タンタル膜（ＴａＮ（膜厚範囲３０〜１００ｎｍ））と、当該窒化タンタル膜上にタンタル膜（Ｔａ（膜厚範囲１００〜４００ｎｍ））と、当該タンタル膜上に窒化タンタル膜（ＴａＮ（膜厚範囲３０〜１００ｎｍ））とを連続成膜する。そして、パターニングを施し、３層構造を有するゲート配線およびゲート電極を形成する。
【００８８】
本実施例においては、低抵抗なα─Ｔａを形成するために、ＴａＮ膜（好ましくは膜厚４０ｎｍ以上）を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層する構造とした。
【００８９】
また、ＴａＮ膜と比較してＴａ膜は、水素の吸蔵や酸化を生じやすいため、本実施例では、Ｔａ膜を挟み込む構造（ＴａＮ〔１１９ｃ、１２０ｃ、１２１ｃ；膜厚５０ｎｍ〕／Ｔａ〔１１９ｂ、１２０ｂ、１２１ｂ；膜厚２５０ｎｍ〕／ＴａＮ〔１１９ａ、１２０ａ、１２１ａ；膜厚５０ｎｍ〕）として抵抗の増大を防いだ。（図２（Ｃ））加えて、最上層としてＴａＮ膜を積層したのは、他の配線とのコンタクトを形成する際、Ｔａ膜が露出し酸化や水素の吸蔵を防ぎ、良好なオーミックコンタクトを得るためである。
【００９０】
また、配線材料のタンタルに代えて、例えば、Ｍｏ、Ｔｉ、Ｎｂ、Ｗ、Ｍｏ−Ｔａ合金、Ｎｂ−Ｔａ合金、Ｗ−Ｔａ合金等を用いることも可能である。また、これらの材料に窒素を含ませた材料またはシリコンとの化合物であるシリサイドを用いることも可能である。
【００９１】
次いで、レジスト（図示しない）でＰチャネル型ＴＦＴを選択的に覆い、イオン注入法によって活性層にゲート電極をマスクにしてリンイオンを自己整合的にドーピングをした。ドーズ量は１×１０13〜８×１０15atoms ／ｃｍ3 とする。レジスト除去後、同様にして、レジスト（図示しない）でＮチャネル型ＴＦＴを選択的に覆い、ボロンイオンをイオン注入法によってドーピングした。この結果、低濃度不純物領域である弱いＮ型領域（Ｎ- 領域）２０５、２０６と、弱いＰ型領域（Ｐ- 領域）２０７が形成された。（図２（Ｄ））本実施例では、イオン注入法を用いたが、他のドーピング方法、例えばプラズマドーピング法、不純物イオンを含む溶液を塗布する方法、不純物イオンを含む膜を成膜する方法を用いてよい。
【００９２】
次いで、ゲート電極１１９〜１２１を覆って、無機膜からなる保護膜３０１を形成する。本実施例でゲート電極に用いたタンタル膜は、酸化や水素の吸蔵を生じやすく、抵抗が高くなってしまうため、窒化珪素膜からなる保護膜３０１でゲート電極を覆った。この保護膜の他の材料としては窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性珪素膜またはそれらの積層膜等を用いることができる。この保護膜は、レーザー光または熱からゲート電極および配線を防ぐことができる。また、この保護膜は、異方性エッチング（フッ素系エッチングガス、プラズマ衝撃等）からゲート電極および配線を防ぐこともできる。加えて、保護膜は、後の工程である異方性エッチング工程において、エッチングストッパーとしての機能も有している。ここでの保護膜の膜厚範囲は１０〜１００ｎｍ、本実施例では２５ｎｍを成膜した。（図３（Ａ））
【００９３】
なお、この保護膜は、配線のパターニング直後に形成してもよく、工程順序は実施者が適宜決定すればよい。
【００９４】
次に、絶縁性の被膜を厚さ２００〜１０００ｎｍ、ここでは酸化珪素膜を３００ｎｍに形成した。この絶縁性の被膜の他の材料としては、窒素珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性珪素膜またはそれらの積層膜等を用いることができる。この絶縁性の被膜は、ゲート電極側面への被覆性が優れていることが重要である。そして、画素マトリクス回路を構成するＮチャネル型ＴＦＴ上にＬＤＤ領域を形成するためのレジスト３０３を形成した。（図３（Ｂ））
【００９５】
その後、絶縁性の被膜をドライエッチング法等の手段によって異方性エッチングする。この結果、図３（Ｃ）に示される状態が得られる。この工程において、保護膜がエッチングストッパーとしての役目を果たしている。
【００９６】
即ち、図３（Ｃ）において、
１）ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲート電極の側面にサイドウォール１２６、１２７が形成される。（異方性エッチングによる）
２）画素マトリクス回路を構成するＮチャネル型ＴＦＴ上には、絶縁物１２５が形成される。（エッチングマスクとしてマスク３０３使用。）
を同時に行うことができる。こうすることによって、プロセスを複雑にすることなく、後のドーピング工程によりＬＤＤ領域の幅の異なるＮチャネル型ＴＦＴを作製することができる。
【００９７】
次に、この絶縁物１２５およびサイドウォール１２６、１２７をマスクとして、保護膜３０１と絶縁膜２０４をエッチングして、ゲート絶縁膜１１６〜１１８を形成する。なお、この工程と同時または前後にレジスト３０３を除去した。（図３（Ｄ））
【００９８】
次いで、５〜１０ｋｅＶと低い加速電圧で２回目のリン元素のドーピング工程を行う。（図４（Ａ））本実施例では、ゲート電極に不純物、特に水素が添加されるのを防ぐために、イオン注入法を用いたが、他のドーピング方法、例えばプラズマドーピング法、リンイオンを含む溶液を塗布する方法、リンイオンを含む膜を成膜する方法を用いてもよい。
【００９９】
こうして、４０３、４０４、４０７、４０８で示される領域に高濃度にリン元素が添加された高濃度不純物領域（Ｎ+ 領域）が形成され、４１１、４１２で示される領域に低濃度にボロン元素と高濃度にリン元素が添加された領域が形成される。本実施例のＮ+ 型領域には、１×１０20〜８×１０21atoms ／ｃｍ3 の濃度でリンが添加されるようにした。４０１、４０２、４０５、４０６で示されるＮ- 型領域のリン濃度は、１×１０15〜１×１０17atoms ／ｃｍ3 になるように調節する。なお、Ｎチャネル型ＴＦＴにおいて、Ｎ+ 型領域はソース領域またはドレイン領域となり、Ｎ- 型領域は低濃度不純物領域となる。
【０１００】
次にＮチャネル型ＴＦＴをレジスト４１６で覆い、Ｐチャネル型ＴＦＴの活性層にボロンを添加して、Ｐ+ 型領域４１７、４１８を形成する。（図４（Ｂ））ボロンのドーズ量は、Ｐ+ 型領域のボロンイオンの濃度がＮ+ 型領域に添加されるリンイオンの濃度の１．３〜２倍程度になるようにする。本実施例では、ゲート電極に不純物、特に水素が添加されるのを防ぐために、イオン注入法を用いたが、他のドーピング方法、例えばプラズマドーピング法、ボロンイオンを含む溶液を塗布する方法、ボロンイオンを含む膜を成膜する方法を用いてよい。
【０１０１】
Ｐ+ 型領域４１７、４１８はＰチャネル型ＴＦＴのソース領域またはドレイン領域となり、Ｐ- 型領域４０９、４１０は低濃度不純物領域となる。リンイオン、ボロンイオンが注入されなかった領域４１３〜４１５が後にキャリアの移動経路となる真性または実質的に真性なチャネル形成領域である。
【０１０２】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指し、実質的に真性な領域とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲（１×１０15〜１×１０17atoms ／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【０１０３】
この後、シリサイドを形成して低抵抗化を図るため、選択的に保護膜とゲート絶縁膜を除去して、選択的にＮ+ 型領域上またはＰ+ 型領域上に金属膜を成膜する工程を加えてもよい。シリサイド化するための金属元素としては、コバルト、チタン、タンタル、タングステン、モリブデン等を用いることが可能である。
【０１０４】
次に不活性または酸化性雰囲気中において４５０℃以上、０．１〜１２時間、本実施例では５５０℃、１〜２時間の加熱処理をした。ただし、この加熱温度の上限は使用した基板の歪点温度以下である。（図４（Ｃ））
【０１０５】
上記加熱工程により、非晶質珪素膜の結晶化のために意図的に添加したＮｉが図４（Ｃ）中の矢印で模式的に示すように、チャネル形成領域からそれぞれのソース領域およびドレイン領域へ拡散する。これはこれらの領域がリン元素を高濃度に含むためであり、これらソース領域およびドレイン領域に到達した触媒元素（Ｎｉ）はそこで捕獲（ゲッタリング）される。４００〜６００℃、０．５〜４時間の加熱処理で、Ｎｉを十分ゲッタリングすることができる。
【０１０６】
その結果、チャネル形成領域内のＮｉ濃度を低減することができる。チャネル形成領域中のＮｉ濃度はＳＩＭＳの検出下限である５×１０17atoms ／ｃｍ3 以下にすることができる。他方、ゲッタリングシンクに用いたソース領域およびドレイン領域中のＮｉ濃度はチャネル形成領域よりも高くなる。
【０１０７】
Ｎ型の導電型を付与する不純物としてリンの他に、アンチモン、ビスマスを用いることができる。ゲッタリング能力が最も高いのはリンであり、次いでアンチモンである。
【０１０８】
特に、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域１１４、１１５のように、リンとボロン双方を添加して、ボロン濃度をリンの１．３〜２倍程度とした領域は、リンだけを添加したＮチャネル型ＴＦＴのソース領域およびドレイン領域よりもゲッタリング能力が高いことが実験で確認されている。
【０１０９】
更に、この加熱処理でゲッタリングと同時にソース領域およびドレイン領域および低濃度不純物領域に添加されたリン、ボロンが活性化される。従来では、アルミニウム材料の耐熱性が低かったために４５０℃程度の加熱処理しか施せなかった。本実施例では、加熱温度を５００℃以上にすることによりドーパントを十分に活性化でき加熱処理のみでソース領域およびドレイン領域をより低抵抗化することができる。
【０１１０】
更に、この加熱処理でイオンのドーピング工程の際、結晶化が破壊された領域の結晶性の改善が進行する。
【０１１１】
即ち、この不活性雰囲気または酸化性雰囲気での加熱処理において、
１）チャネル形成領域内の触媒元素濃度を低減するゲッタリング処理
２）ソース領域およびドレイン領域における不純物の活性化処理
３）イオンドーピング工程の際に生じた結晶構造のダメージを回復するアニール処理
を同時に行うことができる。
【０１１２】
この加熱処理工程と同時または前後にレーザー光や赤外光、或いは紫外光による光アニールを施す工程としてもよい。
【０１１３】
その後、図５（Ａ）に示す状態を得たら、第１の層間絶縁膜１２８を成膜する。第１の層間絶縁膜１２８としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（ＳｉＯx Ｎy ）、有機樹脂膜を用いる。有機樹脂膜としては、ポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）を用いることができる。ここでは、第１の層間絶縁膜１２８として、窒化珪素膜をプラズマＣＶＤ法により３００ｎｍの厚さに成膜する。
【０１１４】
そしてコンタクトホールの形成を行い、シリサイド化するための金属膜を選択的に設け、加熱処理を行い、シリサイド化させた後、金属膜を除去した。シリサイド化するための金属元素としては、コバルト、チタン、タンタル、タングステン、モリブデン等を用いることが可能である。こうすることによって、良好なオーミックコンタクトを得ることができる。次に、コンタクト電極を構成するための図示しない金属膜を成膜する。ここでは、この金属膜として、チタン膜とアルミニウム膜とチタン膜との３層膜をスパッタ法により成膜する。そしてこの金属膜（積層膜）をパターニングすることにより、１２９〜１３３で示される電極および配線を形成する。
【０１１５】
こうして図５（Ｂ）に示す状態を得る。次にパッシベーション膜１３８を成膜する。パッシベーション膜１３８としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜を用いる。ここでは、窒化珪素膜を２００ｎｍの厚さにプラズマＣＶＤ法でもって成膜する。
【０１１６】
次いで、第２の層間絶縁膜１３４をアクリル樹脂でもって形成する。第２の層間絶縁膜１３４としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機樹脂膜を用いる。ここでは、スピンコート法でもって膜厚１μｍの有機樹脂膜を形成する。他の有機樹脂膜としては、ポリイミド、ポリイミドアミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。
【０１１７】
次に、第２の層間絶縁膜１３４にエッチングを施し、コンタクトホールを形成した後、Ｔｉからなる金属膜３００ｎｍを成膜した。そして、この金属膜にパターニングを施してブラックマスク１３５と引出し配線１３９、１４０を形成した。本実施例においては、ブラックマスクと電極１２９で補助容量を形成している。
【０１１８】
そして、第３の層間絶縁膜１３６を再びアクリル樹脂でもって形成する。第３の層間絶縁膜１３６としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機樹脂膜を用いる。ここでは、スピンコート法でもって膜厚１μｍの第３の層間絶縁膜１３６を形成する。他の有機樹脂膜としては、ポリイミド、ポリイミドアミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。有機樹脂膜を利用した場合には、図示されるようにその表面を平坦にすることができる。
【０１１９】
次にコンタクトホールの形成を行い、画素電極１３７を形成する。ここでは、まずＩＴＯ膜を１００ｎｍの厚さにスパッタ法でもって成膜し、これをパターニングすることにより、１３７で示される画素電極を形成する。
【０１２０】
最後に３５０℃の水素雰囲気中において、１時間の加熱処理を行い、半導体層中の欠陥を減少させる。こうして図５（Ｃ）に示す状態を得る。
【０１２１】
こうして、液晶パネルを構成する一方の基板を完成させる。この基板はＴＦＴ基板と称される。この後、液晶を配向させるための配向膜（図示せず）や封止材を形成し、別に作製した対向基板と張り合わせる。そして、ＴＦＴ基板と対向基板との間に液晶を充填させることにより、液晶パネルを完成させる。
【０１２２】
以上示したように本実施例に示す構成を採用することにより、
・低ＯＦＦ電流特性及び高信頼性を有したＮチャネル型ＴＦＴからなる半導体回路
・高速動作を有したＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴからなる半導体回路
といった構成を同一基板上に集積することができた。
【０１２３】
本実施例では、簡略化するため、ゲート電極がシングルゲート構造を有する画素マトリクス部のＴＦＴを説明に用いたが、オフ電流のバラツキを低減するために、少なくともダブルゲート構造、好ましくは、トリプルゲート構造等のマルチゲート構造とする。
【０１２４】
本実施例に示したＴＦＴ構造は、トップゲート型の一例（コプレーナ型）であり、特に本実施例の構造に限定されるものではなく、ボトムゲート型ＴＦＴに適用することも可能である。また、本実施例では透過型ＬＣＤを作製した例を示したが、半導体装置の一例を示したにすぎない。なお、ＩＴＯに代えて画素電極を反射性の高い金属膜で構成し、画素電極のパターニングの変更を適宜行うことによって反射型ＬＣＤを作製することは容易にできる。また、反射型ＬＣＤを作製する際、下地膜として耐熱性金属膜上に絶縁膜を積層する構造または窒化アルミニウム上に絶縁膜を積層する構造を用いると、絶縁膜下の金属膜が放熱層として働き有効である。なお、上記工程順序を実施者が適宜変更することは可能である。
【実施例２】
【０１２５】
実施例１において、所望のしきい値が得られない場合は、しきい値を制御することが必要となる。本実施例では、図７に示したように、電極７０１〜７０３を設けた。この電極に任意の電圧を印加することによりしきい値を制御する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１２６】
本実施例では、基板上に非晶質半導体膜または結晶性半導体膜を成膜し、パターニングを行い、リン元素を添加して導電型を付与する不純物がドープされたシリコン電極７０１〜７０３を設けた。
【０１２７】
また、Ｐチャネル型ＴＦＴまたはＮチャネル型ＴＦＴのしきい値電圧をマイナス側にシフトする場合は１３族元素、例えばボロンがドープされたシリコン電極を設けることは有効である。また、プラス側にシフトする場合は１５族元素、例えばリンがドープされたシリコン電極を設ければよい。
【０１２８】
上記電極７０１〜７０３としては、Ｔａ、Ｔｉ、シリコンなどの元素を主成分とする高融点の導電性を有する材料または複数の材料の積層膜を用いることができる。
【０１２９】
その後、絶縁膜７０４で基板全面を覆った。その後、実施例１と同様にＴＦＴを作製し、図７に示す状態を得た。また、Ｐチャネル型ＴＦＴまたはＮチャネル型ＴＦＴのしきい値電圧をマイナス側にシフトする場合は１３族元素、例えばボロンを絶縁膜７０４にドープすることは有効である。また、プラス側にシフトする場合は１５族元素、例えばリンを絶縁膜７０４にドープすることが好ましい。
【０１３０】
本実施例では、電極７０１、７０２に正の電圧を印加した時、Ｎチャネル型ＴＦＴのしきい値電圧をマイナス側にシフトすることができる。また、電極に７０１、７０２に負の電圧を印加した時、Ｎチャネル型ＴＦＴのしきい値電圧をプラス側にシフトすることができる。同様に、Ｐチャネル型ＴＦＴのしきい値電圧も適宜調節することができる。
【０１３１】
また、この電極７０１〜７０３は、本実施例のように透過型液晶表示装置として用いた場合、裏面からの入射光によるＴＦＴの劣化を防止する機能をも有している。
【実施例３】
【０１３２】
本発明の構成は、単結晶シリコン基板上に半導体素子を形成し、画素マトリクス回路、周辺駆動回路を形成したＳｉチップ・ベースド液晶に適用することが可能である。本発明を反射型液晶表示装置に適用した場合の例を図８に示す。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１３３】
図８において、８０１はＰ型半導体領域、８０２はＮ型半導体領域、８０３はドレイン領域、８０４は低濃度不純物領域、８０５はＬＯＣＯＳ法により形成されたフィールド酸化膜、８０６は容量電極、８０７は金属からなる反射電極である。ソース領域及びドレイン領域はリン元素が添加されてＮ型の導電型を示す。なお、Ｐ型の導電型にするにはボロンを添加してソース領域及びドレイン領域を形成すればよい。
【実施例４】
【０１３４】
本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、珪素の結晶化を助長する触媒元素を利用して、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー結晶化処理により結晶性半導体膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１３５】
本実施例は、非晶質珪素膜の表面に触媒元素を含む溶液を塗布することによって触媒元素（Ｎｉ）を保持させる。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１〜１０００ｐｐｍとする。本実施例では１００ｐｐｍとした。この状態で非晶質珪素膜の表面にＮｉが保持される。その後不活性または酸化性雰囲気中においてエキシマレーザー光（波長２４８〜３０８ｎｍ）を照射することによって結晶性珪素膜を得た。なお、加熱処理と同時におこなってもよい。また、レーザー光の照射に代えて強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【０１３６】
本実施例では、波長２４８ｎｍのレーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を得た。
【０１３７】
以降の工程は同一であるため、省略する。こうすることにより、ＴＦＴ特性が良好なＴＦＴを作製することができた。
【０１３８】
なお、本実施例を実施例２、または実施例３と組み合わせることは可能である。
【実施例５】
【０１３９】
本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、触媒元素を用いない方法、例えば熱処理、レーザー結晶化方法を用いる。本実施例では、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー光を非晶質半導体膜に照射する結晶化処理により結晶性半導体膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１４０】
本実施例は、非晶質珪素膜を形成した後、不活性または酸化性雰囲気中においてエキシマレーザー光（波長２４８〜３０８ｎｍ）を照射することによって結晶性珪素膜を得た。なお、加熱処理と同時におこなってもよい。また、レーザー光の照射に代えて強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【０１４１】
本実施例では、波長２４８ｎｍのレーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を得た。
【０１４２】
以降の工程は同一であるため、省略する。なお、本実施例は実施例１および２とは異なり、触媒元素を用いていないため不純物が少なく、ＴＦＴ特性が良好なＴＦＴを作製することができた。
【実施例６】
【０１４３】
本実施例は、実施例１とは異なる工程順序により保護膜を形成する例である。本実施例では、サイドウォール形成後、サイドウォールを覆って保護膜を形成する方法を用いる。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して図９を用いて説明する。
【０１４４】
本実施例は、実施例１と同様に異方性エッチングにより高速駆動回路のゲート電極側面にサイドウォール９０１と、高耐圧回路のゲート電極の上面および側面に絶縁物９０２を形成する。次いで、ゲート絶縁膜の形成、リン元素の添加、ボロン元素の添加を実施例１に従って行い、保護膜９０３、層間絶縁膜９０４を形成する工程とした。
【０１４５】
次いで、不活性または酸化性雰囲気中において４５０℃以上、０．１〜１２時間の加熱処理を施すことにより、触媒元素のゲッタリング、不純物の活性化、イオンドーピング工程の際に生じた結晶構造のダメージを回復する。
【０１４６】
そして、加熱処理工程が終了した後、コンタクトホール形成後、金属膜を成膜し、加熱処理を加え、高濃度不純物領域が露出した箇所にシリサイドを形成し、金属膜を除去する工程とした。なお、保護膜を形成する際にシリサイドを形成する工程としてもよいし、シリサイドを設けない構成としてもよい。
【０１４７】
以降の工程は同一であるため、省略する。なお、本実施例を他の実施例２〜５と組み合わせることは可能である。
【実施例７】
【０１４８】
本実施例では、配線間の接続において良好なオーミックコンタクトを得るための構成を図１０を用いて説明する。画素マトリクス回路の基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１４９】
まず、実施例１と同様に絶縁表面を有する基板上に活性層とゲート絶縁膜を形成する。そして、画素マトリクス回路のＴＦＴのゲート絶縁膜と同一の材料からなる膜上に、タンタルを主成分とする層１００１上に金属材料からなる層、本実施例ではチタンを主成分とする層、例えば窒化チタン膜１００２（膜厚２０ｎｍ〜１００ｎｍ）を連続成膜してパターニングを施し、多層配線を設けた。その後、実施例１と同様に層間絶縁膜の形成、コンタクトホールの形成等を施した。
【０１５０】
このチタンを主成分とする層は、コンタクトホール（開孔部）を形成する際、タンタルを主成分とする層１００１の酸化や水素の吸蔵を防ぐ。また、チタンを主成分とする層は、開孔部を形成する際、層間絶縁膜と同時に一部が除去される場合があるが、酸素と反応しても絶縁体にならず、また除去しやすいため良好なオーミックコンタクトを得ることができる。即ち、チタンを主成分とする層は、タンタルを主成分とする層を保護するとともに、十分にエッチングマージンが取れるため開孔部の形成も容易とすることができた。そして、開孔部を形成した後、配線１００３を形成し、１００１及び１００２で示される多層配線と接続させた。その後、実施例１と同様にして図１０の状態を得た。
【０１５１】
また、チタンを主成分とする層にかえて、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｍｏ、Ｗから選ばれた一種の元素を主成分とする層を用いることができる。
【０１５２】
なお、本実施例を他の実施例２〜５に組み合わせることは可能である。
【実施例８】
【０１５３】
上記実施例１〜７に示した構成を含むＴＦＴ基板（素子形成側基板）を用いてＡＭＬＣＤを構成した場合の例について説明する。ここで本実施例のＡＭＬＣＤの外観を図１１に示す。
【０１５４】
図１１（Ａ）において、１１０１はＴＦＴ基板であり、画素マトリクス部１１０２、ソース側駆動回路１１０３、ゲート側駆動回路１１０４が形成されている。画素マトリクス部は、図６（Ａ）および図１に相当し、その一部を示した。また、駆動回路は、図６（Ｂ）及び図１に相当し、その一部を示したようにＮ型ＴＦＴとＰ型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路で構成することが好ましい。また、１１０５は対向基板である。
【０１５５】
図１１（Ａ）に示すＡＭＬＣＤはアクティブマトリクス基板１１０１と対向基板１１０５とが端面を揃えて貼り合わされている。ただし、ある一部だけは対向基板１１０５を取り除き、露出したアクティブマトリクス基板に対してＦＰＣ（フレキシブル・プリント・サーキット）１１０６を接続してある。このＦＰＣ１１０６によって外部信号を回路内部へと伝達する。
【０１５６】
また、ＦＰＣ１１０６を取り付ける面を利用してＩＣチップ１１０７、１１０８が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路など、様々な回路をシリコン基板上に形成して構成される。図１１（Ａ）では２個取り付けられているが、１個でも良いし、さらに複数個であっても良い。
【０１５７】
また、図１１（Ｂ）の様な構成もとりうる。図１１（Ｂ）において図９（Ａ）と同一の部分は同じ符号を付してある。ここでは図１１（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴでもって形成されたロジック回路（論理回路）１１０９によって行う例を示している。この場合、ロジック回路１１０９も駆動回路１１０３、１１０４と同様にＣＭＯＳ回路を基本として構成される。
【０１５８】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。
【実施例９】
【０１５９】
実施例８に示したＡＭＬＣＤは、様々な電子機器のディスプレイとして利用される。なお、本実施例に挙げる電子機器とは、半導体回路を搭載した半導体装置と定義する。
【０１６０】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図１２に示す。
【０１６１】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は受像部２２０３、表示装置２２０５等に適用できる。
【０１６２】
図１２（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１６３】
図１２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声入力部２００３、表示装置２００４等に適用することができる。
【０１６４】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６に適用することができる。
【０１６５】
図１２（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１６６】
図１２（Ｆ）は携帯書籍であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。記憶媒体（ＭＤ、ＤＶＤ等）に記憶されたデータまたはアンテナ（たとえば衛星アンテナ等）から得られるデータを表示する。本発明は表示装置２５０２、２５０３に適用することができる。
【０１６７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、他にも電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【図面の簡単な説明】
【０１６８】
【図１】本発明の構成の一例を示す断面図（実施例１）
【図２】本発明の作製工程一例を示す断面図（実施例１）
【図３】本発明の作製工程一例を示す断面図（実施例１）
【図４】本発明の作製工程一例を示す断面図（実施例１）
【図５】本発明の作製工程一例を示す断面図（実施例１）
【図６】本発明の構成の上面図（実施例１）
【図７】本発明の構成の一例を示す断面図（実施例２）
【図８】本発明の構成の一例を示す断面図（実施例３）
【図９】本発明の構成の一例を示す断面図（実施例６）
【図１０】本発明の構成の一例を示す断面図（実施例７）
【図１１】ＡＭＬＣＤの外観
【図１２】電子機器
【符号の説明】
【０１６９】
１００ 基板
１０１ チャネル形成領域
１０２、１０３ 低濃度不純物領域
１０４、１０５ 高濃度不純物領域
１０６ チャネル形成領域
１０７、１０８ 低濃度不純物領域
１０９、１１０ 高濃度不純物領域
１１１ チャネル形成領域
１１２、１１３ 低濃度不純物領域
１１４、１１５ 高濃度不純物領域
１１６〜１１８ ゲート絶縁膜
１１９〜１２１ ゲート電極（ゲート配線）
１２２〜１２４ 保護膜
１２５ 絶縁物
１２６、１２７ サイドウォール
１２８ 第１の層間絶縁膜
１２９〜１３３ 配線（ソース電極およびドレイン電極）
１３４ 第２の層間絶縁膜
１３５ ブラックマスク
１３６ 第３の層間絶縁膜
１３７ 画素電極
１３８ パッシベーション膜
１３９、１４０ 引出し配線
【技術分野】
【０００１】
本発明は、絶縁ゲート型トランジスタ等の半導体素子を複数個有する半導体回路、特にアクティブマトリクス回路（高耐圧回路部）と、これを駆動するための論理回路（高速駆動回路部）とを同一基板上に有する半導体回路を備えた半導体装置とその作製方法に関するものである。本発明を利用して作製される半導体回路は、ガラス等の絶縁基板上、単結晶シリコン等の半導体基板の上に形成された絶縁被膜上、いずれにも形成される。
【０００２】
特に本発明は、液晶ディスプレー等のように、画素マトリクス回路と、それを駆動する論理回路を有する半導体装置において効果を発揮する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の絶縁ゲート型トランジスタ（半導体素子）だけでなく、これらで半導体素子で構成された半導体集積回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含む。
【背景技術】
【０００３】
絶縁性を有する基板上に形成された薄膜トランジスタ（ＴＦＴ）等により画素マトリクス回路および駆動回路を構成したアクティブマトリクス型液晶ディスプレイが注目を浴びている。液晶ディスプレイは０．５〜２０インチ程度のものまで表示ディスプレイとして利用されている。
【０００４】
液晶ディスプレイ開発の１つの方向に大面積化がある。しかし、大面積化すると画素表示部となる画素マトリクス回路も大面積化し、これに伴ってマトリクス状に配列されたソース配線およびゲート配線が長くなるため、配線抵抗が増大している。さらに高精細化が要求されるために配線を細くする必要があり、配線抵抗の増大がより顕在化されている。また、ソース配線およびゲート配線には画素毎にＴＦＴ等のスイッチング素子が接続され、画素数が増大するため寄生容量の増大も問題となる。液晶ディスプレイでは、一般にゲート配線とゲート電極は一体的に形成されており、パネルの大面積化に伴ってゲート信号の遅延が顕在化されている。
【０００５】
従って、ゲート電極配線材料の抵抗率が低ければ低いほどゲート配線を細く、且つ長くすることが可能になり、これにより大面積化が図れる。従来、ゲート電極配線材料としてＡｌ、Ｔａ、Ｔｉ等が用いられているが、中でもＡｌが最も抵抗率が低く、陽極酸化可能な金属であるため多用されている。しかしながら、Ａｌは陽極酸化膜の形成により、耐熱性を向上させることができるものの、３００℃〜４００℃のプロセス温度であっても、ウィスカーやヒロックの発生、配線の変形、絶縁膜や活性層への拡散が生じ、ＴＦＴの動作不良、ＴＦＴ特性の低下の主な原因となっていた。
【０００６】
さらに大面積化、高精細化を図るためには、より低比抵抗で、且つ高耐熱性を有する電極構造が必要とされている。
【０００７】
また、液晶ディスプレイ開発の１つの方向に集積化がある。一般に周辺駆動回路一体型と称される構成が知られている。これは、画素マトリクス部と周辺駆動回路部を同一基板上に集積したものである。この周辺駆動回路一体型の構成は、作製コストを低減でき、また全体の構成を小型化できるという有意性がある。
【０００８】
通常、画素マトリクス回路には、Ｐチャネル型またはＮチャネル型の薄膜トランジスタ（ＴＦＴ）の一方がスイッチング素子として配置される。また、周辺駆動回路は、主に論理回路（高速駆動回路）で構成されており、代表的なものとしてＰチャネル型とＮチャネル型ＴＦＴとで構成されるＣＭＯＳ回路等が配置される。
【０００９】
例えば、画素マトリクス回路に配置されるＴＦＴは、画素電極における電荷保持機能が必要とされるため、厳しい低ＯＦＦ電流特性が要求される。
【００１０】
一方、周辺駆動回路に配置される論理回路のＴＦＴは、高速動作特性や、小電流で駆動することができる特性が要求される。
【００１１】
このように、画素マトリクス回路と論理回路とでは要求されるＴＦＴの特性が異なる。そのため、それぞれの要求に合ったＴＦＴ構造を形成し、画素マトリクス回路と論理回路を作製することが望ましい。そのためにプロセスが複雑化し、歩留り低下やコスト上昇を招くことは望ましくない。
【００１２】
そのため、このような周辺駆動回路一体型の液晶表示装置においては、画素マトリクス回路と論理回路とに配置されるＴＦＴとが同一基板上に同時に平行して作製することが求められている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来より上記問題を解決するための一つの手段としてＬＤＤ（ライトドープドレイン）領域を備えた薄膜トランジスタの構造が知られている。ＬＤＤ領域は、チャネル形成領域とドレイン領域の間に形成される電界の強度を緩和し、薄膜トランジスタのＯＦＦ電流値の低減、劣化の防止の役割を果たしている。また、ＬＤＤ領域を形成することによって低ＯＦＦ電流特性を得ていた。
【００１４】
従来、ＬＤＤ領域は陽極酸化膜を用いる自己整合プロセス（セルフアラインプロセス）により作製されていた。しかしながら、この自己整合プロセスは微細化に適しておらず、線幅及び陽極酸化条件を調節することが困難となっていた。
【００１５】
本発明の具体的な課題は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。即ち、本発明はＴＦＴの新規な構造と生産性の高い製造工程を提供するものである。
【課題を解決するための手段】
【００１６】
本発明の第１の特徴は、ＴＦＴのゲート配線およびゲート電極の構造として、耐熱性の高い材料を用いた多層構造とし、例えばＴａＮ膜を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層し、さらにこのＴａ膜の上にＴａＮ膜を積層する多層構造とし、さらに無機膜、代表的には窒化珪素膜からなる保護膜（１０〜１００ｎｍ）で覆う構造とする。
【００１７】
本明細書中で開示する本発明の第１の構成は、絶縁表面を有する基板上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されているチャネル形成領域と、少なくとも前記チャネル形成領域上に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接して形成されたゲート電極と、少なくとも前記ゲート電極の上面または側面を覆う保護膜とを有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１８】
上記構成において、前記ゲート電極は多層構造を有し、タンタル、モリブデン、チタン、クロム、シリコンから選ばれた一種の元素を主成分とする層を少なくとも一層含むことを特徴としている。
【００１９】
上記構成において、前記ゲート電極は、前記基板側から順に窒素を含むタンタルを主成分とする第１の層、タンタルを主成分とする第２の層、および窒素を含むタンタルを主成分とする第３の層からなる三層構造を有することを特徴としている。
【００２０】
また、上記構成において、前記チャネル形成領域は、シリコンの結晶化を助長する触媒元素を含有し、前記触媒元素の濃度は、前記チャネル形成領域よりも前記ソース領域および前記ドレイン領域のほうが高いことを特徴としている。
【００２１】
本明細書中で開示する本発明の第２の構成は、絶縁表面を有する基板上に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されているチャネル形成領域と、前記ソース領域と前記チャネル形成領域の間および前記ドレイン領域と前記チャネル形成領域の間に形成されている低濃度不純物領域と、少なくとも前記チャネル形成領域上に形成されたゲート絶縁膜と、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接して形成されたゲート電極と、少なくとも前記ゲート電極の上面または側面を覆う保護膜とを有し、前記ゲート電極は、前記基板側から順に窒素を含む第１のタンタル層、第２のタンタル層、および窒素を含む第３のタンタル層からなる３層構造を有し、前記チャネル形成領域は、シリコンの結晶化を助長する触媒元素を含有し、前記触媒元素の濃度は、チャネル形成領域よりもソース領域およびドレイン領域のほうが高いことを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００２２】
上記構成において、前記ゲート電極の上面および側面に前記保護膜を介して絶縁物を有し、前記低濃度不純物領域と前記ドレイン領域との境界と、前記低濃度不純物領域と前記ソース領域との境界は、前記絶縁物により決定されることを特徴としている。
【００２３】
上記構成において、前記ゲート電極の側面に前記保護膜を介してサイドウォールを有し、前記低濃度不純物領域と前記ドレイン領域との境界と、前記低濃度不純物領域と前記ソース領域との境界は、前記サイドウォールにより決定されることを特徴としている。
【００２４】
上記構成において、前記ゲート電極の側面に接してサイドウォールを有し、ゲート電極の上面および前記サイドウォールは、前記保護膜により覆われていることを特徴としている。
【００２５】
上記構成において、前記ソース領域および前記ドレイン領域には、Ｎ型の導電型を付与する不純物が添加されていることを特徴としている。
【００２６】
上記各構成において、前記ソース領域および前記ドレイン領域には、Ｎ型の導電型を付与する不純物およびＰ型の導電型を付与する不純物が添加されていることを特徴としている。
【００２７】
上記構成において、前記ソース領域および前記ドレイン領域は、少なくとも一部がシリサイドであることを特徴としている。
【００２８】
本発明の第２の特徴は、異方性エッチングによりサイドウォールを形成すると同時に、マスクを利用して絶縁物（前記サイドウォールよりも寸法の大きい）を形成することである。高速駆動回路部においては、サイドウォールを用いた自己整合プロセス（セルフアライン）によってＬＤＤ構造を有するＴＦＴを配置する。一方、高耐圧回路部においては、マスクを用いた非自己整合プロセス（ノンセルフアライン）によってＬＤＤ構造を有するＴＦＴを配置する。
【００２９】
本明細書中で開示する本発明の第３の構成は、同一基板上に、第１の半導体素子からなる高耐圧回路と第２の半導体素子からなる高速駆動回路とを備えた半導体装置であって、前記高耐圧回路は、第１のゲート電極と、前記第１のゲート電極の上面および側面を覆う絶縁物と、前記絶縁物をマスクとしてＮ型またはＰ型の導電型を付与する不純物が添加された第１のソース領域および第１のドレイン領域と、を有する第１の半導体素子からなり、前記高速駆動回路は、第２のゲート電極と、前記第２のゲート電極の側面にサイドウォールと、前記サイドウォールをマスクとしてＮ型またはＰ型の導電型を付与する不純物が添加された第２のソース領域および第２のドレイン領域と、を有する第２の半導体素子からなることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００３０】
本明細書中で開示する本発明の第４の構成は、タンタルを主成分とする材料からなる層上に金属材料からなる層が積層された多層配線と、前記多層配線を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線と、を有し、前記層間絶縁膜には開孔部が形成されており、前記開孔部を介して前記多層配線と前記金属配線とが接続されていることを特徴とする半導体装置である。
【００３１】
本明細書中で開示する本発明の第５の構成は、絶縁表面を有する基板上に半導体素子からなる半導体回路を備えた半導体装置の作製方法であって、絶縁表面を有する基板上に結晶性半導体膜を形成する工程と、前記結晶性半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に配線を形成する工程と、前記配線をドーピングマスクとしてＮ型の導電型を付与する不純物を添加する第１のドーピングをする工程と、前記配線を覆って保護膜を形成する工程と、前記配線および前記保護膜を覆って絶縁膜を形成する工程と、前記絶縁膜上の一部にマスクを形成する工程と、異方性エッチングを行うことによって、前記絶縁膜をエッチングし配線側面に概略三角形状の絶縁物を形成すると同時に、前記マスクの下方に存在する絶縁物を残す工程と、前記概略三角形状の絶縁物、前記絶縁物、およびゲート電極をドーピングマスクとして第１のドーピングより高濃度の第２のドーピングをする工程と、加熱処理を施し、前記触媒元素をゲッタリングさせる工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００３２】
本明細書中で開示する本発明の第６の構成は、絶縁表面を有する基板上に半導体素子からなる半導体回路を備えた半導体装置の作製方法であって、絶縁表面を有する基板上に結晶性半導体膜を形成する工程と、前記結晶性半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に配線を形成する工程と、前記配線を覆って絶縁膜を形成する工程と、前記絶縁膜上の一部にマスクを形成する工程と、異方性エッチングを行うことによって、前記絶縁膜をエッチングし配線側面に概略三角形状の絶縁物を形成すると同時に、前記マスクの下方に存在する絶縁物を残す工程と、前記概略三角形状の絶縁物、前記絶縁物、およびゲート電極をドーピングマスクとしてＮ型の導電型を付与する不純物またはＰ型の導電型を付与する不純物を添加する工程と、を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００３３】
上記第５の構成または第６の構成に記載のゲート絶縁膜上に配線を形成する工程は、前記基板側から順に窒素を含む第１のタンタル層、第２のタンタル層、および窒素を含む第３のタンタル層を連続して成膜し、パターニングする工程であることを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法。
【００３４】
上記第５の構成または第６の構成に記載の絶縁表面を有する基板上に結晶性半導体膜を形成する工程は、前記絶縁表面に接して非晶質半導体膜を形成する工程と、前記非晶質半導体膜に珪素の結晶化を助長する触媒元素を保持させる工程と、加熱処理により、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する工程を有することを特徴としている。
【００３５】
上記第５の構成または第６の構成に記載の絶縁表面を有する基板上に結晶性半導体膜を形成する工程は、前記絶縁表面に接して非晶質半導体膜を形成する工程と、前記非晶質半導体膜に珪素の結晶化を助長する触媒元素を保持させる工程と、レーザー光の照射により、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する工程を有することを特徴としている。
【発明の効果】
【００３６】
本明細書で開示する発明を利用することで、工程を増加することなく、同一基板上に異なる特性を有する薄膜トランジスタを集積化することができる。そして、全体としてのバランスがとれた周辺駆動回路一体型のアクティブマトリクス型液晶表示装置を提供することができる。
【００３７】
具体的には、高信頼性の要求される回路、例えば画素マトリクス部のＮチャネル型ＴＦＴにおいては、低ＯＦＦ電流を特性を有した薄膜トランジスタを形成できる。
【００３８】
また、周辺駆動回路、例えばＣＭＯＳ回路のＮチャネル型ＴＦＴにおいては、高速駆動可能な薄膜トランジスタを形成できる。また、周辺駆動回路、例えばＣＭＯＳ回路のＰチャネル型ＴＦＴにおいては、Ｎチャネル型ＴＦＴと同様に高速駆動可能な薄膜トランジスタを形成することができる。
【００３９】
また、本明細書で開示する発明を利用することで、ゲート配線および電極（配線幅：０．１μｍ〜５μｍ）を作製した後、高温（４００度以上）での加熱処理を行った場合においても、良好なＴＦＴ特性を有する半導体装置を得ることができる。
【００４０】
本明細書に開示する発明は、アクティブマトリクス型を有した他のフラットパネルディスプレイに利用することもできる。例えば、ＥＬ素子を利用したアクティブマトリクス表示装置に利用することができる。
【発明を実施するための最良の形態】
【００４１】
本発明においては、ゲート配線およびゲート電極の配線材料として、耐熱性の高い材料を用いた多層構造とし、好ましくは、タンタル（Ｔａ）またはタンタルを主成分とする材料を少なくとも一層に用いる構造とする。なお、タンタルはシリコンと仕事関数が近いため、ＴＦＴのしきい値のシフトが少なく好ましい配線材料である。
【００４２】
Ｔａには２種類の結晶構造（体心立方格子〔α─Ｔａ〕、正方格子構造〔β─Ｔａ〕）があることが知られている。正方格子構造〔β─Ｔａ〕を有する薄膜の固有抵抗は、１７０〜２００μΩｃｍ程度であり、体心立方格子〔α─Ｔａ〕を有する薄膜の抵抗値は、１３〜１５μΩｃｍである。一般に、Ｔａ薄膜はそのほとんどがβ─Ｔａとなるが、成膜時に不純物、例えばＮ2 を微量に混入させることによってα─Ｔａ（ｂｃｃーＴａとも呼ばれる）を形成できることが知られている。
【００４３】
本発明においては、ＴａＮ膜を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層すると、α─Ｔａを得ることができた。特に、ＴａＮ膜の膜の成分にもよるが、ＴａＮ膜の膜厚は、膜厚３０ｎｍ以上、好ましくは４０ｎｍ以上とし、Ｔａ膜を積層するとα─Ｔａを得ることができた。
【００４４】
ただし、タンタルまたはタンタルを主成分とする材料は、酸化しやすく、さらに水素を吸蔵しやすい性質を有しているため、成膜後に酸化や水素の吸蔵等の膜質変化が生じて抵抗が大きくなってしまう問題が生じていた。
【００４５】
そこで、本発明においては、ゲート配線およびゲート電極の構造として、ＴａＮ膜を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層し、さらにこのＴａ膜の上にＴａＮ膜を積層する３層構造とし、さらに保護膜で覆う構造とする。
【００４６】
ＴａＮ膜は、Ｔａ膜と比較して酸化しにくく、また水素を吸蔵しにくいため、本発明では、ＴａＮ膜でＴａ膜を挟み込む構造（ＴａＮ／Ｔａ／ＴａＮ）とした。こうすることによって、膜質の変化を防いだ。加えて、最上層としてＴａＮ膜を積層したのは、他の配線とのコンタクトを形成する際、Ｔａ膜が露出して酸化や水素の吸蔵を防ぐためである。
【００４７】
このように連続成膜して３層構造とし、成膜後、熱処理工程を加える前に、さらに保護膜で覆う構造とすることで、酸化や水素の吸蔵により抵抗が増大することを防止した。
【００４８】
表１に２時間の熱処理（４５０℃、５００℃、５５０℃、６００℃）前後のタンタル多層膜（ＴａＮ／Ｔａ／ＴａＮ；膜厚５０ｎｍ／２５０ｎｍ／５０ｎｍ）の抵抗値の変化を示す。この実験における温度履歴は４００℃から処理温度の１０℃下まで９．９℃／分で昇温した後、処理温度まで５℃／分で昇温し、２時間保持した後、徐冷したのちに、測定を行った。
【００４９】
【表１】
【００５０】
表１より、加熱温度が上がるに従って、タンタル多層膜が変質（酸化等）したため、抵抗値と膜厚が増加していることが読み取れる。
【００５１】
次に、表２に２時間（４５０℃、５００℃、５５０℃、６００℃）の熱処理前後の保護膜（ＳｉＮ：膜厚２５ｎｍ）で覆われたタンタル多層膜（ＴａＮ／Ｔａ／ＴａＮ）の抵抗値の変化を示す。なお、温度履歴は表１と同一とした。
【００５２】
【表２】
【００５３】
表２より、保護膜（ＳｉＮ）をつけることにより熱処理による抵抗値や膜厚の増加が抑制されることが読み取れる。
【００５４】
以上のことから、耐熱性の高いＴａ膜またはＴａを主成分とする膜を配線材料に用い、さらに保護膜で覆うことで、高温（４００〜７００℃）での加熱処理を施すことが可能となり、例えば結晶性半導体膜中の金属元素をゲッタリングする処理等を施すことができる。このような加熱処理を加えても、ゲート配線（配線幅：０．１μｍ〜５μｍ）が耐えうる温度範囲以内であり、且つ保護膜により保護されているので酸化されずに、低抵抗な配線を維持することができる。
【００５５】
また、ＴａＮ膜における窒素組成比は、５〜６０％の範囲とするが、スパッタ装置やスパッタ条件等によって左右されるため、上記数値には必ずしも限定されない。なお、Ａｒ（アルゴン）またはＸｅ（キセノン）を用いたプラズマを用いてα─Ｔａ膜を得ることが好ましい。
【００５６】
また、タンタルに代えて、チタン、クロム、モリブデン、シリコン等を用いることも可能である。また、それらの合金、例えば、Ｍｏ−Ｔａ合金、Ｎｂ−Ｔａ合金、Ｗ−Ｔａ合金等を用いることも可能である。また、これらの合金に窒素を含ませた合金を用いることも可能である。
【００５７】
本発明の保護膜としては、無機絶縁膜、例えば、窒化珪素膜、窒化酸化珪素膜またはそれらの積層膜等を用いることができる。ただし、保護膜に酸素または水素等を含む場合は、酸化または水素の吸蔵によって、抵抗が増大する恐れがあるため、保護膜中の酸素または水素の含有率が低いことが望ましい。なお、保護膜の膜厚は１０〜１００ｎｍの範囲であれば、保護膜としての機能を果たす。また、保護膜を形成する工程は、熱処理を加える工程の前であれば特に限定されず、例えば、ゲート電極形成後、サイドウォール形成後、またはドーピング工程後に形成する構成としてもよい。
【００５８】
また、配線間の接続において良好なオーミックコンタクトを得るための他の構成として、図１０に示すように、タンタルを主成分とする層１００１上にチタンを主成分とする層１００２を積層した多層配線を設ける構成とすることが好ましい。このチタンを主成分とする層は、コンタクトホールを形成する際、タンタルを主成分とする層１００１の酸化や水素の吸蔵を防ぐ。また、チタンを主成分とする層は、露出して酸化しても絶縁体にならないため良好なオーミックコンタクトを得ることができる。即ち、チタンを主成分とする層は、タンタルを主成分とする層を保護するとともに、十分にエッチング工程の際にマージンがとれ、コンタクトホール（開孔部）の形成をも容易とする。
【００５９】
また、本発明においては、従来の陽極酸化工程によるＬＤＤ領域の形成（自己整合プロセスを用いた）を用いず、新規な方法によってＬＤＤ領域を形成することを特徴としている。
【００６０】
本発明においては、図３（Ｃ）〜図４（Ａ）に示す工程を利用することにより工程数を増加することなく、同時に、画素マトリクス部（高耐圧回路部）と論理回路部（高速駆動回路部）のそれぞれにおいて、Ｎチャネル型のＴＦＴの構造を異ならせる。
【００６１】
図３（Ｃ）に示す工程では、図３（Ｂ）で形成した絶縁膜３０２に異方性エッチングを施す。この工程により、画素マトリクス部（高耐圧回路部）においては形成されたマスク３０３の下に絶縁物１２５と、高速駆動回路部においてはサイドウォール１２６、１２７とが同時に形成される。なお、この工程においては、保護膜３０１がエッチングストッパーとして働き、ゲート電極１１９〜１２１を保護する。
【００６２】
なお、図３（Ｃ）〜図４（Ａ）に示す工程では、ＬＤＤ幅を調節して特性の異なる２種類のＴＦＴを作製した例を示したが、マスク３０３を適宜変更することによって、必要な幅を有するＬＤＤ領域を必要に応じて適宜形成することができる。
【００６３】
本発明の高耐圧回路部においては、図３（Ｃ）に示すマスク３０３と絶縁物１２５を用いた非自己整合プロセス（ノンセルフアライン）によって不純物が保持された低濃度不純物領域４０１、４０２を備えたＮチャネル型のＴＦＴを配置する。
【００６４】
本明細書でいう高耐圧回路部とは、高速耐圧が優先される回路、例えば液晶に電圧を印加するための画素マトリクス回路、信号を増幅するためのバッファ回路等を指している。
【００６５】
この高耐圧回路部、例えば、画素マトリクス部における低濃度不純物領域４０１、４０２は、ＯＦＦ電流を低減するために、０．１〜５μｍ（好ましくは０。３〜２μｍ）程度の比較的大きな寸法とする。また、ドレインに加わる信号電圧が反転した場合における動作の対称性を確保するためにソース側とドレイン側の低濃度不純物領域の寸法は可能な限り同一となるようにすることが好ましい。なお、本明細書において、この寸法は、キャリアの移動方向４００におけるものとして定義される。
【００６６】
上記のような構成とすることで、画素マトリクス部に配置するＴＦＴを低ＯＦＦ電流特性を有したものとする。
【００６７】
一方、本発明の高速駆動回路部においては、図３（Ｃ）に示すサイドウォール１２６を用いた自己整合プロセス（セルフアライン）によって不純物が保持された低濃度不純物領域４０５、４０６、４０９、４１０を備えたＮチャネル型のＴＦＴを配置する。
【００６８】
本明細書でいう高速駆動回路部とは、表示装置を駆動するための論理回路のことを指しており、高速動作が優先される回路、例えばＣＭＯＳ回路等を指している。
【００６９】
なお、この高速駆動回路部における低濃度不純物領域は、高速動作させるために、高耐圧回路部における低濃度不純物領域よりその寸法を小さくする。
【００７０】
上記のような構成とすることで、高速駆動回路部に配置するＴＦＴを高速駆動特性を有したものとする。
【００７１】
このようにして、プロセスを複雑にすることなく、図１に示すように、画素マトリクス部とＣＭＯＳ回路部のそれぞれにおいて、Ｎチャネル型のＴＦＴの構造を異なるものとすることができる。
【００７２】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【実施例１】
【００７３】
本願発明を利用した半導体素子からなる半導体回路を備えた半導体装置について、図１を用いてその構造の一例を説明する。なお、本発明にかかる半導体装置は、同一基板上に周辺駆動回路部と画素マトリクス回路部とを備えている。本実施例では、図示を容易にするため、同一基板上に周辺駆動回路部の一部を構成するＣＭＯＳ回路１４３と、画素マトリクス回路部１４１の一部を構成するＮチャネル型ＴＦＴ１４２とが示されている。
【００７４】
また、図６は図１の上面図に相当する図であり、図６において、太線Ａ−Ａ’で切断した部分が、図１の画素マトリクス部の断面構造に相当し、太線Ｂ−Ｂ’で切断した部分が、図１のＣＭＯＳ回路の断面構造に相当する。
【００７５】
基板上には、いずれの薄膜トランジスタ（ＴＦＴ）においても結晶性半導体膜からなる活性層が所定の形状にパターニング形成されている。
【００７６】
高速駆動回路であるＣＭＯＳ回路１４３のＰチャネル型ＴＦＴ１４５の場合には、活性層としてＰ+ 型の高濃度不純物領域１１４、１１５（ソース領域及びドレイン領域）と、チャネル形成領域１１１と、前記Ｐ+ 型の高濃度不純物領域と前記チャネル形成領域の間にＰ- 型の低濃度不純物領域１１２、１１３が形成されている。さらにチャネル形成領域上にはゲート絶縁膜１１８が形成され、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接して形成されたゲート電極１２１と、前記ゲート電極を覆う保護膜１２４が形成されている。そしてゲート電極の側面に保護膜を介して断面形状が概略三角形状の絶縁物１２７（サイドウォール）が設けられている。その上を覆って第１の層間絶縁膜１２８、パッシベーション膜１３８、第２の層間絶縁膜１３４が形成されている。そして高濃度不純物領域１１４、１１５に配線１３２、１３３と引出し配線１３９、１４０が接続され、さらに第３の層間絶縁膜１３６が形成されている。
【００７７】
一方、ＣＭＯＳ回路のＮチャネル型ＴＦＴ１４４の活性層については、Ｎ+ 型の高濃度不純物領域１０９、１１０（ソース領域及びドレイン領域）と、チャネル形成領域１０６と、前記Ｎ+ 型の高濃度不純物領域と前記チャネル形成領域の間にＮ- 型の低濃度不純物領域１０７、１０８が形成されている。なお、ＣＭＯＳ回路のＮチャネル型ＴＦＴにおいて、活性層以外の部分は、Ｐチャネル型ＴＦＴと同一構造である。
【００７８】
また、高耐圧回路である画素マトリクス部１４１を形成するＮチャネル型ＴＦＴ１４２については、ＣＭＯＳ回路１４３のＮチャネル型ＴＦＴ１４４の構造とは全く異なっており、活性層においてはＣＭＯＳ回路のＮチャネル型ＴＦＴと比較して低濃度不純物領域の寸法が大きい。また、ゲート電極１１９の上面及び側面は保護膜１２２を介して絶縁物１２５で覆われている。最後に、ソース領域１０５に配線１３０が接続される一方、ドレイン領域１０４には配線１２９を接続し、パッシベーション膜１３８、第２の層間絶縁膜１３４上にブラックマスク１３５を設け、さらにＩＴＯ等の画素電極１３７が形成されている。なお、画素マトリクス部においては、キャリアの移動方向が逆転する場合があるため、ソース領域とドレイン領域が逆転する場合がある。
【００７９】
また、いずれの薄膜トランジスタ（ＴＦＴ）においてもドレイン側に配置された低濃度不純物領域は、チャネル形成領域とドレイン領域との間の電界を緩和させるという機能を有している。その機能によって、ＯＦＦ動作時におけるドレイン−チャネル間のキャリアの移動を抑制し、ＯＦＦ電流を低減させることができる。他方で上記機能によって、ホットキャリア効果による劣化を抑制することができる。
【００８０】
次に、図２を参照して、図１に示した半導体装置の作製方法を詳細に説明する。
【００８１】
まず、絶縁表面を有する基板を用意する。基板としては、ガラス基板、石英基板、セラミックス基板、半導体基板を用いることができる。本実施例においては基板１００として石英基板を用いた。なお、平坦性を向上させるため、この基板上に下地膜（酸化珪素膜、窒化珪素膜、窒化酸化珪素膜等からなる）を設ける構成としてもよい。
【００８２】
次に、基板に活性層を形成する。活性層は２０〜１００ｎｍ（好ましくは２５〜７０ｎｍ）の結晶性半導体膜（代表的には結晶性珪素膜）で構成すればよい。結晶性珪素膜の形成方法は、公知の如何なる手段、例えば、レ─ザー結晶化、熱結晶化等を用いてもよいが、本実施例では非晶質半導体膜の結晶化の際に結晶化を助長する触媒元素（ニッケル）を添加する方法を用いた。なお、この技術については特開平7-130652号公報、特開平9-312260号等に詳細に記載されている。結晶化を助長する金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類のものを用いる。また、非晶質半導体膜中の拡散が置換型拡散であるＧｅ、Ｐｂを用いることもできる。また、他の非晶質半導体膜として、Ｇｅを含む珪素膜を用いることができる。
【００８３】
本実施例では膜厚５０ｎｍの非晶質珪素膜を減圧ＣＶＤ法で成膜した。次にＴＥＯＳを原料に用いて酸化珪素膜を１５０ｎｍの厚さに成膜し、ウエットエッチングによって開口部を形成した。そして、スピナーを用いてＮｉ酢酸溶液を塗布し、更に乾燥させてＮｉ層を形成した。ただし、Ｎｉ層は完全な層を成しているものではない。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１〜２０ｐｐｍとする。本実施例では１０ｐｐｍとした。この状態で開口部における非晶質珪素膜にＮｉが保持される。次に窒素雰囲気中において５７０℃、１４時間加熱することによって結晶性珪素膜を得た。この際、開口部におけるＮｉが保持された領域から基板表面と概略平行に結晶成長する。このような結晶成長の形態を横成長と呼んでいる。こうして形成された結晶性珪素膜は、結晶粒界において、結晶格子が連続的に連なり優れた結晶性を有するポリシリコン膜である。
【００８４】
この後、ゲッタリング工程、例えば窒素、酸素またはハロゲン雰囲気中において４００〜１０００℃、０．１〜１２時間の熱処理を施して酸化膜を形成し、その酸化膜を除去する工程を加えて膜中の触媒元素を低減し、さらに良好な結晶性珪素膜としてもよい。
【００８５】
次いで、得られた結晶性珪素膜を通常のフォトリソ工程でパターニングして、Ｎチャネル型ＴＦＴ１４４の活性層２０２と、Ｐチャネル型ＴＦＴ１４５の活性層２０３と、画素マトリクス回路を構成するＮチャネル型ＴＦＴ１４２の活性層２０１とを得た。（図２（Ａ））なお、図２では各１つづつ（計３個）図示したが、実際は回路構成に合わせてＮチャネル型ＴＦＴとＰチャネル型ＴＦＴがそれぞれ複数形成されている。
【００８６】
次に、活性層２０１〜２０３を覆って、後の工程によりゲート絶縁膜１１６〜１１８となる絶縁膜２０４ａ、２０４ｂを形成する。本実施例では、酸化窒化珪素膜（ＳｉｘＮｙ）からなる１００ｎｍの厚さの絶縁膜２０４ａ、５０ｎｍの厚さの絶縁膜２０４ｂを形成した。（図２（Ｂ））高耐圧回路のゲート絶縁膜となる領域の膜厚を選択的に高速駆動回路のゲート絶縁膜となる領域よりも厚くして、さらなる高耐圧を得る構成とする。膜厚の異なる絶縁膜を形成する方法は公知の手段を用いればよく、例えば５０ｎｍの膜厚の絶縁膜を全面に成膜した後、選択的に５０ｎｍの膜厚の絶縁膜を積層する方法等を用いればよい。この絶縁膜２０４ａ、２０４ｂとしては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜またはこれらの積層膜を１０〜３００ｎｍの膜厚で用いることができる。また、この絶縁膜の成膜後に、ゲッタリング工程、例えば窒素、酸素またはハロゲン雰囲気中において４００〜１０００℃、０．１〜１２時間の熱処理を施して酸化膜を形成し、触媒元素を低減すると同時にその酸化膜をゲート絶縁膜の一部とする工程を加えてもよい。
【００８７】
その後、絶縁膜上にスパッタ装置内に導入する窒素ガスを調節することによって窒化タンタル膜（ＴａＮ（膜厚範囲３０〜１００ｎｍ））と、当該窒化タンタル膜上にタンタル膜（Ｔａ（膜厚範囲１００〜４００ｎｍ））と、当該タンタル膜上に窒化タンタル膜（ＴａＮ（膜厚範囲３０〜１００ｎｍ））とを連続成膜する。そして、パターニングを施し、３層構造を有するゲート配線およびゲート電極を形成する。
【００８８】
本実施例においては、低抵抗なα─Ｔａを形成するために、ＴａＮ膜（好ましくは膜厚４０ｎｍ以上）を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層する構造とした。
【００８９】
また、ＴａＮ膜と比較してＴａ膜は、水素の吸蔵や酸化を生じやすいため、本実施例では、Ｔａ膜を挟み込む構造（ＴａＮ〔１１９ｃ、１２０ｃ、１２１ｃ；膜厚５０ｎｍ〕／Ｔａ〔１１９ｂ、１２０ｂ、１２１ｂ；膜厚２５０ｎｍ〕／ＴａＮ〔１１９ａ、１２０ａ、１２１ａ；膜厚５０ｎｍ〕）として抵抗の増大を防いだ。（図２（Ｃ））加えて、最上層としてＴａＮ膜を積層したのは、他の配線とのコンタクトを形成する際、Ｔａ膜が露出し酸化や水素の吸蔵を防ぎ、良好なオーミックコンタクトを得るためである。
【００９０】
また、配線材料のタンタルに代えて、例えば、Ｍｏ、Ｔｉ、Ｎｂ、Ｗ、Ｍｏ−Ｔａ合金、Ｎｂ−Ｔａ合金、Ｗ−Ｔａ合金等を用いることも可能である。また、これらの材料に窒素を含ませた材料またはシリコンとの化合物であるシリサイドを用いることも可能である。
【００９１】
次いで、レジスト（図示しない）でＰチャネル型ＴＦＴを選択的に覆い、イオン注入法によって活性層にゲート電極をマスクにしてリンイオンを自己整合的にドーピングをした。ドーズ量は１×１０13〜８×１０15atoms ／ｃｍ3 とする。レジスト除去後、同様にして、レジスト（図示しない）でＮチャネル型ＴＦＴを選択的に覆い、ボロンイオンをイオン注入法によってドーピングした。この結果、低濃度不純物領域である弱いＮ型領域（Ｎ- 領域）２０５、２０６と、弱いＰ型領域（Ｐ- 領域）２０７が形成された。（図２（Ｄ））本実施例では、イオン注入法を用いたが、他のドーピング方法、例えばプラズマドーピング法、不純物イオンを含む溶液を塗布する方法、不純物イオンを含む膜を成膜する方法を用いてよい。
【００９２】
次いで、ゲート電極１１９〜１２１を覆って、無機膜からなる保護膜３０１を形成する。本実施例でゲート電極に用いたタンタル膜は、酸化や水素の吸蔵を生じやすく、抵抗が高くなってしまうため、窒化珪素膜からなる保護膜３０１でゲート電極を覆った。この保護膜の他の材料としては窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性珪素膜またはそれらの積層膜等を用いることができる。この保護膜は、レーザー光または熱からゲート電極および配線を防ぐことができる。また、この保護膜は、異方性エッチング（フッ素系エッチングガス、プラズマ衝撃等）からゲート電極および配線を防ぐこともできる。加えて、保護膜は、後の工程である異方性エッチング工程において、エッチングストッパーとしての機能も有している。ここでの保護膜の膜厚範囲は１０〜１００ｎｍ、本実施例では２５ｎｍを成膜した。（図３（Ａ））
【００９３】
なお、この保護膜は、配線のパターニング直後に形成してもよく、工程順序は実施者が適宜決定すればよい。
【００９４】
次に、絶縁性の被膜を厚さ２００〜１０００ｎｍ、ここでは酸化珪素膜を３００ｎｍに形成した。この絶縁性の被膜の他の材料としては、窒素珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性珪素膜またはそれらの積層膜等を用いることができる。この絶縁性の被膜は、ゲート電極側面への被覆性が優れていることが重要である。そして、画素マトリクス回路を構成するＮチャネル型ＴＦＴ上にＬＤＤ領域を形成するためのレジスト３０３を形成した。（図３（Ｂ））
【００９５】
その後、絶縁性の被膜をドライエッチング法等の手段によって異方性エッチングする。この結果、図３（Ｃ）に示される状態が得られる。この工程において、保護膜がエッチングストッパーとしての役目を果たしている。
【００９６】
即ち、図３（Ｃ）において、
１）ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲート電極の側面にサイドウォール１２６、１２７が形成される。（異方性エッチングによる）
２）画素マトリクス回路を構成するＮチャネル型ＴＦＴ上には、絶縁物１２５が形成される。（エッチングマスクとしてマスク３０３使用。）
を同時に行うことができる。こうすることによって、プロセスを複雑にすることなく、後のドーピング工程によりＬＤＤ領域の幅の異なるＮチャネル型ＴＦＴを作製することができる。
【００９７】
次に、この絶縁物１２５およびサイドウォール１２６、１２７をマスクとして、保護膜３０１と絶縁膜２０４をエッチングして、ゲート絶縁膜１１６〜１１８を形成する。なお、この工程と同時または前後にレジスト３０３を除去した。（図３（Ｄ））
【００９８】
次いで、５〜１０ｋｅＶと低い加速電圧で２回目のリン元素のドーピング工程を行う。（図４（Ａ））本実施例では、ゲート電極に不純物、特に水素が添加されるのを防ぐために、イオン注入法を用いたが、他のドーピング方法、例えばプラズマドーピング法、リンイオンを含む溶液を塗布する方法、リンイオンを含む膜を成膜する方法を用いてもよい。
【００９９】
こうして、４０３、４０４、４０７、４０８で示される領域に高濃度にリン元素が添加された高濃度不純物領域（Ｎ+ 領域）が形成され、４１１、４１２で示される領域に低濃度にボロン元素と高濃度にリン元素が添加された領域が形成される。本実施例のＮ+ 型領域には、１×１０20〜８×１０21atoms ／ｃｍ3 の濃度でリンが添加されるようにした。４０１、４０２、４０５、４０６で示されるＮ- 型領域のリン濃度は、１×１０15〜１×１０17atoms ／ｃｍ3 になるように調節する。なお、Ｎチャネル型ＴＦＴにおいて、Ｎ+ 型領域はソース領域またはドレイン領域となり、Ｎ- 型領域は低濃度不純物領域となる。
【０１００】
次にＮチャネル型ＴＦＴをレジスト４１６で覆い、Ｐチャネル型ＴＦＴの活性層にボロンを添加して、Ｐ+ 型領域４１７、４１８を形成する。（図４（Ｂ））ボロンのドーズ量は、Ｐ+ 型領域のボロンイオンの濃度がＮ+ 型領域に添加されるリンイオンの濃度の１．３〜２倍程度になるようにする。本実施例では、ゲート電極に不純物、特に水素が添加されるのを防ぐために、イオン注入法を用いたが、他のドーピング方法、例えばプラズマドーピング法、ボロンイオンを含む溶液を塗布する方法、ボロンイオンを含む膜を成膜する方法を用いてよい。
【０１０１】
Ｐ+ 型領域４１７、４１８はＰチャネル型ＴＦＴのソース領域またはドレイン領域となり、Ｐ- 型領域４０９、４１０は低濃度不純物領域となる。リンイオン、ボロンイオンが注入されなかった領域４１３〜４１５が後にキャリアの移動経路となる真性または実質的に真性なチャネル形成領域である。
【０１０２】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指し、実質的に真性な領域とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲（１×１０15〜１×１０17atoms ／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【０１０３】
この後、シリサイドを形成して低抵抗化を図るため、選択的に保護膜とゲート絶縁膜を除去して、選択的にＮ+ 型領域上またはＰ+ 型領域上に金属膜を成膜する工程を加えてもよい。シリサイド化するための金属元素としては、コバルト、チタン、タンタル、タングステン、モリブデン等を用いることが可能である。
【０１０４】
次に不活性または酸化性雰囲気中において４５０℃以上、０．１〜１２時間、本実施例では５５０℃、１〜２時間の加熱処理をした。ただし、この加熱温度の上限は使用した基板の歪点温度以下である。（図４（Ｃ））
【０１０５】
上記加熱工程により、非晶質珪素膜の結晶化のために意図的に添加したＮｉが図４（Ｃ）中の矢印で模式的に示すように、チャネル形成領域からそれぞれのソース領域およびドレイン領域へ拡散する。これはこれらの領域がリン元素を高濃度に含むためであり、これらソース領域およびドレイン領域に到達した触媒元素（Ｎｉ）はそこで捕獲（ゲッタリング）される。４００〜６００℃、０．５〜４時間の加熱処理で、Ｎｉを十分ゲッタリングすることができる。
【０１０６】
その結果、チャネル形成領域内のＮｉ濃度を低減することができる。チャネル形成領域中のＮｉ濃度はＳＩＭＳの検出下限である５×１０17atoms ／ｃｍ3 以下にすることができる。他方、ゲッタリングシンクに用いたソース領域およびドレイン領域中のＮｉ濃度はチャネル形成領域よりも高くなる。
【０１０７】
Ｎ型の導電型を付与する不純物としてリンの他に、アンチモン、ビスマスを用いることができる。ゲッタリング能力が最も高いのはリンであり、次いでアンチモンである。
【０１０８】
特に、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域１１４、１１５のように、リンとボロン双方を添加して、ボロン濃度をリンの１．３〜２倍程度とした領域は、リンだけを添加したＮチャネル型ＴＦＴのソース領域およびドレイン領域よりもゲッタリング能力が高いことが実験で確認されている。
【０１０９】
更に、この加熱処理でゲッタリングと同時にソース領域およびドレイン領域および低濃度不純物領域に添加されたリン、ボロンが活性化される。従来では、アルミニウム材料の耐熱性が低かったために４５０℃程度の加熱処理しか施せなかった。本実施例では、加熱温度を５００℃以上にすることによりドーパントを十分に活性化でき加熱処理のみでソース領域およびドレイン領域をより低抵抗化することができる。
【０１１０】
更に、この加熱処理でイオンのドーピング工程の際、結晶化が破壊された領域の結晶性の改善が進行する。
【０１１１】
即ち、この不活性雰囲気または酸化性雰囲気での加熱処理において、
１）チャネル形成領域内の触媒元素濃度を低減するゲッタリング処理
２）ソース領域およびドレイン領域における不純物の活性化処理
３）イオンドーピング工程の際に生じた結晶構造のダメージを回復するアニール処理
を同時に行うことができる。
【０１１２】
この加熱処理工程と同時または前後にレーザー光や赤外光、或いは紫外光による光アニールを施す工程としてもよい。
【０１１３】
その後、図５（Ａ）に示す状態を得たら、第１の層間絶縁膜１２８を成膜する。第１の層間絶縁膜１２８としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（ＳｉＯx Ｎy ）、有機樹脂膜を用いる。有機樹脂膜としては、ポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）を用いることができる。ここでは、第１の層間絶縁膜１２８として、窒化珪素膜をプラズマＣＶＤ法により３００ｎｍの厚さに成膜する。
【０１１４】
そしてコンタクトホールの形成を行い、シリサイド化するための金属膜を選択的に設け、加熱処理を行い、シリサイド化させた後、金属膜を除去した。シリサイド化するための金属元素としては、コバルト、チタン、タンタル、タングステン、モリブデン等を用いることが可能である。こうすることによって、良好なオーミックコンタクトを得ることができる。次に、コンタクト電極を構成するための図示しない金属膜を成膜する。ここでは、この金属膜として、チタン膜とアルミニウム膜とチタン膜との３層膜をスパッタ法により成膜する。そしてこの金属膜（積層膜）をパターニングすることにより、１２９〜１３３で示される電極および配線を形成する。
【０１１５】
こうして図５（Ｂ）に示す状態を得る。次にパッシベーション膜１３８を成膜する。パッシベーション膜１３８としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜を用いる。ここでは、窒化珪素膜を２００ｎｍの厚さにプラズマＣＶＤ法でもって成膜する。
【０１１６】
次いで、第２の層間絶縁膜１３４をアクリル樹脂でもって形成する。第２の層間絶縁膜１３４としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機樹脂膜を用いる。ここでは、スピンコート法でもって膜厚１μｍの有機樹脂膜を形成する。他の有機樹脂膜としては、ポリイミド、ポリイミドアミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。
【０１１７】
次に、第２の層間絶縁膜１３４にエッチングを施し、コンタクトホールを形成した後、Ｔｉからなる金属膜３００ｎｍを成膜した。そして、この金属膜にパターニングを施してブラックマスク１３５と引出し配線１３９、１４０を形成した。本実施例においては、ブラックマスクと電極１２９で補助容量を形成している。
【０１１８】
そして、第３の層間絶縁膜１３６を再びアクリル樹脂でもって形成する。第３の層間絶縁膜１３６としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機樹脂膜を用いる。ここでは、スピンコート法でもって膜厚１μｍの第３の層間絶縁膜１３６を形成する。他の有機樹脂膜としては、ポリイミド、ポリイミドアミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等を用いることができる。有機樹脂膜を利用した場合には、図示されるようにその表面を平坦にすることができる。
【０１１９】
次にコンタクトホールの形成を行い、画素電極１３７を形成する。ここでは、まずＩＴＯ膜を１００ｎｍの厚さにスパッタ法でもって成膜し、これをパターニングすることにより、１３７で示される画素電極を形成する。
【０１２０】
最後に３５０℃の水素雰囲気中において、１時間の加熱処理を行い、半導体層中の欠陥を減少させる。こうして図５（Ｃ）に示す状態を得る。
【０１２１】
こうして、液晶パネルを構成する一方の基板を完成させる。この基板はＴＦＴ基板と称される。この後、液晶を配向させるための配向膜（図示せず）や封止材を形成し、別に作製した対向基板と張り合わせる。そして、ＴＦＴ基板と対向基板との間に液晶を充填させることにより、液晶パネルを完成させる。
【０１２２】
以上示したように本実施例に示す構成を採用することにより、
・低ＯＦＦ電流特性及び高信頼性を有したＮチャネル型ＴＦＴからなる半導体回路
・高速動作を有したＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴからなる半導体回路
といった構成を同一基板上に集積することができた。
【０１２３】
本実施例では、簡略化するため、ゲート電極がシングルゲート構造を有する画素マトリクス部のＴＦＴを説明に用いたが、オフ電流のバラツキを低減するために、少なくともダブルゲート構造、好ましくは、トリプルゲート構造等のマルチゲート構造とする。
【０１２４】
本実施例に示したＴＦＴ構造は、トップゲート型の一例（コプレーナ型）であり、特に本実施例の構造に限定されるものではなく、ボトムゲート型ＴＦＴに適用することも可能である。また、本実施例では透過型ＬＣＤを作製した例を示したが、半導体装置の一例を示したにすぎない。なお、ＩＴＯに代えて画素電極を反射性の高い金属膜で構成し、画素電極のパターニングの変更を適宜行うことによって反射型ＬＣＤを作製することは容易にできる。また、反射型ＬＣＤを作製する際、下地膜として耐熱性金属膜上に絶縁膜を積層する構造または窒化アルミニウム上に絶縁膜を積層する構造を用いると、絶縁膜下の金属膜が放熱層として働き有効である。なお、上記工程順序を実施者が適宜変更することは可能である。
【実施例２】
【０１２５】
実施例１において、所望のしきい値が得られない場合は、しきい値を制御することが必要となる。本実施例では、図７に示したように、電極７０１〜７０３を設けた。この電極に任意の電圧を印加することによりしきい値を制御する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１２６】
本実施例では、基板上に非晶質半導体膜または結晶性半導体膜を成膜し、パターニングを行い、リン元素を添加して導電型を付与する不純物がドープされたシリコン電極７０１〜７０３を設けた。
【０１２７】
また、Ｐチャネル型ＴＦＴまたはＮチャネル型ＴＦＴのしきい値電圧をマイナス側にシフトする場合は１３族元素、例えばボロンがドープされたシリコン電極を設けることは有効である。また、プラス側にシフトする場合は１５族元素、例えばリンがドープされたシリコン電極を設ければよい。
【０１２８】
上記電極７０１〜７０３としては、Ｔａ、Ｔｉ、シリコンなどの元素を主成分とする高融点の導電性を有する材料または複数の材料の積層膜を用いることができる。
【０１２９】
その後、絶縁膜７０４で基板全面を覆った。その後、実施例１と同様にＴＦＴを作製し、図７に示す状態を得た。また、Ｐチャネル型ＴＦＴまたはＮチャネル型ＴＦＴのしきい値電圧をマイナス側にシフトする場合は１３族元素、例えばボロンを絶縁膜７０４にドープすることは有効である。また、プラス側にシフトする場合は１５族元素、例えばリンを絶縁膜７０４にドープすることが好ましい。
【０１３０】
本実施例では、電極７０１、７０２に正の電圧を印加した時、Ｎチャネル型ＴＦＴのしきい値電圧をマイナス側にシフトすることができる。また、電極に７０１、７０２に負の電圧を印加した時、Ｎチャネル型ＴＦＴのしきい値電圧をプラス側にシフトすることができる。同様に、Ｐチャネル型ＴＦＴのしきい値電圧も適宜調節することができる。
【０１３１】
また、この電極７０１〜７０３は、本実施例のように透過型液晶表示装置として用いた場合、裏面からの入射光によるＴＦＴの劣化を防止する機能をも有している。
【実施例３】
【０１３２】
本発明の構成は、単結晶シリコン基板上に半導体素子を形成し、画素マトリクス回路、周辺駆動回路を形成したＳｉチップ・ベースド液晶に適用することが可能である。本発明を反射型液晶表示装置に適用した場合の例を図８に示す。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１３３】
図８において、８０１はＰ型半導体領域、８０２はＮ型半導体領域、８０３はドレイン領域、８０４は低濃度不純物領域、８０５はＬＯＣＯＳ法により形成されたフィールド酸化膜、８０６は容量電極、８０７は金属からなる反射電極である。ソース領域及びドレイン領域はリン元素が添加されてＮ型の導電型を示す。なお、Ｐ型の導電型にするにはボロンを添加してソース領域及びドレイン領域を形成すればよい。
【実施例４】
【０１３４】
本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、珪素の結晶化を助長する触媒元素を利用して、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー結晶化処理により結晶性半導体膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１３５】
本実施例は、非晶質珪素膜の表面に触媒元素を含む溶液を塗布することによって触媒元素（Ｎｉ）を保持させる。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１〜１０００ｐｐｍとする。本実施例では１００ｐｐｍとした。この状態で非晶質珪素膜の表面にＮｉが保持される。その後不活性または酸化性雰囲気中においてエキシマレーザー光（波長２４８〜３０８ｎｍ）を照射することによって結晶性珪素膜を得た。なお、加熱処理と同時におこなってもよい。また、レーザー光の照射に代えて強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【０１３６】
本実施例では、波長２４８ｎｍのレーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を得た。
【０１３７】
以降の工程は同一であるため、省略する。こうすることにより、ＴＦＴ特性が良好なＴＦＴを作製することができた。
【０１３８】
なお、本実施例を実施例２、または実施例３と組み合わせることは可能である。
【実施例５】
【０１３９】
本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、触媒元素を用いない方法、例えば熱処理、レーザー結晶化方法を用いる。本実施例では、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー光を非晶質半導体膜に照射する結晶化処理により結晶性半導体膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１４０】
本実施例は、非晶質珪素膜を形成した後、不活性または酸化性雰囲気中においてエキシマレーザー光（波長２４８〜３０８ｎｍ）を照射することによって結晶性珪素膜を得た。なお、加熱処理と同時におこなってもよい。また、レーザー光の照射に代えて強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【０１４１】
本実施例では、波長２４８ｎｍのレーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を得た。
【０１４２】
以降の工程は同一であるため、省略する。なお、本実施例は実施例１および２とは異なり、触媒元素を用いていないため不純物が少なく、ＴＦＴ特性が良好なＴＦＴを作製することができた。
【実施例６】
【０１４３】
本実施例は、実施例１とは異なる工程順序により保護膜を形成する例である。本実施例では、サイドウォール形成後、サイドウォールを覆って保護膜を形成する方法を用いる。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して図９を用いて説明する。
【０１４４】
本実施例は、実施例１と同様に異方性エッチングにより高速駆動回路のゲート電極側面にサイドウォール９０１と、高耐圧回路のゲート電極の上面および側面に絶縁物９０２を形成する。次いで、ゲート絶縁膜の形成、リン元素の添加、ボロン元素の添加を実施例１に従って行い、保護膜９０３、層間絶縁膜９０４を形成する工程とした。
【０１４５】
次いで、不活性または酸化性雰囲気中において４５０℃以上、０．１〜１２時間の加熱処理を施すことにより、触媒元素のゲッタリング、不純物の活性化、イオンドーピング工程の際に生じた結晶構造のダメージを回復する。
【０１４６】
そして、加熱処理工程が終了した後、コンタクトホール形成後、金属膜を成膜し、加熱処理を加え、高濃度不純物領域が露出した箇所にシリサイドを形成し、金属膜を除去する工程とした。なお、保護膜を形成する際にシリサイドを形成する工程としてもよいし、シリサイドを設けない構成としてもよい。
【０１４７】
以降の工程は同一であるため、省略する。なお、本実施例を他の実施例２〜５と組み合わせることは可能である。
【実施例７】
【０１４８】
本実施例では、配線間の接続において良好なオーミックコンタクトを得るための構成を図１０を用いて説明する。画素マトリクス回路の基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１４９】
まず、実施例１と同様に絶縁表面を有する基板上に活性層とゲート絶縁膜を形成する。そして、画素マトリクス回路のＴＦＴのゲート絶縁膜と同一の材料からなる膜上に、タンタルを主成分とする層１００１上に金属材料からなる層、本実施例ではチタンを主成分とする層、例えば窒化チタン膜１００２（膜厚２０ｎｍ〜１００ｎｍ）を連続成膜してパターニングを施し、多層配線を設けた。その後、実施例１と同様に層間絶縁膜の形成、コンタクトホールの形成等を施した。
【０１５０】
このチタンを主成分とする層は、コンタクトホール（開孔部）を形成する際、タンタルを主成分とする層１００１の酸化や水素の吸蔵を防ぐ。また、チタンを主成分とする層は、開孔部を形成する際、層間絶縁膜と同時に一部が除去される場合があるが、酸素と反応しても絶縁体にならず、また除去しやすいため良好なオーミックコンタクトを得ることができる。即ち、チタンを主成分とする層は、タンタルを主成分とする層を保護するとともに、十分にエッチングマージンが取れるため開孔部の形成も容易とすることができた。そして、開孔部を形成した後、配線１００３を形成し、１００１及び１００２で示される多層配線と接続させた。その後、実施例１と同様にして図１０の状態を得た。
【０１５１】
また、チタンを主成分とする層にかえて、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｍｏ、Ｗから選ばれた一種の元素を主成分とする層を用いることができる。
【０１５２】
なお、本実施例を他の実施例２〜５に組み合わせることは可能である。
【実施例８】
【０１５３】
上記実施例１〜７に示した構成を含むＴＦＴ基板（素子形成側基板）を用いてＡＭＬＣＤを構成した場合の例について説明する。ここで本実施例のＡＭＬＣＤの外観を図１１に示す。
【０１５４】
図１１（Ａ）において、１１０１はＴＦＴ基板であり、画素マトリクス部１１０２、ソース側駆動回路１１０３、ゲート側駆動回路１１０４が形成されている。画素マトリクス部は、図６（Ａ）および図１に相当し、その一部を示した。また、駆動回路は、図６（Ｂ）及び図１に相当し、その一部を示したようにＮ型ＴＦＴとＰ型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路で構成することが好ましい。また、１１０５は対向基板である。
【０１５５】
図１１（Ａ）に示すＡＭＬＣＤはアクティブマトリクス基板１１０１と対向基板１１０５とが端面を揃えて貼り合わされている。ただし、ある一部だけは対向基板１１０５を取り除き、露出したアクティブマトリクス基板に対してＦＰＣ（フレキシブル・プリント・サーキット）１１０６を接続してある。このＦＰＣ１１０６によって外部信号を回路内部へと伝達する。
【０１５６】
また、ＦＰＣ１１０６を取り付ける面を利用してＩＣチップ１１０７、１１０８が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路など、様々な回路をシリコン基板上に形成して構成される。図１１（Ａ）では２個取り付けられているが、１個でも良いし、さらに複数個であっても良い。
【０１５７】
また、図１１（Ｂ）の様な構成もとりうる。図１１（Ｂ）において図９（Ａ）と同一の部分は同じ符号を付してある。ここでは図１１（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴでもって形成されたロジック回路（論理回路）１１０９によって行う例を示している。この場合、ロジック回路１１０９も駆動回路１１０３、１１０４と同様にＣＭＯＳ回路を基本として構成される。
【０１５８】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。
【実施例９】
【０１５９】
実施例８に示したＡＭＬＣＤは、様々な電子機器のディスプレイとして利用される。なお、本実施例に挙げる電子機器とは、半導体回路を搭載した半導体装置と定義する。
【０１６０】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図１２に示す。
【０１６１】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は受像部２２０３、表示装置２２０５等に適用できる。
【０１６２】
図１２（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１６３】
図１２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声入力部２００３、表示装置２００４等に適用することができる。
【０１６４】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６に適用することができる。
【０１６５】
図１２（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１６６】
図１２（Ｆ）は携帯書籍であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。記憶媒体（ＭＤ、ＤＶＤ等）に記憶されたデータまたはアンテナ（たとえば衛星アンテナ等）から得られるデータを表示する。本発明は表示装置２５０２、２５０３に適用することができる。
【０１６７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、他にも電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【図面の簡単な説明】
【０１６８】
【図１】本発明の構成の一例を示す断面図（実施例１）
【図２】本発明の作製工程一例を示す断面図（実施例１）
【図３】本発明の作製工程一例を示す断面図（実施例１）
【図４】本発明の作製工程一例を示す断面図（実施例１）
【図５】本発明の作製工程一例を示す断面図（実施例１）
【図６】本発明の構成の上面図（実施例１）
【図７】本発明の構成の一例を示す断面図（実施例２）
【図８】本発明の構成の一例を示す断面図（実施例３）
【図９】本発明の構成の一例を示す断面図（実施例６）
【図１０】本発明の構成の一例を示す断面図（実施例７）
【図１１】ＡＭＬＣＤの外観
【図１２】電子機器
【符号の説明】
【０１６９】
１００ 基板
１０１ チャネル形成領域
１０２、１０３ 低濃度不純物領域
１０４、１０５ 高濃度不純物領域
１０６ チャネル形成領域
１０７、１０８ 低濃度不純物領域
１０９、１１０ 高濃度不純物領域
１１１ チャネル形成領域
１１２、１１３ 低濃度不純物領域
１１４、１１５ 高濃度不純物領域
１１６〜１１８ ゲート絶縁膜
１１９〜１２１ ゲート電極（ゲート配線）
１２２〜１２４ 保護膜
１２５ 絶縁物
１２６、１２７ サイドウォール
１２８ 第１の層間絶縁膜
１２９〜１３３ 配線（ソース電極およびドレイン電極）
１３４ 第２の層間絶縁膜
１３５ ブラックマスク
１３６ 第３の層間絶縁膜
１３７ 画素電極
１３８ パッシベーション膜
１３９、１４０ 引出し配線
【特許請求の範囲】
【請求項１】
同一基板上に第１の半導体素子と第２の半導体素子とを有し、
前記第１の半導体素子は、
第１のソース領域および第１のドレイン領域と、
前記第１のソース領域及び前記第１のドレイン領域の間にある第１のチャネル形成領域と、
前記第１のソース領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第１の低濃度不純物領域と、
前記第１のドレイン領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第２の低濃度不純物領域と、
第１のゲート絶縁膜を介して前記第１のチャネル形成領域上にある第１のゲート電極と、
前記第１のゲート電極の上面及び側面を覆う絶縁物とを有し、
前記絶縁物の端部は、前記第１の低濃度不純物領域と前記第１のソース領域との境界及び前記第２の低濃度不純物領域と前記第１のドレイン領域との境界と一致し、
前記第２の半導体素子は、
第２のソース領域および第２のドレイン領域と、
前記第２のソース領域及び前記第２のドレイン領域の間にある第２のチャネル形成領域と、
前記第２のソース領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第３の低濃度不純物領域と、
前記第２のドレイン領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第４の低濃度不純物領域と、
第２のゲート絶縁膜を介して前記第２のチャネル形成領域上にある第２のゲート電極と、
前記第２のゲート電極の側面を覆い、且つ前記絶縁物と同時に形成されたサイドウォールとを有し、
前記サイドウォールの端部は、前記第３の低濃度不純物領域と前記第２のソース領域との境界及び前記第４の低濃度不純物領域と前記第２のドレイン領域との境界と一致し、
前記第１及び前記第２の低濃度不純物領域の幅は、前記第３及び前記第４の低濃度不純物領域の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
同一基板上に第１の半導体素子と第２の半導体素子とを有し、
前記第１の半導体素子は、
第１のソース領域および第１のドレイン領域と、
前記第１のソース領域及び前記第１のドレイン領域の間にある第１のチャネル形成領域と、
前記第１のソース領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第１の低濃度不純物領域と、
前記第１のドレイン領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第２の低濃度不純物領域と、
第１のゲート絶縁膜を介して前記第１のチャネル形成領域上にある第１のゲート電極と、
前記第１のゲート電極の上面及び側面を覆う絶縁物と、
前記絶縁物上に形成された層間絶縁膜とを有し、
前記絶縁物の端部は、前記第１の低濃度不純物領域と前記第１のソース領域との境界及び前記第２の低濃度不純物領域と前記第１のドレイン領域との境界と一致し、
前記第２の半導体素子は、
第２のソース領域および第２のドレイン領域と、
前記第２のソース領域及び前記第２のドレイン領域の間にある第２のチャネル形成領域と、
前記第２のソース領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第３の低濃度不純物領域と、
前記第２のドレイン領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第４の低濃度不純物領域と、
第２のゲート絶縁膜を介して前記第２のチャネル形成領域上にある第２のゲート電極と、
前記第２のゲート電極の側面を覆い、且つ前記絶縁物と同時に形成されたサイドウォールと、
前記第２のゲート電極の上面に形成された前記層間絶縁膜とを有し、
前記サイドウォールの端部は、前記第３の低濃度不純物領域と前記第２のソース領域との境界及び前記第４の低濃度不純物領域と前記第２のドレイン領域との境界と一致し、
前記第１及び前記第２の低濃度不純物領域の幅は、前記第３及び前記第４の低濃度不純物領域の幅よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項２において、前記層間絶縁膜は保護膜であることを特徴とする半導体装置。
【請求項４】
請求項２または請求項３において、前記層間絶縁膜は窒化珪素膜であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記第１及び前記第２のゲート電極は多層構造を有し、タンタル、モリブデン、チタン、クロム、シリコンから選ばれた一種の元素を主成分とする層を少なくとも一層含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記第１の半導体素子は画素マトリクス回路を構成し、前記第２の半導体素子は周辺駆動回路を構成することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、前記第１の半導体素子は高耐圧回路部を構成し、前記第２の半導体素子は高速駆動回路部を構成することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記半導体装置は、ビデオカメラ、スチルカメラ、プロジェクター、パーソナルコンピュータ、または携帯情報端末であることを特徴とする半導体装置。
【請求項１】
同一基板上に第１の半導体素子と第２の半導体素子とを有し、
前記第１の半導体素子は、
第１のソース領域および第１のドレイン領域と、
前記第１のソース領域及び前記第１のドレイン領域の間にある第１のチャネル形成領域と、
前記第１のソース領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第１の低濃度不純物領域と、
前記第１のドレイン領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第２の低濃度不純物領域と、
第１のゲート絶縁膜を介して前記第１のチャネル形成領域上にある第１のゲート電極と、
前記第１のゲート電極の上面及び側面を覆う絶縁物とを有し、
前記絶縁物の端部は、前記第１の低濃度不純物領域と前記第１のソース領域との境界及び前記第２の低濃度不純物領域と前記第１のドレイン領域との境界と一致し、
前記第２の半導体素子は、
第２のソース領域および第２のドレイン領域と、
前記第２のソース領域及び前記第２のドレイン領域の間にある第２のチャネル形成領域と、
前記第２のソース領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第３の低濃度不純物領域と、
前記第２のドレイン領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第４の低濃度不純物領域と、
第２のゲート絶縁膜を介して前記第２のチャネル形成領域上にある第２のゲート電極と、
前記第２のゲート電極の側面を覆い、且つ前記絶縁物と同時に形成されたサイドウォールとを有し、
前記サイドウォールの端部は、前記第３の低濃度不純物領域と前記第２のソース領域との境界及び前記第４の低濃度不純物領域と前記第２のドレイン領域との境界と一致し、
前記第１及び前記第２の低濃度不純物領域の幅は、前記第３及び前記第４の低濃度不純物領域の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
同一基板上に第１の半導体素子と第２の半導体素子とを有し、
前記第１の半導体素子は、
第１のソース領域および第１のドレイン領域と、
前記第１のソース領域及び前記第１のドレイン領域の間にある第１のチャネル形成領域と、
前記第１のソース領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第１の低濃度不純物領域と、
前記第１のドレイン領域と前記第１のチャネル形成領域の間にあり、前記第１のソース領域及び前記第１のドレイン領域よりも低濃度で不純物を含む第２の低濃度不純物領域と、
第１のゲート絶縁膜を介して前記第１のチャネル形成領域上にある第１のゲート電極と、
前記第１のゲート電極の上面及び側面を覆う絶縁物と、
前記絶縁物上に形成された層間絶縁膜とを有し、
前記絶縁物の端部は、前記第１の低濃度不純物領域と前記第１のソース領域との境界及び前記第２の低濃度不純物領域と前記第１のドレイン領域との境界と一致し、
前記第２の半導体素子は、
第２のソース領域および第２のドレイン領域と、
前記第２のソース領域及び前記第２のドレイン領域の間にある第２のチャネル形成領域と、
前記第２のソース領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第３の低濃度不純物領域と、
前記第２のドレイン領域と前記第２のチャネル形成領域の間にあり、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度で不純物を含む第４の低濃度不純物領域と、
第２のゲート絶縁膜を介して前記第２のチャネル形成領域上にある第２のゲート電極と、
前記第２のゲート電極の側面を覆い、且つ前記絶縁物と同時に形成されたサイドウォールと、
前記第２のゲート電極の上面に形成された前記層間絶縁膜とを有し、
前記サイドウォールの端部は、前記第３の低濃度不純物領域と前記第２のソース領域との境界及び前記第４の低濃度不純物領域と前記第２のドレイン領域との境界と一致し、
前記第１及び前記第２の低濃度不純物領域の幅は、前記第３及び前記第４の低濃度不純物領域の幅よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項２において、前記層間絶縁膜は保護膜であることを特徴とする半導体装置。
【請求項４】
請求項２または請求項３において、前記層間絶縁膜は窒化珪素膜であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記第１及び前記第２のゲート電極は多層構造を有し、タンタル、モリブデン、チタン、クロム、シリコンから選ばれた一種の元素を主成分とする層を少なくとも一層含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記第１の半導体素子は画素マトリクス回路を構成し、前記第２の半導体素子は周辺駆動回路を構成することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、前記第１の半導体素子は高耐圧回路部を構成し、前記第２の半導体素子は高速駆動回路部を構成することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記半導体装置は、ビデオカメラ、スチルカメラ、プロジェクター、パーソナルコンピュータ、または携帯情報端末であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−３４８５９（Ｐ２００８−３４８５９Ａ）
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願番号】特願２００７−２０３８２７（Ｐ２００７−２０３８２７）
【出願日】平成１９年８月６日（２００７．８．６）
【分割の表示】特願平１０−２０２３７６の分割
【原出願日】平成１０年７月１６日（１９９８．７．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願日】平成１９年８月６日（２００７．８．６）
【分割の表示】特願平１０−２０２３７６の分割
【原出願日】平成１０年７月１６日（１９９８．７．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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