半導体装置及びその製造方法
【課題】 フォトリソグラフィー工程を削減するとともに、短チャネル効果によるサブスレッショルド電流を抑制する。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２及び半導体基板１００をパターニングすることにより、半導体基板１００に達するゲートトレンチを活性領域１０６に形成する。次に、ゲートトレンチ内にゲート電極１１４を形成した後、シリコン窒化膜１０２を除去し、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンが不必要となるとともに、活性領域を縮小することが可能となる。しかも、ゲート電極１１４がゲートトレンチ内に埋め込まれていることから、ゲート長が拡大され、サブスレッショルド電流を抑制することが可能となる。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２及び半導体基板１００をパターニングすることにより、半導体基板１００に達するゲートトレンチを活性領域１０６に形成する。次に、ゲートトレンチ内にゲート電極１１４を形成した後、シリコン窒化膜１０２を除去し、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンが不必要となるとともに、活性領域を縮小することが可能となる。しかも、ゲート電極１１４がゲートトレンチ内に埋め込まれていることから、ゲート長が拡大され、サブスレッショルド電流を抑制することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、活性領域にＭＯＳトランジスタが形成された半導体装置に関する。また、本発明は半導体装置の製造方法に関し、特に、活性領域にＭＯＳトランジスタを形成する方法に関する。
【背景技術】
【０００２】
従来、半導体基板上にＭＯＳトランジスタを形成する方法としては、以下の方法が一般的に用いられている。まず、フィールド形成用絶縁膜をマスクとして半導体基板に素子分離領域を形成する。次に、フィールド形成用絶縁膜を剥離して活性領域を露出させた後、導電膜を堆積させ、これをパターニングすることによってゲート電極を形成する。そして、ゲート電極の側面にサイドウォールを形成した後、ソース／ドレイン拡散領域に接続するコンタクトプラグを形成することによって、ＭＯＳトランジスタが完成する。
【０００３】
しかしながら、従来の方法では、フィールド形成用絶縁膜を形成するためのマスクパターン（アクティブフィールドパターン）、ゲート電極を形成するためのマスクパターン（ゲート電極パターン）及びコンタクトプラグを形成するためのマスクパターン（拡散層コンタクトパターン）といった３つのマスクパターンが必須であり、これらの一部を省略することは不可能であった。このため、工程数の削減によるコストダウンが困難であるばかりでなく、マスクパターン（拡散層コンタクトパターン）を用いてコンタクトプラグを形成する際にコンタクトプラグと活性領域との位置ずれを考慮しなければならないことから、コンタクトプラグ形成時のマージンを考慮して活性領域をある程度広く確保する必要があり、活性領域を縮小することも困難であった。
【０００４】
しかも、ＬＤＤ（Lightly Doped Drain）領域やセルフアラインコンタクトを形成するためには、ゲート電極上にキャップ絶縁膜を設ける必要があり、この場合にはゲート電極を含む積層体の合計膜厚がゲート電極の２倍程度となり、アスペクト比が非常に大きくなってしまう。このため、ゲート電極のパターニングにおいて加工マージンが不足したり、サイドウォールやコンタクトプラグなど、ゲート電極間に形成する各種材料の埋め込みマージンや、一旦ゲート電極間に埋め込んだ後除去する層間絶縁膜の加工マージンが不足するといった問題も生じる。この問題は、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルトランジスタのように、ポリメタル構造の採用によりゲート電極の膜厚が大きく、且つ、ゲート電極間が非常に狭いトランジスタにおいては特に顕著となる。
【０００５】
尚、アスペクト比による問題は、特許文献１及び２に記載されているように、ＤＲＡＭのメモリセルトランジスタの製造において、ダマシンプロセスを応用することによりある程度解消する。また、ダマシンプロセスによれば、ゲート電極よりも先にゲート間絶縁膜が形成されることから、ゲート間絶縁膜の被覆率不足による不良（コンタクト同士のショート）を防止することが可能となる。しかしながら、この場合であってもフォトリソグラフィー工程を大幅に削減したり、活性領域を大幅に縮小することは困難であった。
【０００６】
一方、微細化によってトランジスタサイズが小さくなると、いわゆる「短チャネル効果」によってサブスレッショルド電流が増大し、例えばＤＲＡＭにおいてはリフレッシュ特性の低下という問題を招いてしまう。この問題を解決するためには、半導体基板に形成したトレンチ内にゲート電極を埋め込むことによって、トランジスタ１個当たりの占有面積を抑制しつつ、十分なゲート長を確保することが有効である（特許文献３参照）。
【０００７】
しかしながら、ゲート電極をトレンチ内に埋め込むためには、従来、半導体基板にトレンチを形成するためのマスクパターンが別途必要であることから、フォトリソグラフィー工程を削減したり、活性領域を大幅に縮小することはやはり困難であった。
【特許文献１】特開２００２−４３５４４号公報
【特許文献２】特開２００２−１１０９３０号公報
【特許文献３】特許第３１５０４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、フォトリソグラフィー工程を削減することが可能な半導体装置及びその製造方法を提供することである。
【０００９】
また、本発明の他の目的は、活性領域の縮小により集積度を高めることが可能な半導体装置及びその製造方法を提供することである。
【００１０】
また、本発明のさらに他の目的は、ゲート電極材料やゲート電極間に形成する各種材料の埋め込みが容易な半導体装置及びその製造方法を提供することである。
【００１１】
また、本発明のさらに他の目的は、短チャネル効果によるサブスレッショルド電流を抑制することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、素子分離領域に囲まれ、ソース／ドレイン拡散領域及び前記ソース／ドレイン拡散領域間に形成されたゲートトレンチを有する活性領域と、少なくとも一部が前記ゲートトレンチに埋め込まれたゲート電極と、前記ソース／ドレイン拡散領域に接続されたコンタクトプラグとを備え、前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする。
【００１３】
本発明によれば、コンタクトプラグの周縁よりもさらに外側部分には実質的に活性領域が存在しないことから、活性領域の縮小により集積度を高めることが可能となる。しかも、ゲート電極がゲートトレンチ内に埋め込まれていることから、ゲートトレンチの周囲がチャネル領域として用いられることになる。これにより、集積度を低下させることなくゲート長が拡大されるので、短チャネル効果によるサブスレッショルド電流を抑制することが可能となる。
【００１４】
また、本発明による半導体装置の製造方法は、半導体基板上に所定のパターンを有するフィールド形成用絶縁膜を形成する第１のステップと、前記フィールド形成用絶縁膜を用いて素子分離領域を形成する第２のステップと、少なくとも前記フィールド形成用絶縁膜及び半導体基板をパターニングすることにより、前記半導体基板にゲートトレンチを形成する第３のステップと、前記ゲートトレンチ内に少なくともゲート電極を埋め込む第４のステップと、前記フィールド形成用絶縁膜を除去することにより、コンタクトホールを形成する第５のステップと、前記コンタクトホール内にコンタクトプラグを埋め込む第６のステップとを備えることを特徴とする。尚、本発明において「半導体基板」とは、ｐウエル層やｎウエル層などドーピングされた層を含む意である。
【００１５】
本発明によれば、フィールド形成用絶縁膜を利用することによってゲート電極やコンタクトプラグを形成していることから、コンタクトプラグを活性領域に対して自己整合的に形成することができる。これにより、マスクパターン（拡散層コンタクトパターン）を用いることなく、コンタクトプラグを形成することができることから、フォトリソグラフィー工程数を削減することが可能となる。また、ゲートトレンチやコンタクトホールのアスペクト比が抑えられることから、ゲート電極を構成する各種材料の埋め込みや、コンタクトプラグを構成する各種材料の埋め込みを容易に行うことも可能となる。
【００１６】
本発明における第２のステップは、前記フィールド形成用絶縁膜をマスクとして前記半導体基板に素子分離用溝を形成する第１のサブステップと、前記素子分離用溝を絶縁体によって埋め込む第２のサブステップとを含んでいることが好ましい。これによれば、素子分離領域がＳＴＩ構造となるため高い平坦性を得ることができ、その結果、ゲートトレンチの形成などの加工を容易に行うことが可能となる。
【００１７】
また、第５のステップを行った後、第６のステップを行う前に、実質的に垂直方向からイオン注入を行うことによりソース／ドレイン拡散領域を形成し、さらに、斜め方向からイオン注入を行うことによりＬＤＤ領域を形成することがより好ましい。特に、実質的に垂直方向からイオン注入を行うことにより、メモリセル領域にソース／ドレイン拡散領域を形成し、斜め方向から第１の角度でイオン注入を行うことにより、メモリセル領域にＬＤＤ領域を形成し、斜め方向から第１の角度よりも大きい第２の角度でイオン注入を行うことにより、周辺回路領域にソース／ドレイン拡散領域を形成し、斜め方向から第２の角度よりも大きい第３の角度でイオン注入を行うことにより、周辺回路領域にＬＤＤ領域を形成することが特に好ましい。これによれば、コンタクトホールの幅が相対的に狭いメモリセル領域、及び、コンタクトホールの幅が相対的に広い周辺回路領域に対し、マスクを用いてイオン注入を個別に行うことなく、マスクなしで（或いは共通のマスクを用いて）、ソース／ドレイン拡散領域及びＬＤＤ領域を自己整合的に形成することが可能となる。
【発明の効果】
【００１８】
このように、本発明によれば、拡散層コンタクトパターンが不要となることから、フォトリソグラフィー工程数が削減されるだけでなく、活性領域の縮小により集積度を高めることも可能となる。さらに、ゲートトレンチやコンタクトホールのアスペクト比が抑えられることから、ゲート電極を構成する各種材料の埋め込みや、コンタクトプラグを構成する各種材料の埋め込みを容易に行うことも可能となる。しかも、ゲート電極がゲートトレンチ内に埋め込まれており、これによりゲート長が拡大されることから、短チャネル効果によるサブスレッショルド電流を抑制することも可能となる。
【００１９】
したがって、本発明は、ＤＲＡＭのように高い集積度が求められ、且つ、コストダウンに対する要求が非常に強い半導体装置への適用が特に効果的である。また、本発明をＤＲＡＭに適用すれば、サブスレッショルド電流の低減により、リフレッシュ特性を向上させることも可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましいいくつかの実施の形態について、本発明の対象をＤＲＡＭとした場合を例に説明する。
【００２１】
ＤＲＡＭの表面は、多数のメモリセルが配置される「メモリセル領域」と、デコーダなどの周辺回路が配置される「周辺回路領域」に分けられるが、本実施形態による方法では、メモリセル領域のトランジスタ（メモリセルトランジスタ）と、周辺回路領域のトランジスタを同じ方法を用いて同時に形成する。したがって、以下の説明に用いる断面図（図１など）では、左側にメモリセル領域Ｍの部分断面を図示し、右側に周辺回路領域Ｐの部分断面を図示している。
【００２２】
まず、本発明の第１の実施形態について説明する。
【００２３】
まず、図１に示すように、熱酸化により半導体基板１００の表面にシリコン酸化膜１０１を形成し、さらに、シリコン酸化膜１０１上にＣＶＤ(Chemical Vapor deposition）法によりシリコン窒化膜１０２を形成する。そして、図示しないマスクパターン（アクティブフィールドパターン）を用いて、活性領域となる部分以外のシリコン窒化膜１０２を除去する。これにより、半導体基板１００の表面は、活性領域となる部分のみがシリコン窒化膜１０２によって覆われた状態となる。このようにしてパターニングされたシリコン窒化膜１０２は、素子分離領域を形成するための「フィールド形成用絶縁膜」として用いられる。
【００２４】
次に、フィールド形成用絶縁膜であるシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１及び半導体基板１００をエッチングし、深さ３５０ｎｍ程度の素子分離用溝１０３を形成する。次いで、半導体基板１００を約１０００℃で熱酸化することにより、素子分離用溝１０３の内壁に膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を形成した後、ＣＶＤ法によって膜厚４５０〜５００ｎｍ程度の厚いシリコン酸化膜１０４を堆積させる。これにより、素子分離用溝１０３はシリコン酸化膜１０４によって埋め込まれた状態となる。そして、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing）法により、シリコン窒化膜１０２の上面が露出するまでシリコン酸化膜１０４を研磨し、その表面を平坦化すれば、素子分離領域１０５が完成する。このように、トレンチ構造を有する素子分離領域１０５は、一般に、ＳＴＩ（Shallow Trench Isolation）と呼ばれる。半導体基板１００のうち、素子分離領域１０５に囲まれた領域は活性領域１０６となる。
【００２５】
次に、シリコン窒化膜１０２を介してホウ素（Ｂ）などの不純物をイオン注入することにより、活性領域１０６の半導体基板１００内にｐ型ウエル層１０７を形成する。尚、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、Ｎ型ＭＯＳトランジスタを形成すべき領域をマスクで覆った状態で、リン（Ｐ）やヒ素（Ａｓ）などの不純物をイオン注入することによりｎ型ウエル層を形成し、次いで、必要に応じてマスクを用い、ホウ素（Ｂ）などの不純物をイオン注入することによりｐ型ウエル層１０７を形成すればよい。
【００２６】
図２は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＡ−Ａ線に沿った断面が図１に示すメモリセル領域Ｍの断面に対応している。図２に示すように、上記の工程が完了すると、メモリセル領域Ｍには素子分離領域１０５に囲まれた複数の活性領域１０６が規則的に配置された状態となる。上述の通り、この段階では、活性領域１０６はフィールド形成用絶縁膜であるシリコン窒化膜１０２によって覆われている。
【００２７】
次に、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａに存在するシリコン窒化膜１０２及びシリコン酸化膜１０４を除去し、さらに、半導体基板１００（ｐ型ウエル層１０７）をエッチングすることにより、図３に示すように、半導体基板１００内にゲートトレンチ１１４ｂを形成する。ゲートトレンチ１１４ｂの深さとしては、特に限定されるものではないが、半導体基板１００の主表面１００ａを基準として４０〜６０ｎｍ程度の深さに設定することが好ましい。また、メモリセル領域Ｍにおいて残存させるシリコン窒化膜１０２の幅ＷＭと、周辺回路領域Ｐにおいて残存させるシリコン窒化膜１０２の幅ＷＰとの関係は、
ＷＭ＜ＷＰ
とすることが好ましい。その意義については後述する。
【００２８】
次に、必要に応じてホウ素（Ｂ）などの不純物を斜め方向からイオン注入することにより、チャネル領域１０７ａにチャネルドープを行う。尚、チャネル領域１０７ａへのチャネルドープをメモリセル領域Ｍと周辺回路領域Ｐとで別個に行う場合には、一方をマスクした状態でそれぞれ別個にイオン注入を行えばよい。
【００２９】
次に、図４に示すように、熱酸化を行うことによりゲートトレンチ１１４ｂの表面に膜厚６〜７ｎｍ程度のゲート絶縁膜１１０を形成した後、リン(Ｐ）などの不純物をドープしたポリシリコン膜１１１、窒化タングステン(ＷＮｘ）膜１１２及びタングステン(Ｗ）膜１１３を順次堆積させる。ポリシリコン膜１１１の形成にはＣＶＤ法を用いることができ、その膜厚は、ゲートトレンチ１１４ｂが完全に埋まらないよう、ある程度薄い膜厚に設定する必要がある。例えば、メモリセル領域Ｍにおけるゲートトレンチ１１４ｂの深さ及び幅がそれぞれ２００ｎｍ及び１００ｎｍであれば、ポリシリコン膜１１１の膜厚としては、２０〜３０ｎｍ程度に設定すればよい。また、窒化タングステン膜１１２及びタングステン膜１１３の形成にはＣＶＤ法を用いることができる。窒化タングステン膜１１２の膜厚は、ポリシリコン膜１１１と同様、ゲートトレンチ１１４ｂが完全に埋まらないよう、十分薄い膜厚に設定する必要がある。窒化タングステン膜１１２はバリア層として用いられるため、その膜厚は５〜１０ｎｍ程度で十分である。一方、タングステン膜１１３の膜厚は、少なくともゲートトレンチ１１４ｂが完全に埋まるよう、十分に厚く設定する必要がある。
【００３０】
次に、図５に示すように、タングステン膜１１３及び窒化タングステン膜１１２をエッチバックし、さらに、ポリシリコン膜１１１をエッチバックする。エッチバック量としては、タングステン膜１１３の上面（エッチング端面）１１３ａが、フィールド形成用絶縁膜であるシリコン窒化膜１０２の上面よりも下方（半導体基板１００の表面に近くなるよう）に設定し、且つ、及びポリシリコン膜１１１の上面（エッチング端面）１１１ａが、半導体基板１００の主表面１００ａよりも下方に位置するように設定する必要がある。ここで、タングステン膜１１３の上面１１３ａがシリコン窒化膜１０２の上面よりも下方となるよう設定しているのは、後述するキャップを形成するためであり、ポリシリコン膜１１１の上面１１１ａが半導体基板１００の主表面１００ａよりも下方となるよう設定しているのは、ゲート電極１１４と後述するコンタクトプラグ（１２０）との絶縁を確保するためである。特に、タングステン膜１１３の上面１１３ａは、ポリシリコン膜１１１の上面１１１ａよりも上方となるよう設定することが好ましく（図５参照）、これによれば、シリコン窒化膜１０２とタングステン膜１１３との間に、隙間１０８ａが形成される。このような隙間１０８ａを形成するためには、フッ酸（ＨＦ）＋硝酸（ＨＮＯ３）を用いたウエットエッチングのように、タングステン膜１１３や窒化タングステン膜１１２に対して高い選択比を確保できる方法により、ポリシリコン膜１１１を等方的にエッチバックする必要がある。また、シリコン窒化膜１０２の上面とタングステン膜１１３の上面１１３ａとの段差は、追って説明するキャップの加工（研磨加工）マージンを吸収できるように設定され、例えば、研磨変動量が最大５０ｎｍ程度であれば、段差が８０ｎｍ〜１２０ｎｍとなるように設定すればよい。これにより、ゲートトレンチ１１４ｂの内部には、ゲート電極１１４が埋め込まれた状態となる。
【００３１】
尚、タングステン膜１１３のエッチバック量は、要求されるゲート抵抗値にも依存するため、例えば、ゲートトレンチ１１４ｂが十分に深い場合には、タングステン膜１１３のエッチング端面１１３ａとポリシリコン膜１１１のエッチング端面１１１ａとがほぼ同一平面となるよう設定しても構わない。
【００３２】
図６は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＢ−Ｂ線に沿った断面が図５に示すメモリセル領域Ｍの断面に対応している。図６に示すように、上記の工程が完了すると、活性領域１０６は、シリコン窒化膜１０２で覆われた部分及びゲート電極１１４によって構成され、ゲート電極１１４の両側には隙間１０８ａが形成された状態になる。
【００３３】
次に、図７に示すように、ＣＶＤ法により厚いシリコン酸化膜１１５を全面に形成する。このとき、隙間１０８ａ（図５参照）は、シリコン酸化膜１１５によってほぼ完全に埋められる必要がある。次に、図８に示すように、シリコン窒化膜１０２の上面が露出するまでＣＭＰ法によりシリコン酸化膜１１５を研磨する。これにより、ゲート電極１１４の上面がキャップ１１５ａによって覆われ、さらに、シリコン窒化膜１０２とタングステン膜１１３との間（隙間１０８ａ）がキャップ１１５ａで充填された状態となる。
【００３４】
次に、図９に示すように、エッチングによりシリコン窒化膜１０２を全て除去し、これによりコンタクトホール１２０ａを形成する。エッチングの方法については特に限定されないが、少なくとも、キャップ１１５ａの材料である酸化シリコンに対して高い選択比を確保できる方法を用いる必要がある。このようなエッチング方法としては、例えば、りん酸（Ｈ３ＰＯ４）系エッチャントを用いたウエットエッチングが挙げられる。
【００３５】
次に、図１０に示すように、リン（Ｐ）やヒ素（Ａｓ）などの不純物をイオン注入し、Ｎ型のソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成する。ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９の形成は、以下の方法を用いることが好ましい。尚、図面の見やすさを考慮して、以下に説明する図１１乃至図１６では、ゲート電極１１４やゲート絶縁膜１１０などの図示は省略し、模式的に表示してある。
【００３６】
まず、図１１に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を垂直方向からイオン注入することにより、ベースＮ−拡散領域１１６ａを形成する（イオン注入１回目）。このとき、イオン注入の方向が垂直方向であることから、ベースＮ−拡散領域１１６ａは、メモリセル領域Ｍ及び周辺回路領域Ｐに対して共通に形成される。尚、メモリセル領域ＭにおけるベースＮ−拡散領域１１６ａは、そのままソース／ドレイン拡散領域１１６として用いられる。
【００３７】
次に、図１２に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を斜め方向からイオン注入することにより、メモリセル領域ＭにＬＤＤ領域１０９を形成する（イオン注入２回目）。このとき、イオン注入の角度θ１は、メモリセル領域Ｍにおけるキャップ１１５ａの角部Ａ１と、コンタクトホール１２０ａの底部の一端Ａ２及び他端Ａ３とを結ぶ直線Ｌ１及びＬ２が成す角θＭよりも僅かに小さく設定される。これにより、当該イオン注入によって、メモリセル領域Ｍには深さ方向にＬＤＤ領域１０９が形成されることになる。一方、メモリセル領域Ｍにおけるコンタクトホール１２０ａの幅ＷＭと、周辺回路領域Ｐにおけるコンタクトホール１２０ａの幅ＷＰとの関係は、
ＷＭ＜ＷＰ
であることから、周辺回路領域Ｐにおけるキャップ１１５ａの角部Ａ４と、コンタクトホール１２０ａの底部の一端Ａ５及び他端Ａ６とを結ぶ直線Ｌ３及びＬ４が成す角θＰは、直線Ｌ１及びＬ２が成す角θＭよりも必ず大きくなる（θＭ＜θＰ）。このため、周辺回路領域Ｐにおいては、全体的にリン（Ｐ）やヒ素（Ａｓ）などの不純物が全体的に再注入され、拡散領域１１６ｂが形成されることになる。
【００３８】
次に、図１３に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を斜め方向からイオン注入することにより、周辺回路領域Ｐにソース／ドレイン拡散領域１１６を形成する（イオン注入３回目）。このとき、イオン注入の角度θ２は、上記の角θＭよりも大きく、且つ、上記の角θＰよりも十分に小さく設定される。これにより、当該イオン注入の影響はメモリセル領域Ｍには及ばず、且つ、周辺回路領域Ｐには全体的にリン（Ｐ）やヒ素（Ａｓ）などの不純物が全体的に再注入され、これによって周辺回路領域Ｐのソース／ドレイン拡散領域１１６が完成する。
【００３９】
そして、図１４に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物、さらには、必要に応じてボロン（Ｂ）などのｐ型の不純物を斜め方向からイオン注入することにより、周辺回路領域ＰにＬＤＤ領域１０９を形成する（イオン注入４回目）。このとき、イオン注入の角度θ３は、上記の角θＰよりも僅かに小さく設定され、これにより、メモリセル領域Ｍに影響を及ぼすことなく、周辺回路領域ＰにＬＤＤ領域１０９を深さ方向に形成することができる。
【００４０】
以上の方法によれば、メモリセル領域Ｍ及び周辺回路領域Ｐに対し、マスクを用いてイオン注入を個別に行うことなく、マスクなしで（或いは共通のマスクを用いて）、ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を自己整合的に形成することが可能となる。
【００４１】
一方、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、周辺回路領域ＰのうちＮ型ＭＯＳトランジスタを形成すべき領域及びメモリセル領域Ｍの全体をマスクで覆った状態で、Ｐ型ＭＯＳトランジスタを形成すべき領域に対してｐ型の不純物をイオン注入する必要が生じる。この場合も、まず、図１５に示すように、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などのｐ型の不純物を垂直方向からイオン注入することにより、Ｐ型のソース／ドレイン拡散領域１１６を形成し、次に、図１６に示すように、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などのｐ型の不純物を斜め方向からイオン注入することにより、ＬＤＤ領域１０９を深さ方向に形成することができる。この場合も、イオン注入の角度θ３は、上述した角θＰよりも僅かに小さく設定すればよい。
【００４２】
このようにしてソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成した後、図１７に示すように、ソース／ドレイン拡散領域１１６上のシリコン酸化膜１０１を除去し、さらに、チタン（Ｔｉ）膜１１７、窒化チタン（ＴｉＮｘ）膜１１８及びブランケットタングステン（Ｗ）膜１１９をＣＶＤ法により順次堆積させる。チタン膜１１７はシリサイドを形成するための膜であり、窒化チタン膜１１８はチタン膜１１７とブランケットタングステン膜１１９との間のバリア層としての役割を果たす。これらの膜厚は、それぞれ８〜１２ｎｍ程度及び１３〜１７ｎｍ程度に設定すればよい。一方、ブランケットタングステン膜１１９の膜厚は、少なくともコンタクトホール１２０ａが完全に埋まるよう、十分に厚く設定する必要がある。本実施形態においては、コンタクトホール１２０ａのアスペクト比が十分に小さいため、上述した各種導電材料の埋め込みは、困難無く行うことが可能である。
【００４３】
次に、図１８に示すように、キャップ１１５ａの上面が露出するまでＣＭＰ法によりチタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９を研磨する。これにより、コンタクトホール１２０ａ（図１０参照）内にコンタクトプラグ１２０が埋め込まれた状態となる。コンタクトプラグ１２０とゲート電極１１４との間の絶縁は、キャップ１１５ａのうち、ポリシリコン膜をエッチバックした際に設けられた隙間１０８ａ（図５参照）に充填された部分によって確保されている。
【００４４】
図１９は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＣ−Ｃ線に沿った断面が図１８に示すメモリセル領域Ｍの断面に対応している。図１９に示すように、上記の工程が完了すると、コンタクトプラグ１２０は活性領域１０６に対して自己整合的に形成されることになる。このため、図１８及び図１９に示すように、コンタクトプラグ１２０の周縁のうち素子分離領域１０５側の辺１２０ｂは、素子分離領域１０５と活性領域１０６の境界と実質的に一致することになる。このことは、活性領域１０６が実質的にゲート電極１１４（キャップ１１５ａ）及びコンタクトプラグ１２０によってのみ覆われることを意味する。したがって、メモリセル領域Ｍにおいては、マスクずれに起因するリフレッシュ特性の低下を防止することが可能となり、周辺回路領域Ｐにおいては、従来のようにマスクパターン（拡散層コンタクトパターン）を用いてコンタクトプラグを形成する際のマージンなどを考慮して活性領域１０６をやや広めに形成する必要がなく、活性領域１０６の面積を最小限に抑えることが可能となる。
【００４５】
その後は、図２０に示すように、一般的な方法を用いて、メモリセル領域Ｍにはビット線１２１やメモリセルキャパシタ１２２を形成し、周辺回路領域Ｐには必要な各種配線１２３を形成した後、図示しないが、メモリセル領域Ｍ及び周辺回路領域Ｐとも、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００４６】
以上説明したように、本実施形態では、フィールド形成用絶縁膜であるシリコン窒化膜１０２を利用してゲート電極１１４やコンタクトプラグ１２０を形成していることから、コンタクトプラグ１２０を活性領域１０６に対して自己整合的に形成することができる。つまり、マスクパターン（拡散層コンタクトパターン）を用いることなく、コンタクトプラグ１２０を形成することができる。これによりフォトリソグラフィー工程数が削減されるばかりでなく、図１８及び図１９に示すように、コンタクトプラグ１２０の周縁のうち素子分離領域１０５側の辺１２０ｂは、素子分離領域１０５と活性領域１０６の境界と実質的に一致することになるため、メモリセル領域Ｍにおいてはリフレッシュ特性の低下を防止することが可能となり、周辺回路領域Ｐにおいては、従来に比べ、活性領域を大幅に縮小することが可能となる。
【００４７】
また、本実施形態によれば、ゲートトレンチ１１４ｂやコンタクトホール１２０ａのアスペクト比が十分に抑えられることから、ゲート電極１１４を構成する各種材料の埋め込みや、コンタクトプラグ１２０を構成する各種材料の埋め込みを容易に行うことができる。
【００４８】
さらに、本実施形態では、半導体基板１００に形成したゲートトレンチ内にゲート電極１１４を埋め込み、ゲートトレンチの周囲をチャネル領域として用いていることから、短チャネル効果によるサブスレッショルド電流が抑制され、その結果、リフレッシュ特性を高めることが可能となる。
【００４９】
次に、本発明の第２の実施形態について説明する。尚、第１の実施形態と同じ要素には同じ符号を付し、重複する説明は省略する。
【００５０】
まず、第１の実施形態の図１及び図２に示す工程を行った後、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａ（図２参照）に存在するシリコン窒化膜１０２及びシリコン酸化膜１０４をエッチングする。これにより、図２１に示すように、活性領域１０６上のシリコン窒化膜１０２にはゲートトレンチ２１４ａが形成され、素子分離領域１０５上のシリコン酸化膜１０４にはゲートトレンチ２１４ｂが形成される。このとき、シリコン（Ｓｉ）に対して選択比の高い方法を用いてオーバーエッチングすることにより、活性領域１０６に形成されたゲートトレンチ２１４ａの深さｄ１よりも、素子分離領域１０５に形成されたゲートトレンチ２１４ｂの深さｄ２の方が十分に大きくなるよう設定する。これにより、活性領域１０６では、トレンチパターン１１４ｃの底部において半導体基板１００（ｐ型ウエル層１０７）の表面が露出した状態となる。
【００５１】
次に、マスクパターンを除去した後、図２２に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により膜厚１０〜２０ｎｍ程度のシリコン酸化膜２０８を全面に形成し、さらに図２３に示すように、このシリコン酸化膜２０８をエッチバックする。これにより、半導体基板１００の表面とほぼ平行な面に形成されたシリコン酸化膜２０８は全て除去され、ゲートトレンチ２１４ａ，２１４ｂの側面部分にサイドウォール２０８ａが形成された状態となる。尚、図示しないが、素子分離領域１０５と活性領域１０６との境界に生じている段差部分にもサイドウォールが形成されることになる。
【００５２】
次に、シリコン窒化膜１０２、シリコン酸化膜１０４及びサイドウォール２０８ａをマスクとして、半導体基板１００（ｐ型ウエル層１０７）をエッチングすることにより、活性領域１０６に形成されたゲートトレンチ２１４ａをさらに掘り下げ、図２４に示すように、半導体基板１００内にも深いゲートトレンチ２１４ｃを形成する。ゲートトレンチ２１４ｃの深さとしては、素子分離領域１０５に形成されたゲートトレンチ２１４ｂの深さｄ２（図２１参照）とほぼ同じ深さに設定することが好ましい。その後、必要に応じてチャネル領域１０７ａにチャネルドープを行う。
【００５３】
このように、本実施形態では、シリコン窒化膜１０２をマスクとした半導体基板１００（ｐ型ウエル層１０７）のエッチングを行う必要があり、このエッチングによってシリコン窒化膜１０２の膜厚がやや減少することから、あらかじめシリコン窒化膜１０２の膜厚をやや厚めに設定しておく必要がある。また、素子分離領域１０５と活性領域１０６との境界の段差部分に形成されたサイドウォールは、ゲートトレンチ２１４ｃの形成時に大部分が除去され、エッチング後の洗浄工程によってゲート配線が断線しない程度に除去することが可能である。
【００５４】
次に、図２５に示すように、熱酸化によってゲートトレンチ２１４ｃの表面にゲート絶縁膜１１０を形成した後、ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３を順次堆積させる。この場合も、ポリシリコン膜１１１及び窒化タングステン膜１１２の膜厚については、ゲートトレンチ２１４ｃが完全に埋まらないよう、ある程度薄い膜厚に設定する必要があり、タングステン膜１１３の膜厚については、少なくともゲートトレンチ２１４ｃが完全に埋まるよう、十分に厚く設定する必要がある。
【００５５】
次に、図２６に示すように、タングステン膜１１３及び窒化タングステン膜１１２をエッチバックし、さらに、ポリシリコン膜１１１をエッチバックする。エッチバック量としては、タングステン膜１１３及びポリシリコン膜１１１の上面が、フィールド形成用絶縁膜であるシリコン窒化膜１０２の上面よりも低くなる（半導体基板１００の表面に近くなる）ように設定する必要がある。これにより生じる段差は、第１の実施形態にて説明したキャップ１１５ａの研磨加工マージンを吸収できるように設定すればよい。これにより、ゲートトレンチ２１４ｃの内部には、ゲート電極２１４が埋め込まれた状態となる。
【００５６】
尚、本実施形態では、シリコン窒化膜１０２の側面にサイドウォール２０８ａが形成されていることから、上記第１の実施形態のように、ポリシリコン膜１１１の上面（エッチング端面）が、半導体基板１００の主表面よりも下方に位置するよう設定する必要はない。したがって、ポリシリコン膜１１１の等方性エッチングによって、図５に示した隙間１０８ａを形成する必要もない。
【００５７】
その後の工程は上記第１の実施形態と同様であり、ゲート電極２１４の上面にキャップ１１５ａを形成した後（図８参照）、シリコン窒化膜１０２を除去することによってコンタクトホール１２０ａを形成する（図９参照）。ここで、キャップ１１５ａを構成する絶縁材料及びサイドウォール２０８ａを構成する絶縁材料がいずれも「酸化シリコン」である点が重要である。これにより、キャップ１１５ａ及びサイドウォール２０８ａを浸食することなく、フィールド形成用絶縁膜であるシリコン窒化膜１０２のみを選択的に除去することができるので、コンタクトホール１２０ａを活性領域１０６に対して自己整合的に形成することが可能となる。
【００５８】
さらに、ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成した後（図１０参照）、コンタクトプラグ１２０を形成する（図１８参照）。上記の通り、コンタクトホール１２０ａが活性領域１０６に対して自己整合的に形成されていることから、コンタクトプラグ１２０についても、活性領域１０６に対して自己整合的に形成されることになる。そして、ビット線１２１やメモリセルキャパシタ１２２などを形成した後（図２０参照）、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００５９】
このように、本実施形態では、ポリシリコン膜１１１の等方性エッチングによって図５に示した隙間１０８ａを形成する必要がないことから、上記第１の実施形態による効果に加え、ポリシリコン膜１１１のエッチング条件が大幅に緩和されるという利点を有する。しかも、ゲート電極２１４の厚みを全体的に厚くしやすいことから、ゲート抵抗をより低くすることも可能となる。
【００６０】
次に、本発明の第３の実施形態について説明する。尚、第１の実施形態と同じ要素には同じ符号を付し、重複する説明は省略する。
【００６１】
まず、第１の実施形態の図１及び図２に示す工程を行った後、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａ（図２参照）に存在するシリコン窒化膜１０２及びシリコン酸化膜１０４を除去することにより、図２７に示すように、ゲートトレンチ３１４ａを形成する。
【００６２】
次に、マスクパターンを除去した後、ＬＰＣＶＤ法により膜厚１０〜２０ｎｍ程度のシリコン酸化膜３０８を全面に形成し、さらに図２８に示すように、このシリコン酸化膜３０８をエッチバックすることによりサイドウォール３０８ａを形成する。このとき、十分にオーバーエッチングすることによって素子分離領域１０５のシリコン酸化膜１０４に形成されたゲートトレンチ３１４ａをさらに掘り下げ、これにより深いゲートトレンチ３１４ｂを形成する。このようなオーバーエッチングを行うと、シリコン窒化膜１０２の膜厚がかなり減少することから、本実施形態では、あらかじめシリコン窒化膜１０２の膜厚を十分厚めに設定しておく必要がある。
【００６３】
さらに、図２９に示すように、シリコン窒化膜１０２及びサイドウォール３０８ａ等をマスクとしてシリコン（Ｓｉ）をエッチングすることにより、活性領域１０６の半導体基板１００（ｐウェル層１０７）に形成されたゲートトレンチ３１４ａをさらに掘り下げ、深いゲートトレンチ３１４ｃを形成する。活性領域１０６に形成するゲートトレンチ３１４ｃの深さとしては、素子分離領域１０５に形成されたゲートトレンチ３１４ｂの深さとほぼ同じ深さに設定することが好ましい。その後、必要に応じてチャネル領域１０７ａにチャネルドープを行う。
【００６４】
その後の工程は上記第２の実施形態と同様であり、ゲートトレンチ３１４ｃの表面にゲート絶縁膜１１０を形成した後、ゲートトレンチ３１４ｂ，３１４ｃ内にゲート電極を埋め込む（図２５参照）。そして、キャップ１１５ａ及びコンタクトホール１２０ａを形成した後（図８，図９参照）、ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成し（図１０参照）、さらに、コンタクトプラグ１２０を形成する（図１８参照）。そして、ビット線１２１やメモリセルキャパシタ１２２などを形成した後（図２０参照）、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００６５】
ここでも、キャップ１１５ａを構成する絶縁材料及びサイドウォール３０８ａを構成する絶縁材料がいずれも「酸化シリコン」である点が重要であり、これによって、コンタクトプラグ１２０を活性領域１０６に対して自己整合的に形成することが可能となる。
【００６６】
このように、本実施形態においてもサイドウォール３０８ａを用いていることから、上記第２の実施形態と同様の効果を得ることができるとともに、サイドウォール形成時のオーバーエッチングによって素子分離領域１０５にゲートトレンチ３１４ｂを形成し、その後、活性領域１０６にゲートトレンチ３１４ｃを形成していることから、工程中に素子分離領域１０５と活性領域１０６との境界に大きな段差が生じることがない。このため、上記第２の実施形態のように、境界部分において孤立した状態で残存するサイドウォールを除去する必要がなくなる。
【００６７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記各実施形態においては、本発明の適用対象をＤＲＡＭとしているが、本発明の対象がこれに限定されるものではなく、他の半導体メモリやプロセッサ、さらには、ＤＲＡＭ混載プロセッサなど、種々の半導体装置に適用することが可能である。
【００６９】
また、上記各実施形態においては、素子分離領域１０５がＳＴＩ構造を有しているが、素子分離領域１０５をＬＯＣＯＳ法（Local Oxidation of Silicon）によって形成しても構わない。但し、各実施形態のように、素子分離領域１０５をＳＴＩ構造とすれば、素子分離領域１０５上のシリコン酸化膜１０４をほぼ平坦とすることができるため、ゲートトレンチの形成などの加工をより容易に行うことが可能である。
【００７０】
また、上記各実施形態においては、ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の積層体によってゲート電極１１４を構成しているが、ゲート電極の構造・材料については特に限定されない。したがって、ポリシリコン膜のみからなる単層構造であっても構わない。同様に、上記各実施形態においては、チタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９の積層体によってコンタクトプラグ１２０を構成しているが、コンタクトプラグの構造・材料についても特に限定されない。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０１の形成〜ｐ型ウエル層１０７の形成）を示す部分断面図である。
【図２】図１に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１１４ｂの形成）を示す部分断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の形成）を示す部分断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲート電極１１４の形成）を示す部分断面図である。
【図６】図５に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１１５の形成）を示す部分断面図である。
【図８】本発明の第１の実施形態による半導体装置の製造方法の一工程（キャップ１１５ａの形成）を示す部分断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（コンタクトホール１２０ａの形成）を示す部分断面図である。
【図１０】本発明の第１の実施形態による半導体装置の製造方法の一工程（ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９の形成）を示す部分断面図である。
【図１１】垂直方向からのイオン注入（１回目）により、ベースＮ−拡散領域１１６ａを形成する方法を説明するための模式図である。
【図１２】斜め方向（角度θ１）からのイオン注入（２回目）により、メモリセル領域ＭにＬＤＤ領域１０９を形成する方法を説明するための模式図である。
【図１３】斜め方向（角度θ２）からのイオン注入（３回目）により、周辺回路領域Ｐにソース／ドレイン拡散領域１１６を形成する方法を説明するための模式図である。
【図１４】斜め方向（角度θ３）からのイオン注入（４回目）により、周辺回路領域ＰにＬＤＤ領域１０９を形成する方法を説明するための模式図である。
【図１５】垂直方向からのイオン注入により、Ｐ型ＭＯＳトランジスタを形成すべき領域にソース／ドレイン拡散領域１１６を形成する方法を説明するための模式図である。
【図１６】斜め方向（角度θ３）からのイオン注入により、Ｐ型ＭＯＳトランジスタを形成すべき領域にＬＤＤ領域１０９を形成する方法を説明するための模式図である。
【図１７】本発明の第１の実施形態による半導体装置の製造方法の一工程（チタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９の形成）を示す部分断面図である。
【図１８】本発明の第１の実施形態による半導体装置の製造方法の一工程（コンタクトプラグ１２０の形成）を示す部分断面図である。
【図１９】図１８に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図２０】本発明の第１の実施形態による半導体装置の部分断面図である。
【図２１】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ２１４ａ，２１４ｂの形成）を示す部分断面図である。
【図２２】本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２０８の形成）を示す部分断面図である。
【図２３】本発明の第２の実施形態による半導体装置の製造方法の一工程（サイドウォール２０８ａの形成）を示す部分断面図である。
【図２４】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ２１４ｃの形成）を示す部分断面図である。
【図２５】本発明の第２の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の形成）を示す部分断面図である。
【図２６】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲート電極２１４の形成）を示す部分断面図である。
【図２７】本発明の第３の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ３１４ａの形成〜シリコン酸化膜３０８の形成）を示す部分断面図である。
【図２８】本発明の第３の実施形態による半導体装置の製造方法の一工程（サイドウォール３０８ａの形成〜ゲートトレンチ３１４ｂの形成）を示す部分断面図である。
【図２９】本発明の第３の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ３１４ｃの形成）を示す部分断面図である。
【符号の説明】
【００７２】
１００ 半導体基板
１００ａ 半導体基板の主表面
１０１ シリコン酸化膜
１０２ シリコン窒化膜
１０３ 素子分離用溝
１０４ シリコン酸化膜
１０５ 素子分離領域
１０６ 活性領域
１０７ ｐ型ウエル層
１０７ａ チャネル領域
１０８ａ 隙間
１０９ ＬＤＤ領域
１１０ ゲート絶縁膜
１１１ ポリシリコン膜
１１１ａ ポリシリコン膜のエッチング端面
１１２ 窒化タングステン膜
１１３ タングステン膜
１１３ａ タングステン膜のエッチング端面
１１４ ゲート電極
１１４ａ ゲート電極を形成すべき領域
１１４ｂ ゲートトレンチ
１１５ シリコン酸化膜
１１５ａ キャップ
１１６ ソース／ドレイン拡散領域
１１７ チタン膜
１１８ 窒化チタン膜
１１９ ブランケットタングステン膜
１２０ コンタクトプラグ
１２０ａ コンタクトホール
１２０ｂ コンタクトホールの辺
１２１ ビット線
１２２ メモリセルキャパシタ
１２３ 各種配線
２０８，３０８ シリコン酸化膜
２０８ａ，３０８ａ サイドウォール
２１４ ゲート電極
２１４ａ，２１４ｂ，２１４ｃ，３１４ａ，３１４ｂ，３１４ｃ ゲートトレンチ
Ｍ メモリセル領域
Ｐ 周辺回路領域
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、活性領域にＭＯＳトランジスタが形成された半導体装置に関する。また、本発明は半導体装置の製造方法に関し、特に、活性領域にＭＯＳトランジスタを形成する方法に関する。
【背景技術】
【０００２】
従来、半導体基板上にＭＯＳトランジスタを形成する方法としては、以下の方法が一般的に用いられている。まず、フィールド形成用絶縁膜をマスクとして半導体基板に素子分離領域を形成する。次に、フィールド形成用絶縁膜を剥離して活性領域を露出させた後、導電膜を堆積させ、これをパターニングすることによってゲート電極を形成する。そして、ゲート電極の側面にサイドウォールを形成した後、ソース／ドレイン拡散領域に接続するコンタクトプラグを形成することによって、ＭＯＳトランジスタが完成する。
【０００３】
しかしながら、従来の方法では、フィールド形成用絶縁膜を形成するためのマスクパターン（アクティブフィールドパターン）、ゲート電極を形成するためのマスクパターン（ゲート電極パターン）及びコンタクトプラグを形成するためのマスクパターン（拡散層コンタクトパターン）といった３つのマスクパターンが必須であり、これらの一部を省略することは不可能であった。このため、工程数の削減によるコストダウンが困難であるばかりでなく、マスクパターン（拡散層コンタクトパターン）を用いてコンタクトプラグを形成する際にコンタクトプラグと活性領域との位置ずれを考慮しなければならないことから、コンタクトプラグ形成時のマージンを考慮して活性領域をある程度広く確保する必要があり、活性領域を縮小することも困難であった。
【０００４】
しかも、ＬＤＤ（Lightly Doped Drain）領域やセルフアラインコンタクトを形成するためには、ゲート電極上にキャップ絶縁膜を設ける必要があり、この場合にはゲート電極を含む積層体の合計膜厚がゲート電極の２倍程度となり、アスペクト比が非常に大きくなってしまう。このため、ゲート電極のパターニングにおいて加工マージンが不足したり、サイドウォールやコンタクトプラグなど、ゲート電極間に形成する各種材料の埋め込みマージンや、一旦ゲート電極間に埋め込んだ後除去する層間絶縁膜の加工マージンが不足するといった問題も生じる。この問題は、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルトランジスタのように、ポリメタル構造の採用によりゲート電極の膜厚が大きく、且つ、ゲート電極間が非常に狭いトランジスタにおいては特に顕著となる。
【０００５】
尚、アスペクト比による問題は、特許文献１及び２に記載されているように、ＤＲＡＭのメモリセルトランジスタの製造において、ダマシンプロセスを応用することによりある程度解消する。また、ダマシンプロセスによれば、ゲート電極よりも先にゲート間絶縁膜が形成されることから、ゲート間絶縁膜の被覆率不足による不良（コンタクト同士のショート）を防止することが可能となる。しかしながら、この場合であってもフォトリソグラフィー工程を大幅に削減したり、活性領域を大幅に縮小することは困難であった。
【０００６】
一方、微細化によってトランジスタサイズが小さくなると、いわゆる「短チャネル効果」によってサブスレッショルド電流が増大し、例えばＤＲＡＭにおいてはリフレッシュ特性の低下という問題を招いてしまう。この問題を解決するためには、半導体基板に形成したトレンチ内にゲート電極を埋め込むことによって、トランジスタ１個当たりの占有面積を抑制しつつ、十分なゲート長を確保することが有効である（特許文献３参照）。
【０００７】
しかしながら、ゲート電極をトレンチ内に埋め込むためには、従来、半導体基板にトレンチを形成するためのマスクパターンが別途必要であることから、フォトリソグラフィー工程を削減したり、活性領域を大幅に縮小することはやはり困難であった。
【特許文献１】特開２００２−４３５４４号公報
【特許文献２】特開２００２−１１０９３０号公報
【特許文献３】特許第３１５０４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、フォトリソグラフィー工程を削減することが可能な半導体装置及びその製造方法を提供することである。
【０００９】
また、本発明の他の目的は、活性領域の縮小により集積度を高めることが可能な半導体装置及びその製造方法を提供することである。
【００１０】
また、本発明のさらに他の目的は、ゲート電極材料やゲート電極間に形成する各種材料の埋め込みが容易な半導体装置及びその製造方法を提供することである。
【００１１】
また、本発明のさらに他の目的は、短チャネル効果によるサブスレッショルド電流を抑制することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、素子分離領域に囲まれ、ソース／ドレイン拡散領域及び前記ソース／ドレイン拡散領域間に形成されたゲートトレンチを有する活性領域と、少なくとも一部が前記ゲートトレンチに埋め込まれたゲート電極と、前記ソース／ドレイン拡散領域に接続されたコンタクトプラグとを備え、前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする。
【００１３】
本発明によれば、コンタクトプラグの周縁よりもさらに外側部分には実質的に活性領域が存在しないことから、活性領域の縮小により集積度を高めることが可能となる。しかも、ゲート電極がゲートトレンチ内に埋め込まれていることから、ゲートトレンチの周囲がチャネル領域として用いられることになる。これにより、集積度を低下させることなくゲート長が拡大されるので、短チャネル効果によるサブスレッショルド電流を抑制することが可能となる。
【００１４】
また、本発明による半導体装置の製造方法は、半導体基板上に所定のパターンを有するフィールド形成用絶縁膜を形成する第１のステップと、前記フィールド形成用絶縁膜を用いて素子分離領域を形成する第２のステップと、少なくとも前記フィールド形成用絶縁膜及び半導体基板をパターニングすることにより、前記半導体基板にゲートトレンチを形成する第３のステップと、前記ゲートトレンチ内に少なくともゲート電極を埋め込む第４のステップと、前記フィールド形成用絶縁膜を除去することにより、コンタクトホールを形成する第５のステップと、前記コンタクトホール内にコンタクトプラグを埋め込む第６のステップとを備えることを特徴とする。尚、本発明において「半導体基板」とは、ｐウエル層やｎウエル層などドーピングされた層を含む意である。
【００１５】
本発明によれば、フィールド形成用絶縁膜を利用することによってゲート電極やコンタクトプラグを形成していることから、コンタクトプラグを活性領域に対して自己整合的に形成することができる。これにより、マスクパターン（拡散層コンタクトパターン）を用いることなく、コンタクトプラグを形成することができることから、フォトリソグラフィー工程数を削減することが可能となる。また、ゲートトレンチやコンタクトホールのアスペクト比が抑えられることから、ゲート電極を構成する各種材料の埋め込みや、コンタクトプラグを構成する各種材料の埋め込みを容易に行うことも可能となる。
【００１６】
本発明における第２のステップは、前記フィールド形成用絶縁膜をマスクとして前記半導体基板に素子分離用溝を形成する第１のサブステップと、前記素子分離用溝を絶縁体によって埋め込む第２のサブステップとを含んでいることが好ましい。これによれば、素子分離領域がＳＴＩ構造となるため高い平坦性を得ることができ、その結果、ゲートトレンチの形成などの加工を容易に行うことが可能となる。
【００１７】
また、第５のステップを行った後、第６のステップを行う前に、実質的に垂直方向からイオン注入を行うことによりソース／ドレイン拡散領域を形成し、さらに、斜め方向からイオン注入を行うことによりＬＤＤ領域を形成することがより好ましい。特に、実質的に垂直方向からイオン注入を行うことにより、メモリセル領域にソース／ドレイン拡散領域を形成し、斜め方向から第１の角度でイオン注入を行うことにより、メモリセル領域にＬＤＤ領域を形成し、斜め方向から第１の角度よりも大きい第２の角度でイオン注入を行うことにより、周辺回路領域にソース／ドレイン拡散領域を形成し、斜め方向から第２の角度よりも大きい第３の角度でイオン注入を行うことにより、周辺回路領域にＬＤＤ領域を形成することが特に好ましい。これによれば、コンタクトホールの幅が相対的に狭いメモリセル領域、及び、コンタクトホールの幅が相対的に広い周辺回路領域に対し、マスクを用いてイオン注入を個別に行うことなく、マスクなしで（或いは共通のマスクを用いて）、ソース／ドレイン拡散領域及びＬＤＤ領域を自己整合的に形成することが可能となる。
【発明の効果】
【００１８】
このように、本発明によれば、拡散層コンタクトパターンが不要となることから、フォトリソグラフィー工程数が削減されるだけでなく、活性領域の縮小により集積度を高めることも可能となる。さらに、ゲートトレンチやコンタクトホールのアスペクト比が抑えられることから、ゲート電極を構成する各種材料の埋め込みや、コンタクトプラグを構成する各種材料の埋め込みを容易に行うことも可能となる。しかも、ゲート電極がゲートトレンチ内に埋め込まれており、これによりゲート長が拡大されることから、短チャネル効果によるサブスレッショルド電流を抑制することも可能となる。
【００１９】
したがって、本発明は、ＤＲＡＭのように高い集積度が求められ、且つ、コストダウンに対する要求が非常に強い半導体装置への適用が特に効果的である。また、本発明をＤＲＡＭに適用すれば、サブスレッショルド電流の低減により、リフレッシュ特性を向上させることも可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましいいくつかの実施の形態について、本発明の対象をＤＲＡＭとした場合を例に説明する。
【００２１】
ＤＲＡＭの表面は、多数のメモリセルが配置される「メモリセル領域」と、デコーダなどの周辺回路が配置される「周辺回路領域」に分けられるが、本実施形態による方法では、メモリセル領域のトランジスタ（メモリセルトランジスタ）と、周辺回路領域のトランジスタを同じ方法を用いて同時に形成する。したがって、以下の説明に用いる断面図（図１など）では、左側にメモリセル領域Ｍの部分断面を図示し、右側に周辺回路領域Ｐの部分断面を図示している。
【００２２】
まず、本発明の第１の実施形態について説明する。
【００２３】
まず、図１に示すように、熱酸化により半導体基板１００の表面にシリコン酸化膜１０１を形成し、さらに、シリコン酸化膜１０１上にＣＶＤ(Chemical Vapor deposition）法によりシリコン窒化膜１０２を形成する。そして、図示しないマスクパターン（アクティブフィールドパターン）を用いて、活性領域となる部分以外のシリコン窒化膜１０２を除去する。これにより、半導体基板１００の表面は、活性領域となる部分のみがシリコン窒化膜１０２によって覆われた状態となる。このようにしてパターニングされたシリコン窒化膜１０２は、素子分離領域を形成するための「フィールド形成用絶縁膜」として用いられる。
【００２４】
次に、フィールド形成用絶縁膜であるシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１及び半導体基板１００をエッチングし、深さ３５０ｎｍ程度の素子分離用溝１０３を形成する。次いで、半導体基板１００を約１０００℃で熱酸化することにより、素子分離用溝１０３の内壁に膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を形成した後、ＣＶＤ法によって膜厚４５０〜５００ｎｍ程度の厚いシリコン酸化膜１０４を堆積させる。これにより、素子分離用溝１０３はシリコン酸化膜１０４によって埋め込まれた状態となる。そして、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing）法により、シリコン窒化膜１０２の上面が露出するまでシリコン酸化膜１０４を研磨し、その表面を平坦化すれば、素子分離領域１０５が完成する。このように、トレンチ構造を有する素子分離領域１０５は、一般に、ＳＴＩ（Shallow Trench Isolation）と呼ばれる。半導体基板１００のうち、素子分離領域１０５に囲まれた領域は活性領域１０６となる。
【００２５】
次に、シリコン窒化膜１０２を介してホウ素（Ｂ）などの不純物をイオン注入することにより、活性領域１０６の半導体基板１００内にｐ型ウエル層１０７を形成する。尚、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、Ｎ型ＭＯＳトランジスタを形成すべき領域をマスクで覆った状態で、リン（Ｐ）やヒ素（Ａｓ）などの不純物をイオン注入することによりｎ型ウエル層を形成し、次いで、必要に応じてマスクを用い、ホウ素（Ｂ）などの不純物をイオン注入することによりｐ型ウエル層１０７を形成すればよい。
【００２６】
図２は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＡ−Ａ線に沿った断面が図１に示すメモリセル領域Ｍの断面に対応している。図２に示すように、上記の工程が完了すると、メモリセル領域Ｍには素子分離領域１０５に囲まれた複数の活性領域１０６が規則的に配置された状態となる。上述の通り、この段階では、活性領域１０６はフィールド形成用絶縁膜であるシリコン窒化膜１０２によって覆われている。
【００２７】
次に、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａに存在するシリコン窒化膜１０２及びシリコン酸化膜１０４を除去し、さらに、半導体基板１００（ｐ型ウエル層１０７）をエッチングすることにより、図３に示すように、半導体基板１００内にゲートトレンチ１１４ｂを形成する。ゲートトレンチ１１４ｂの深さとしては、特に限定されるものではないが、半導体基板１００の主表面１００ａを基準として４０〜６０ｎｍ程度の深さに設定することが好ましい。また、メモリセル領域Ｍにおいて残存させるシリコン窒化膜１０２の幅ＷＭと、周辺回路領域Ｐにおいて残存させるシリコン窒化膜１０２の幅ＷＰとの関係は、
ＷＭ＜ＷＰ
とすることが好ましい。その意義については後述する。
【００２８】
次に、必要に応じてホウ素（Ｂ）などの不純物を斜め方向からイオン注入することにより、チャネル領域１０７ａにチャネルドープを行う。尚、チャネル領域１０７ａへのチャネルドープをメモリセル領域Ｍと周辺回路領域Ｐとで別個に行う場合には、一方をマスクした状態でそれぞれ別個にイオン注入を行えばよい。
【００２９】
次に、図４に示すように、熱酸化を行うことによりゲートトレンチ１１４ｂの表面に膜厚６〜７ｎｍ程度のゲート絶縁膜１１０を形成した後、リン(Ｐ）などの不純物をドープしたポリシリコン膜１１１、窒化タングステン(ＷＮｘ）膜１１２及びタングステン(Ｗ）膜１１３を順次堆積させる。ポリシリコン膜１１１の形成にはＣＶＤ法を用いることができ、その膜厚は、ゲートトレンチ１１４ｂが完全に埋まらないよう、ある程度薄い膜厚に設定する必要がある。例えば、メモリセル領域Ｍにおけるゲートトレンチ１１４ｂの深さ及び幅がそれぞれ２００ｎｍ及び１００ｎｍであれば、ポリシリコン膜１１１の膜厚としては、２０〜３０ｎｍ程度に設定すればよい。また、窒化タングステン膜１１２及びタングステン膜１１３の形成にはＣＶＤ法を用いることができる。窒化タングステン膜１１２の膜厚は、ポリシリコン膜１１１と同様、ゲートトレンチ１１４ｂが完全に埋まらないよう、十分薄い膜厚に設定する必要がある。窒化タングステン膜１１２はバリア層として用いられるため、その膜厚は５〜１０ｎｍ程度で十分である。一方、タングステン膜１１３の膜厚は、少なくともゲートトレンチ１１４ｂが完全に埋まるよう、十分に厚く設定する必要がある。
【００３０】
次に、図５に示すように、タングステン膜１１３及び窒化タングステン膜１１２をエッチバックし、さらに、ポリシリコン膜１１１をエッチバックする。エッチバック量としては、タングステン膜１１３の上面（エッチング端面）１１３ａが、フィールド形成用絶縁膜であるシリコン窒化膜１０２の上面よりも下方（半導体基板１００の表面に近くなるよう）に設定し、且つ、及びポリシリコン膜１１１の上面（エッチング端面）１１１ａが、半導体基板１００の主表面１００ａよりも下方に位置するように設定する必要がある。ここで、タングステン膜１１３の上面１１３ａがシリコン窒化膜１０２の上面よりも下方となるよう設定しているのは、後述するキャップを形成するためであり、ポリシリコン膜１１１の上面１１１ａが半導体基板１００の主表面１００ａよりも下方となるよう設定しているのは、ゲート電極１１４と後述するコンタクトプラグ（１２０）との絶縁を確保するためである。特に、タングステン膜１１３の上面１１３ａは、ポリシリコン膜１１１の上面１１１ａよりも上方となるよう設定することが好ましく（図５参照）、これによれば、シリコン窒化膜１０２とタングステン膜１１３との間に、隙間１０８ａが形成される。このような隙間１０８ａを形成するためには、フッ酸（ＨＦ）＋硝酸（ＨＮＯ３）を用いたウエットエッチングのように、タングステン膜１１３や窒化タングステン膜１１２に対して高い選択比を確保できる方法により、ポリシリコン膜１１１を等方的にエッチバックする必要がある。また、シリコン窒化膜１０２の上面とタングステン膜１１３の上面１１３ａとの段差は、追って説明するキャップの加工（研磨加工）マージンを吸収できるように設定され、例えば、研磨変動量が最大５０ｎｍ程度であれば、段差が８０ｎｍ〜１２０ｎｍとなるように設定すればよい。これにより、ゲートトレンチ１１４ｂの内部には、ゲート電極１１４が埋め込まれた状態となる。
【００３１】
尚、タングステン膜１１３のエッチバック量は、要求されるゲート抵抗値にも依存するため、例えば、ゲートトレンチ１１４ｂが十分に深い場合には、タングステン膜１１３のエッチング端面１１３ａとポリシリコン膜１１１のエッチング端面１１１ａとがほぼ同一平面となるよう設定しても構わない。
【００３２】
図６は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＢ−Ｂ線に沿った断面が図５に示すメモリセル領域Ｍの断面に対応している。図６に示すように、上記の工程が完了すると、活性領域１０６は、シリコン窒化膜１０２で覆われた部分及びゲート電極１１４によって構成され、ゲート電極１１４の両側には隙間１０８ａが形成された状態になる。
【００３３】
次に、図７に示すように、ＣＶＤ法により厚いシリコン酸化膜１１５を全面に形成する。このとき、隙間１０８ａ（図５参照）は、シリコン酸化膜１１５によってほぼ完全に埋められる必要がある。次に、図８に示すように、シリコン窒化膜１０２の上面が露出するまでＣＭＰ法によりシリコン酸化膜１１５を研磨する。これにより、ゲート電極１１４の上面がキャップ１１５ａによって覆われ、さらに、シリコン窒化膜１０２とタングステン膜１１３との間（隙間１０８ａ）がキャップ１１５ａで充填された状態となる。
【００３４】
次に、図９に示すように、エッチングによりシリコン窒化膜１０２を全て除去し、これによりコンタクトホール１２０ａを形成する。エッチングの方法については特に限定されないが、少なくとも、キャップ１１５ａの材料である酸化シリコンに対して高い選択比を確保できる方法を用いる必要がある。このようなエッチング方法としては、例えば、りん酸（Ｈ３ＰＯ４）系エッチャントを用いたウエットエッチングが挙げられる。
【００３５】
次に、図１０に示すように、リン（Ｐ）やヒ素（Ａｓ）などの不純物をイオン注入し、Ｎ型のソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成する。ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９の形成は、以下の方法を用いることが好ましい。尚、図面の見やすさを考慮して、以下に説明する図１１乃至図１６では、ゲート電極１１４やゲート絶縁膜１１０などの図示は省略し、模式的に表示してある。
【００３６】
まず、図１１に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を垂直方向からイオン注入することにより、ベースＮ−拡散領域１１６ａを形成する（イオン注入１回目）。このとき、イオン注入の方向が垂直方向であることから、ベースＮ−拡散領域１１６ａは、メモリセル領域Ｍ及び周辺回路領域Ｐに対して共通に形成される。尚、メモリセル領域ＭにおけるベースＮ−拡散領域１１６ａは、そのままソース／ドレイン拡散領域１１６として用いられる。
【００３７】
次に、図１２に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を斜め方向からイオン注入することにより、メモリセル領域ＭにＬＤＤ領域１０９を形成する（イオン注入２回目）。このとき、イオン注入の角度θ１は、メモリセル領域Ｍにおけるキャップ１１５ａの角部Ａ１と、コンタクトホール１２０ａの底部の一端Ａ２及び他端Ａ３とを結ぶ直線Ｌ１及びＬ２が成す角θＭよりも僅かに小さく設定される。これにより、当該イオン注入によって、メモリセル領域Ｍには深さ方向にＬＤＤ領域１０９が形成されることになる。一方、メモリセル領域Ｍにおけるコンタクトホール１２０ａの幅ＷＭと、周辺回路領域Ｐにおけるコンタクトホール１２０ａの幅ＷＰとの関係は、
ＷＭ＜ＷＰ
であることから、周辺回路領域Ｐにおけるキャップ１１５ａの角部Ａ４と、コンタクトホール１２０ａの底部の一端Ａ５及び他端Ａ６とを結ぶ直線Ｌ３及びＬ４が成す角θＰは、直線Ｌ１及びＬ２が成す角θＭよりも必ず大きくなる（θＭ＜θＰ）。このため、周辺回路領域Ｐにおいては、全体的にリン（Ｐ）やヒ素（Ａｓ）などの不純物が全体的に再注入され、拡散領域１１６ｂが形成されることになる。
【００３８】
次に、図１３に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を斜め方向からイオン注入することにより、周辺回路領域Ｐにソース／ドレイン拡散領域１１６を形成する（イオン注入３回目）。このとき、イオン注入の角度θ２は、上記の角θＭよりも大きく、且つ、上記の角θＰよりも十分に小さく設定される。これにより、当該イオン注入の影響はメモリセル領域Ｍには及ばず、且つ、周辺回路領域Ｐには全体的にリン（Ｐ）やヒ素（Ａｓ）などの不純物が全体的に再注入され、これによって周辺回路領域Ｐのソース／ドレイン拡散領域１１６が完成する。
【００３９】
そして、図１４に示すように、リン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物、さらには、必要に応じてボロン（Ｂ）などのｐ型の不純物を斜め方向からイオン注入することにより、周辺回路領域ＰにＬＤＤ領域１０９を形成する（イオン注入４回目）。このとき、イオン注入の角度θ３は、上記の角θＰよりも僅かに小さく設定され、これにより、メモリセル領域Ｍに影響を及ぼすことなく、周辺回路領域ＰにＬＤＤ領域１０９を深さ方向に形成することができる。
【００４０】
以上の方法によれば、メモリセル領域Ｍ及び周辺回路領域Ｐに対し、マスクを用いてイオン注入を個別に行うことなく、マスクなしで（或いは共通のマスクを用いて）、ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を自己整合的に形成することが可能となる。
【００４１】
一方、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、周辺回路領域ＰのうちＮ型ＭＯＳトランジスタを形成すべき領域及びメモリセル領域Ｍの全体をマスクで覆った状態で、Ｐ型ＭＯＳトランジスタを形成すべき領域に対してｐ型の不純物をイオン注入する必要が生じる。この場合も、まず、図１５に示すように、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などのｐ型の不純物を垂直方向からイオン注入することにより、Ｐ型のソース／ドレイン拡散領域１１６を形成し、次に、図１６に示すように、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などのｐ型の不純物を斜め方向からイオン注入することにより、ＬＤＤ領域１０９を深さ方向に形成することができる。この場合も、イオン注入の角度θ３は、上述した角θＰよりも僅かに小さく設定すればよい。
【００４２】
このようにしてソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成した後、図１７に示すように、ソース／ドレイン拡散領域１１６上のシリコン酸化膜１０１を除去し、さらに、チタン（Ｔｉ）膜１１７、窒化チタン（ＴｉＮｘ）膜１１８及びブランケットタングステン（Ｗ）膜１１９をＣＶＤ法により順次堆積させる。チタン膜１１７はシリサイドを形成するための膜であり、窒化チタン膜１１８はチタン膜１１７とブランケットタングステン膜１１９との間のバリア層としての役割を果たす。これらの膜厚は、それぞれ８〜１２ｎｍ程度及び１３〜１７ｎｍ程度に設定すればよい。一方、ブランケットタングステン膜１１９の膜厚は、少なくともコンタクトホール１２０ａが完全に埋まるよう、十分に厚く設定する必要がある。本実施形態においては、コンタクトホール１２０ａのアスペクト比が十分に小さいため、上述した各種導電材料の埋め込みは、困難無く行うことが可能である。
【００４３】
次に、図１８に示すように、キャップ１１５ａの上面が露出するまでＣＭＰ法によりチタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９を研磨する。これにより、コンタクトホール１２０ａ（図１０参照）内にコンタクトプラグ１２０が埋め込まれた状態となる。コンタクトプラグ１２０とゲート電極１１４との間の絶縁は、キャップ１１５ａのうち、ポリシリコン膜をエッチバックした際に設けられた隙間１０８ａ（図５参照）に充填された部分によって確保されている。
【００４４】
図１９は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＣ−Ｃ線に沿った断面が図１８に示すメモリセル領域Ｍの断面に対応している。図１９に示すように、上記の工程が完了すると、コンタクトプラグ１２０は活性領域１０６に対して自己整合的に形成されることになる。このため、図１８及び図１９に示すように、コンタクトプラグ１２０の周縁のうち素子分離領域１０５側の辺１２０ｂは、素子分離領域１０５と活性領域１０６の境界と実質的に一致することになる。このことは、活性領域１０６が実質的にゲート電極１１４（キャップ１１５ａ）及びコンタクトプラグ１２０によってのみ覆われることを意味する。したがって、メモリセル領域Ｍにおいては、マスクずれに起因するリフレッシュ特性の低下を防止することが可能となり、周辺回路領域Ｐにおいては、従来のようにマスクパターン（拡散層コンタクトパターン）を用いてコンタクトプラグを形成する際のマージンなどを考慮して活性領域１０６をやや広めに形成する必要がなく、活性領域１０６の面積を最小限に抑えることが可能となる。
【００４５】
その後は、図２０に示すように、一般的な方法を用いて、メモリセル領域Ｍにはビット線１２１やメモリセルキャパシタ１２２を形成し、周辺回路領域Ｐには必要な各種配線１２３を形成した後、図示しないが、メモリセル領域Ｍ及び周辺回路領域Ｐとも、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００４６】
以上説明したように、本実施形態では、フィールド形成用絶縁膜であるシリコン窒化膜１０２を利用してゲート電極１１４やコンタクトプラグ１２０を形成していることから、コンタクトプラグ１２０を活性領域１０６に対して自己整合的に形成することができる。つまり、マスクパターン（拡散層コンタクトパターン）を用いることなく、コンタクトプラグ１２０を形成することができる。これによりフォトリソグラフィー工程数が削減されるばかりでなく、図１８及び図１９に示すように、コンタクトプラグ１２０の周縁のうち素子分離領域１０５側の辺１２０ｂは、素子分離領域１０５と活性領域１０６の境界と実質的に一致することになるため、メモリセル領域Ｍにおいてはリフレッシュ特性の低下を防止することが可能となり、周辺回路領域Ｐにおいては、従来に比べ、活性領域を大幅に縮小することが可能となる。
【００４７】
また、本実施形態によれば、ゲートトレンチ１１４ｂやコンタクトホール１２０ａのアスペクト比が十分に抑えられることから、ゲート電極１１４を構成する各種材料の埋め込みや、コンタクトプラグ１２０を構成する各種材料の埋め込みを容易に行うことができる。
【００４８】
さらに、本実施形態では、半導体基板１００に形成したゲートトレンチ内にゲート電極１１４を埋め込み、ゲートトレンチの周囲をチャネル領域として用いていることから、短チャネル効果によるサブスレッショルド電流が抑制され、その結果、リフレッシュ特性を高めることが可能となる。
【００４９】
次に、本発明の第２の実施形態について説明する。尚、第１の実施形態と同じ要素には同じ符号を付し、重複する説明は省略する。
【００５０】
まず、第１の実施形態の図１及び図２に示す工程を行った後、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａ（図２参照）に存在するシリコン窒化膜１０２及びシリコン酸化膜１０４をエッチングする。これにより、図２１に示すように、活性領域１０６上のシリコン窒化膜１０２にはゲートトレンチ２１４ａが形成され、素子分離領域１０５上のシリコン酸化膜１０４にはゲートトレンチ２１４ｂが形成される。このとき、シリコン（Ｓｉ）に対して選択比の高い方法を用いてオーバーエッチングすることにより、活性領域１０６に形成されたゲートトレンチ２１４ａの深さｄ１よりも、素子分離領域１０５に形成されたゲートトレンチ２１４ｂの深さｄ２の方が十分に大きくなるよう設定する。これにより、活性領域１０６では、トレンチパターン１１４ｃの底部において半導体基板１００（ｐ型ウエル層１０７）の表面が露出した状態となる。
【００５１】
次に、マスクパターンを除去した後、図２２に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により膜厚１０〜２０ｎｍ程度のシリコン酸化膜２０８を全面に形成し、さらに図２３に示すように、このシリコン酸化膜２０８をエッチバックする。これにより、半導体基板１００の表面とほぼ平行な面に形成されたシリコン酸化膜２０８は全て除去され、ゲートトレンチ２１４ａ，２１４ｂの側面部分にサイドウォール２０８ａが形成された状態となる。尚、図示しないが、素子分離領域１０５と活性領域１０６との境界に生じている段差部分にもサイドウォールが形成されることになる。
【００５２】
次に、シリコン窒化膜１０２、シリコン酸化膜１０４及びサイドウォール２０８ａをマスクとして、半導体基板１００（ｐ型ウエル層１０７）をエッチングすることにより、活性領域１０６に形成されたゲートトレンチ２１４ａをさらに掘り下げ、図２４に示すように、半導体基板１００内にも深いゲートトレンチ２１４ｃを形成する。ゲートトレンチ２１４ｃの深さとしては、素子分離領域１０５に形成されたゲートトレンチ２１４ｂの深さｄ２（図２１参照）とほぼ同じ深さに設定することが好ましい。その後、必要に応じてチャネル領域１０７ａにチャネルドープを行う。
【００５３】
このように、本実施形態では、シリコン窒化膜１０２をマスクとした半導体基板１００（ｐ型ウエル層１０７）のエッチングを行う必要があり、このエッチングによってシリコン窒化膜１０２の膜厚がやや減少することから、あらかじめシリコン窒化膜１０２の膜厚をやや厚めに設定しておく必要がある。また、素子分離領域１０５と活性領域１０６との境界の段差部分に形成されたサイドウォールは、ゲートトレンチ２１４ｃの形成時に大部分が除去され、エッチング後の洗浄工程によってゲート配線が断線しない程度に除去することが可能である。
【００５４】
次に、図２５に示すように、熱酸化によってゲートトレンチ２１４ｃの表面にゲート絶縁膜１１０を形成した後、ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３を順次堆積させる。この場合も、ポリシリコン膜１１１及び窒化タングステン膜１１２の膜厚については、ゲートトレンチ２１４ｃが完全に埋まらないよう、ある程度薄い膜厚に設定する必要があり、タングステン膜１１３の膜厚については、少なくともゲートトレンチ２１４ｃが完全に埋まるよう、十分に厚く設定する必要がある。
【００５５】
次に、図２６に示すように、タングステン膜１１３及び窒化タングステン膜１１２をエッチバックし、さらに、ポリシリコン膜１１１をエッチバックする。エッチバック量としては、タングステン膜１１３及びポリシリコン膜１１１の上面が、フィールド形成用絶縁膜であるシリコン窒化膜１０２の上面よりも低くなる（半導体基板１００の表面に近くなる）ように設定する必要がある。これにより生じる段差は、第１の実施形態にて説明したキャップ１１５ａの研磨加工マージンを吸収できるように設定すればよい。これにより、ゲートトレンチ２１４ｃの内部には、ゲート電極２１４が埋め込まれた状態となる。
【００５６】
尚、本実施形態では、シリコン窒化膜１０２の側面にサイドウォール２０８ａが形成されていることから、上記第１の実施形態のように、ポリシリコン膜１１１の上面（エッチング端面）が、半導体基板１００の主表面よりも下方に位置するよう設定する必要はない。したがって、ポリシリコン膜１１１の等方性エッチングによって、図５に示した隙間１０８ａを形成する必要もない。
【００５７】
その後の工程は上記第１の実施形態と同様であり、ゲート電極２１４の上面にキャップ１１５ａを形成した後（図８参照）、シリコン窒化膜１０２を除去することによってコンタクトホール１２０ａを形成する（図９参照）。ここで、キャップ１１５ａを構成する絶縁材料及びサイドウォール２０８ａを構成する絶縁材料がいずれも「酸化シリコン」である点が重要である。これにより、キャップ１１５ａ及びサイドウォール２０８ａを浸食することなく、フィールド形成用絶縁膜であるシリコン窒化膜１０２のみを選択的に除去することができるので、コンタクトホール１２０ａを活性領域１０６に対して自己整合的に形成することが可能となる。
【００５８】
さらに、ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成した後（図１０参照）、コンタクトプラグ１２０を形成する（図１８参照）。上記の通り、コンタクトホール１２０ａが活性領域１０６に対して自己整合的に形成されていることから、コンタクトプラグ１２０についても、活性領域１０６に対して自己整合的に形成されることになる。そして、ビット線１２１やメモリセルキャパシタ１２２などを形成した後（図２０参照）、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００５９】
このように、本実施形態では、ポリシリコン膜１１１の等方性エッチングによって図５に示した隙間１０８ａを形成する必要がないことから、上記第１の実施形態による効果に加え、ポリシリコン膜１１１のエッチング条件が大幅に緩和されるという利点を有する。しかも、ゲート電極２１４の厚みを全体的に厚くしやすいことから、ゲート抵抗をより低くすることも可能となる。
【００６０】
次に、本発明の第３の実施形態について説明する。尚、第１の実施形態と同じ要素には同じ符号を付し、重複する説明は省略する。
【００６１】
まず、第１の実施形態の図１及び図２に示す工程を行った後、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａ（図２参照）に存在するシリコン窒化膜１０２及びシリコン酸化膜１０４を除去することにより、図２７に示すように、ゲートトレンチ３１４ａを形成する。
【００６２】
次に、マスクパターンを除去した後、ＬＰＣＶＤ法により膜厚１０〜２０ｎｍ程度のシリコン酸化膜３０８を全面に形成し、さらに図２８に示すように、このシリコン酸化膜３０８をエッチバックすることによりサイドウォール３０８ａを形成する。このとき、十分にオーバーエッチングすることによって素子分離領域１０５のシリコン酸化膜１０４に形成されたゲートトレンチ３１４ａをさらに掘り下げ、これにより深いゲートトレンチ３１４ｂを形成する。このようなオーバーエッチングを行うと、シリコン窒化膜１０２の膜厚がかなり減少することから、本実施形態では、あらかじめシリコン窒化膜１０２の膜厚を十分厚めに設定しておく必要がある。
【００６３】
さらに、図２９に示すように、シリコン窒化膜１０２及びサイドウォール３０８ａ等をマスクとしてシリコン（Ｓｉ）をエッチングすることにより、活性領域１０６の半導体基板１００（ｐウェル層１０７）に形成されたゲートトレンチ３１４ａをさらに掘り下げ、深いゲートトレンチ３１４ｃを形成する。活性領域１０６に形成するゲートトレンチ３１４ｃの深さとしては、素子分離領域１０５に形成されたゲートトレンチ３１４ｂの深さとほぼ同じ深さに設定することが好ましい。その後、必要に応じてチャネル領域１０７ａにチャネルドープを行う。
【００６４】
その後の工程は上記第２の実施形態と同様であり、ゲートトレンチ３１４ｃの表面にゲート絶縁膜１１０を形成した後、ゲートトレンチ３１４ｂ，３１４ｃ内にゲート電極を埋め込む（図２５参照）。そして、キャップ１１５ａ及びコンタクトホール１２０ａを形成した後（図８，図９参照）、ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９を形成し（図１０参照）、さらに、コンタクトプラグ１２０を形成する（図１８参照）。そして、ビット線１２１やメモリセルキャパシタ１２２などを形成した後（図２０参照）、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００６５】
ここでも、キャップ１１５ａを構成する絶縁材料及びサイドウォール３０８ａを構成する絶縁材料がいずれも「酸化シリコン」である点が重要であり、これによって、コンタクトプラグ１２０を活性領域１０６に対して自己整合的に形成することが可能となる。
【００６６】
このように、本実施形態においてもサイドウォール３０８ａを用いていることから、上記第２の実施形態と同様の効果を得ることができるとともに、サイドウォール形成時のオーバーエッチングによって素子分離領域１０５にゲートトレンチ３１４ｂを形成し、その後、活性領域１０６にゲートトレンチ３１４ｃを形成していることから、工程中に素子分離領域１０５と活性領域１０６との境界に大きな段差が生じることがない。このため、上記第２の実施形態のように、境界部分において孤立した状態で残存するサイドウォールを除去する必要がなくなる。
【００６７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記各実施形態においては、本発明の適用対象をＤＲＡＭとしているが、本発明の対象がこれに限定されるものではなく、他の半導体メモリやプロセッサ、さらには、ＤＲＡＭ混載プロセッサなど、種々の半導体装置に適用することが可能である。
【００６９】
また、上記各実施形態においては、素子分離領域１０５がＳＴＩ構造を有しているが、素子分離領域１０５をＬＯＣＯＳ法（Local Oxidation of Silicon）によって形成しても構わない。但し、各実施形態のように、素子分離領域１０５をＳＴＩ構造とすれば、素子分離領域１０５上のシリコン酸化膜１０４をほぼ平坦とすることができるため、ゲートトレンチの形成などの加工をより容易に行うことが可能である。
【００７０】
また、上記各実施形態においては、ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の積層体によってゲート電極１１４を構成しているが、ゲート電極の構造・材料については特に限定されない。したがって、ポリシリコン膜のみからなる単層構造であっても構わない。同様に、上記各実施形態においては、チタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９の積層体によってコンタクトプラグ１２０を構成しているが、コンタクトプラグの構造・材料についても特に限定されない。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０１の形成〜ｐ型ウエル層１０７の形成）を示す部分断面図である。
【図２】図１に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１１４ｂの形成）を示す部分断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の形成）を示す部分断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲート電極１１４の形成）を示す部分断面図である。
【図６】図５に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１１５の形成）を示す部分断面図である。
【図８】本発明の第１の実施形態による半導体装置の製造方法の一工程（キャップ１１５ａの形成）を示す部分断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（コンタクトホール１２０ａの形成）を示す部分断面図である。
【図１０】本発明の第１の実施形態による半導体装置の製造方法の一工程（ソース／ドレイン拡散領域１１６及びＬＤＤ領域１０９の形成）を示す部分断面図である。
【図１１】垂直方向からのイオン注入（１回目）により、ベースＮ−拡散領域１１６ａを形成する方法を説明するための模式図である。
【図１２】斜め方向（角度θ１）からのイオン注入（２回目）により、メモリセル領域ＭにＬＤＤ領域１０９を形成する方法を説明するための模式図である。
【図１３】斜め方向（角度θ２）からのイオン注入（３回目）により、周辺回路領域Ｐにソース／ドレイン拡散領域１１６を形成する方法を説明するための模式図である。
【図１４】斜め方向（角度θ３）からのイオン注入（４回目）により、周辺回路領域ＰにＬＤＤ領域１０９を形成する方法を説明するための模式図である。
【図１５】垂直方向からのイオン注入により、Ｐ型ＭＯＳトランジスタを形成すべき領域にソース／ドレイン拡散領域１１６を形成する方法を説明するための模式図である。
【図１６】斜め方向（角度θ３）からのイオン注入により、Ｐ型ＭＯＳトランジスタを形成すべき領域にＬＤＤ領域１０９を形成する方法を説明するための模式図である。
【図１７】本発明の第１の実施形態による半導体装置の製造方法の一工程（チタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９の形成）を示す部分断面図である。
【図１８】本発明の第１の実施形態による半導体装置の製造方法の一工程（コンタクトプラグ１２０の形成）を示す部分断面図である。
【図１９】図１８に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図２０】本発明の第１の実施形態による半導体装置の部分断面図である。
【図２１】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ２１４ａ，２１４ｂの形成）を示す部分断面図である。
【図２２】本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２０８の形成）を示す部分断面図である。
【図２３】本発明の第２の実施形態による半導体装置の製造方法の一工程（サイドウォール２０８ａの形成）を示す部分断面図である。
【図２４】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ２１４ｃの形成）を示す部分断面図である。
【図２５】本発明の第２の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の形成）を示す部分断面図である。
【図２６】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲート電極２１４の形成）を示す部分断面図である。
【図２７】本発明の第３の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ３１４ａの形成〜シリコン酸化膜３０８の形成）を示す部分断面図である。
【図２８】本発明の第３の実施形態による半導体装置の製造方法の一工程（サイドウォール３０８ａの形成〜ゲートトレンチ３１４ｂの形成）を示す部分断面図である。
【図２９】本発明の第３の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ３１４ｃの形成）を示す部分断面図である。
【符号の説明】
【００７２】
１００ 半導体基板
１００ａ 半導体基板の主表面
１０１ シリコン酸化膜
１０２ シリコン窒化膜
１０３ 素子分離用溝
１０４ シリコン酸化膜
１０５ 素子分離領域
１０６ 活性領域
１０７ ｐ型ウエル層
１０７ａ チャネル領域
１０８ａ 隙間
１０９ ＬＤＤ領域
１１０ ゲート絶縁膜
１１１ ポリシリコン膜
１１１ａ ポリシリコン膜のエッチング端面
１１２ 窒化タングステン膜
１１３ タングステン膜
１１３ａ タングステン膜のエッチング端面
１１４ ゲート電極
１１４ａ ゲート電極を形成すべき領域
１１４ｂ ゲートトレンチ
１１５ シリコン酸化膜
１１５ａ キャップ
１１６ ソース／ドレイン拡散領域
１１７ チタン膜
１１８ 窒化チタン膜
１１９ ブランケットタングステン膜
１２０ コンタクトプラグ
１２０ａ コンタクトホール
１２０ｂ コンタクトホールの辺
１２１ ビット線
１２２ メモリセルキャパシタ
１２３ 各種配線
２０８，３０８ シリコン酸化膜
２０８ａ，３０８ａ サイドウォール
２１４ ゲート電極
２１４ａ，２１４ｂ，２１４ｃ，３１４ａ，３１４ｂ，３１４ｃ ゲートトレンチ
Ｍ メモリセル領域
Ｐ 周辺回路領域
【特許請求の範囲】
【請求項１】
素子分離領域に囲まれ、ソース／ドレイン拡散領域及び前記ソース／ドレイン拡散領域間に形成されたゲートトレンチを有する活性領域と、少なくとも一部が前記ゲートトレンチに埋め込まれたゲート電極と、前記ソース／ドレイン拡散領域に接続されたコンタクトプラグとを備え、
前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極上に設けられたキャップをさらに備え、前記コンタクトプラグの上面と前記キャップの上面が同一平面を構成していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ゲートトレンチの表面側に設けられた第１の導電膜と、前記ゲートトレンチの中心側に設けられた第２の導電膜とを含み、前記第１の導電膜の端面は、半導体基板の主表面よりも下方に位置していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の導電膜の端面は、前記コンタクトプラグの上面よりも下方に位置していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャップは、前記ゲート電極と前記コンタクトプラグとの間に設けられた部分を有していることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極の側面を覆うサイドウォールをさらに備え、前記サイドウォール及び前記キャップが互いに同じ絶縁材料によって構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記素子分離領域は、素子分離用溝に絶縁体が埋め込まれた構造を有していることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
メモリセル領域及び周辺回路領域を少なくとも有する半導体装置であって、
前記メモリセル領域及び周辺回路領域は、いずれも、素子分離領域に囲まれ、ソース／ドレイン拡散領域及び前記ソース／ドレイン拡散領域間に形成されたゲートトレンチを有する複数の活性領域と、少なくとも一部が前記ゲートトレンチに埋め込まれた複数のゲート電極と、前記ソース／ドレイン拡散領域にそれぞれ接続されたコンタクトプラグとを備え、
前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、いずれも前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする半導体装置。
【請求項９】
半導体基板上に所定のパターンを有するフィールド形成用絶縁膜を形成する第１のステップと、
前記フィールド形成用絶縁膜を用いて素子分離領域を形成する第２のステップと、
前記フィールド形成用絶縁膜及び半導体基板をパターニングすることにより、前記半導体基板にゲートトレンチを形成する第３のステップと、
前記ゲートトレンチ内に少なくともゲート電極を埋め込む第４のステップと、
前記フィールド形成用絶縁膜を除去することにより、コンタクトホールを形成する第５のステップと、
前記コンタクトホール内にコンタクトプラグを埋め込む第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２のステップは、前記フィールド形成用絶縁膜をマスクとして前記半導体基板に素子分離用溝を形成する第１のサブステップと、前記素子分離用溝を絶縁体によって埋め込む第２のサブステップとを含んでいることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３のステップは、前記フィールド形成用絶縁膜をパターニングした後、前記フィールド形成用絶縁膜を少なくともマスクの一部として前記半導体基板をパターニングすることにより行うことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記フィールド形成用絶縁膜をパターニングした後、前記半導体基板をパターニングする前に、前記フィールド形成用絶縁膜の側面部分に絶縁材料からなるサイドウォールを形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第４のステップは、導電材料によって前記ゲートトレンチを埋める第３のサブステップと、不要な前記導電材料を除去することにより、前記ゲート電極を形成する第４のサブステップとを含み、前記第４のサブステップは、前記ゲート電極の上面が前記フィールド形成用絶縁膜の上面よりも低くなるよう、前記導電材料を除去することを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第３のサブステップは、前記ゲートトレンチを完全に埋めることなく第１の導電膜を形成した後、前記ゲートトレンチを完全に埋める第２の導電膜を形成することにより行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第４のサブステップは、前記第２の導電膜の上面が前記フィールド形成用絶縁膜の上面よりも下方に位置するよう、前記第２の導電膜をエッチバックした後、前記第１の導電膜の上面が前記半導体基板の主表面よりも下方に位置するよう、前記第１の導電膜をエッチバックすることにより行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第４のステップは、前記ゲート電極の少なくとも上面に絶縁材料からなるキャップを形成する第５のサブステップをさらに含むことを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第５のサブステップは、前記フィールド形成用絶縁膜及び前記ゲート電極を覆う絶縁膜を形成した後、前記フィールド形成用絶縁膜の上面が露出するまで前記絶縁膜を研磨することにより行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第５のステップを行った後、前記第６のステップを行う前に、実質的に垂直方向からイオン注入を行うことによりソース／ドレイン拡散領域を形成するステップと、斜め方向からイオン注入を行うことによりＬＤＤ領域を形成するステップとをさらに備えることを特徴とする請求項９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第５のステップを行った後、前記第６のステップを行う前に、
実質的に垂直方向からイオン注入を行うことにより、前記コンタクトホールの幅が相対的に狭い領域にソース／ドレイン拡散領域を形成するステップと、
斜め方向から第１の角度でイオン注入を行うことにより、前記コンタクトホールの幅が相対的に狭い領域にＬＤＤ領域を形成するステップと、
斜め方向から前記第１の角度よりも大きい第２の角度でイオン注入を行うことにより、前記コンタクトホールの幅が相対的に広い領域にソース／ドレイン拡散領域を形成するステップと、
斜め方向から前記第２の角度よりも大きい第３の角度でイオン注入を行うことにより、前記コンタクトホールの幅が相対的に広い領域にＬＤＤ領域を形成するステップとをさらに備えることを特徴とする請求項９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記キャップを構成する絶縁材料は、前記フィールド形成用絶縁膜の材料とは異なることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記フィールド形成用絶縁膜の材料が窒化シリコンであることを特徴とする請求項９乃至２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
メモリセル領域及び周辺回路領域を有する半導体装置を製造する半導体装置の製造方法であって、
半導体基板にゲートトレンチを形成する第１のステップと、
前記ゲートトレンチ内に少なくともゲート電極を埋め込む第２のステップと、
前記ゲート電極の少なくとも上面を覆うキャップを形成する第３のステップと、
前記キャップをマスクの少なくとも一部として用いたイオン注入により、前記ゲートトレンチの両側にソース／ドレイン拡散領域及びＬＤＤ領域を形成する第４のステップと、
前記ソース／ドレイン拡散領域に接続されたコンタクトプラグを形成する第５のステップと備え、
前記第４のステップは、
実質的に垂直方向からイオン注入を行うことにより、前記メモリセル領域に前記ソース／ドレイン拡散領域を形成する第１のサブステップと、
斜め方向から第１の角度でイオン注入を行うことにより、前記メモリセル領域に前記ＬＤＤ領域を形成する第２のサブステップと、
斜め方向から前記第１の角度よりも大きい第２の角度でイオン注入を行うことにより、前記周辺回路領域に前記ソース／ドレイン拡散領域を形成する第３のサブステップと、
斜め方向から前記第２の角度よりも大きい第３の角度でイオン注入を行うことにより、前記周辺回路領域に前記ＬＤＤ領域を形成する第４のサブステップとを含んでいることを特徴とする半導体装置の製造方法。
【請求項２３】
前記第１の角度は、前記メモリセル領域における前記キャップの角部と、前記キャップ間に形成されたコンタクトホールの底部の一端及び他端とを結ぶ直線が成す角θＭよりも小さく、
前記第２の角度は、前記角θＭよりも大きく、且つ、前記周辺回路領域における前記キャップの角部と、前記キャップ間に形成されたコンタクトホールの底部の一端及び他端とを結ぶ直線が成す角θＰよりも小さく、
前記第３の角度は、前記角θＰよりも小さいことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項１】
素子分離領域に囲まれ、ソース／ドレイン拡散領域及び前記ソース／ドレイン拡散領域間に形成されたゲートトレンチを有する活性領域と、少なくとも一部が前記ゲートトレンチに埋め込まれたゲート電極と、前記ソース／ドレイン拡散領域に接続されたコンタクトプラグとを備え、
前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極上に設けられたキャップをさらに備え、前記コンタクトプラグの上面と前記キャップの上面が同一平面を構成していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ゲートトレンチの表面側に設けられた第１の導電膜と、前記ゲートトレンチの中心側に設けられた第２の導電膜とを含み、前記第１の導電膜の端面は、半導体基板の主表面よりも下方に位置していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の導電膜の端面は、前記コンタクトプラグの上面よりも下方に位置していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャップは、前記ゲート電極と前記コンタクトプラグとの間に設けられた部分を有していることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極の側面を覆うサイドウォールをさらに備え、前記サイドウォール及び前記キャップが互いに同じ絶縁材料によって構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記素子分離領域は、素子分離用溝に絶縁体が埋め込まれた構造を有していることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
メモリセル領域及び周辺回路領域を少なくとも有する半導体装置であって、
前記メモリセル領域及び周辺回路領域は、いずれも、素子分離領域に囲まれ、ソース／ドレイン拡散領域及び前記ソース／ドレイン拡散領域間に形成されたゲートトレンチを有する複数の活性領域と、少なくとも一部が前記ゲートトレンチに埋め込まれた複数のゲート電極と、前記ソース／ドレイン拡散領域にそれぞれ接続されたコンタクトプラグとを備え、
前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、いずれも前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする半導体装置。
【請求項９】
半導体基板上に所定のパターンを有するフィールド形成用絶縁膜を形成する第１のステップと、
前記フィールド形成用絶縁膜を用いて素子分離領域を形成する第２のステップと、
前記フィールド形成用絶縁膜及び半導体基板をパターニングすることにより、前記半導体基板にゲートトレンチを形成する第３のステップと、
前記ゲートトレンチ内に少なくともゲート電極を埋め込む第４のステップと、
前記フィールド形成用絶縁膜を除去することにより、コンタクトホールを形成する第５のステップと、
前記コンタクトホール内にコンタクトプラグを埋め込む第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２のステップは、前記フィールド形成用絶縁膜をマスクとして前記半導体基板に素子分離用溝を形成する第１のサブステップと、前記素子分離用溝を絶縁体によって埋め込む第２のサブステップとを含んでいることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３のステップは、前記フィールド形成用絶縁膜をパターニングした後、前記フィールド形成用絶縁膜を少なくともマスクの一部として前記半導体基板をパターニングすることにより行うことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記フィールド形成用絶縁膜をパターニングした後、前記半導体基板をパターニングする前に、前記フィールド形成用絶縁膜の側面部分に絶縁材料からなるサイドウォールを形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第４のステップは、導電材料によって前記ゲートトレンチを埋める第３のサブステップと、不要な前記導電材料を除去することにより、前記ゲート電極を形成する第４のサブステップとを含み、前記第４のサブステップは、前記ゲート電極の上面が前記フィールド形成用絶縁膜の上面よりも低くなるよう、前記導電材料を除去することを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第３のサブステップは、前記ゲートトレンチを完全に埋めることなく第１の導電膜を形成した後、前記ゲートトレンチを完全に埋める第２の導電膜を形成することにより行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第４のサブステップは、前記第２の導電膜の上面が前記フィールド形成用絶縁膜の上面よりも下方に位置するよう、前記第２の導電膜をエッチバックした後、前記第１の導電膜の上面が前記半導体基板の主表面よりも下方に位置するよう、前記第１の導電膜をエッチバックすることにより行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第４のステップは、前記ゲート電極の少なくとも上面に絶縁材料からなるキャップを形成する第５のサブステップをさらに含むことを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第５のサブステップは、前記フィールド形成用絶縁膜及び前記ゲート電極を覆う絶縁膜を形成した後、前記フィールド形成用絶縁膜の上面が露出するまで前記絶縁膜を研磨することにより行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第５のステップを行った後、前記第６のステップを行う前に、実質的に垂直方向からイオン注入を行うことによりソース／ドレイン拡散領域を形成するステップと、斜め方向からイオン注入を行うことによりＬＤＤ領域を形成するステップとをさらに備えることを特徴とする請求項９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第５のステップを行った後、前記第６のステップを行う前に、
実質的に垂直方向からイオン注入を行うことにより、前記コンタクトホールの幅が相対的に狭い領域にソース／ドレイン拡散領域を形成するステップと、
斜め方向から第１の角度でイオン注入を行うことにより、前記コンタクトホールの幅が相対的に狭い領域にＬＤＤ領域を形成するステップと、
斜め方向から前記第１の角度よりも大きい第２の角度でイオン注入を行うことにより、前記コンタクトホールの幅が相対的に広い領域にソース／ドレイン拡散領域を形成するステップと、
斜め方向から前記第２の角度よりも大きい第３の角度でイオン注入を行うことにより、前記コンタクトホールの幅が相対的に広い領域にＬＤＤ領域を形成するステップとをさらに備えることを特徴とする請求項９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記キャップを構成する絶縁材料は、前記フィールド形成用絶縁膜の材料とは異なることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記フィールド形成用絶縁膜の材料が窒化シリコンであることを特徴とする請求項９乃至２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
メモリセル領域及び周辺回路領域を有する半導体装置を製造する半導体装置の製造方法であって、
半導体基板にゲートトレンチを形成する第１のステップと、
前記ゲートトレンチ内に少なくともゲート電極を埋め込む第２のステップと、
前記ゲート電極の少なくとも上面を覆うキャップを形成する第３のステップと、
前記キャップをマスクの少なくとも一部として用いたイオン注入により、前記ゲートトレンチの両側にソース／ドレイン拡散領域及びＬＤＤ領域を形成する第４のステップと、
前記ソース／ドレイン拡散領域に接続されたコンタクトプラグを形成する第５のステップと備え、
前記第４のステップは、
実質的に垂直方向からイオン注入を行うことにより、前記メモリセル領域に前記ソース／ドレイン拡散領域を形成する第１のサブステップと、
斜め方向から第１の角度でイオン注入を行うことにより、前記メモリセル領域に前記ＬＤＤ領域を形成する第２のサブステップと、
斜め方向から前記第１の角度よりも大きい第２の角度でイオン注入を行うことにより、前記周辺回路領域に前記ソース／ドレイン拡散領域を形成する第３のサブステップと、
斜め方向から前記第２の角度よりも大きい第３の角度でイオン注入を行うことにより、前記周辺回路領域に前記ＬＤＤ領域を形成する第４のサブステップとを含んでいることを特徴とする半導体装置の製造方法。
【請求項２３】
前記第１の角度は、前記メモリセル領域における前記キャップの角部と、前記キャップ間に形成されたコンタクトホールの底部の一端及び他端とを結ぶ直線が成す角θＭよりも小さく、
前記第２の角度は、前記角θＭよりも大きく、且つ、前記周辺回路領域における前記キャップの角部と、前記キャップ間に形成されたコンタクトホールの底部の一端及び他端とを結ぶ直線が成す角θＰよりも小さく、
前記第３の角度は、前記角θＰよりも小さいことを特徴とする請求項２２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００６−１３５１１７（Ｐ２００６−１３５１１７Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−３２３１２２（Ｐ２００４−３２３１２２）
【出願日】平成１６年１１月８日（２００４．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１６年１１月８日（２００４．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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