【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】単結晶シリコン基板に形成されたｎチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が引っ張り応力を受けるように、導電膜には不純物が導入され、単結晶シリコン基板に形成されたｐチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が圧縮応力を受けるように、導電膜には不純物が導入されている。 （もっと読む）

【課題】 ＬＤＭＯＳ型トランジスタなどの半導体装置が動作中に生ずる経時的な特性変動を抑制すると共に、高耐圧かつ低オン抵抗が実現される半導体装置およびその製造方法を提供する。
【解決手段】 Ｎ型半導体層１０２に、深さが１μｍより小さいＰ型の第１ドレインオフセット領域１０３と、深さが第１ドレインオフセット領域１０３より小さく、不純物濃度が第１ドレインオフセット領域１０３より大きいＰ型の第２ドレインオフセット領域１０５と、第１ドレインオフセット領域１０３より深いＮ型のボディ領域１０６と、Ｎ型のソース領域１０７およびドレイン領域１０４とを設ける。またＬＯＣＯＳ酸化膜からなる絶縁膜１１０と、ゲート絶縁膜１０８を介して形成されたゲート電極１０９とをＮ型半導体層１０２上に備える構造とする。 （もっと読む）

【課題】半導体装置の作製工程数を減少させること、半導体装置の歩留まりを向上させること、半導体装置の作製コストを低減することを課題とする。
【解決手段】基板上に、単結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して分離され、酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該単結晶半導体層及び酸化物半導体層を有するダイオードを有する半導体装置、及び、その作製方法に関する。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０にトランジスタ３６を形成する工程と、半導体基板上に、トランジスタを覆う第１のシリコン窒化膜３８を形成する工程と、第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、ＮＨ_４Ｆラジカルを供給する工程の後、第１のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有している。 （もっと読む）

【課題】ヘテロ構造ナノワイアを有するトンネル電界効果トランジスタと集積されたナノワイアを有する相補型トンネル電界効果トランジスタの製造方法を提供する。
【解決手段】犠牲材料２１の層を有するチャネル材料３４の層を含むスタック２４を形成する工程と、チャネル材料３４の層と犠牲材料２１の層から、少なくとも１つのナノワイヤ３０を形成するために、スタック２４から材料を除去する工程と、第１ドーパント型の少なくとも１つのナノワイヤ３０中の犠牲材料２１を第１ドーパント型のヘテロ接合材料４１で置き換えて、その後に、第２ドーパント型の少なくとも１つのナノワイア中の犠牲材料を、第２ドーパント材料のヘテロ接合材料５２で置き換える工程を含み、相補型ＴＦＥＴの容易な製造が可能となる。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】逆スタガ型ＴＦＴにおいて、薄膜の応力を用いてしきい値電圧を制御する。
【解決手段】基板上に形成された電極上に設けられた第１の絶縁層の応力と膜厚の積と、前記第１の絶縁層上に設けられた引張り応力を有する結晶質半導体膜からなる活性層の応力と膜厚の積と、前記活性層上に設けられた第２の絶縁層の応力と膜厚の積を適当な大きさに設定することでしきい値電圧を制御する。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。金属シリサイド層１１ｂは、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。 （もっと読む）

【課題】液晶装置等の電気光学装置において、ＴＦＴで発生する光リーク電流を低減させ
る。
【解決手段】電気光学装置は、表示領域（１０ａ）に設けられた複数の画素電極（９ａ）
と、画素電極に画像信号を供給するデータ線（６ａ）と、画素電極に電気的に接続された
画素電極側ソースドレイン領域（１ｅ）、データ線に電気的に接続されたデータ線側ソー
スドレイン領域（１ｄ）、並びに画素電極側ソースドレイン領域及びデータ線側ソースド
レイン領域間に位置するチャネル領域（１ａ’）を有する半導体層（１ａ）と、半導体層
のチャネル領域にゲート絶縁膜（２ａ，２ｂ）を介して対向配置されたゲート電極（３ｂ
）とを備える。半導体層は、チャネル領域の膜厚が、画素電極側ソースドレイン領域及び
データ線側ソースドレイン領域の膜厚より薄くなるように形成されている。 （もっと読む）

【課題】ＮＭＯＳＦＥＴにＳｉＧｅ層が成長されることを抑制し、かつＰＭＯＳＦＥＴのＳｉＧｅ層の形状不良の発生を抑止する。
【解決手段】半導体装置の製造方法は、半導体基板の第１領域に第１ゲート電極６Ａを形成し、前記半導体基板の第２領域に第２ゲート電極６Ｂを形成し、前記第１ゲート電極の側壁に第１サイドウォール１２Ａを形成し、前記第２ゲート電極の側壁に第２サイドウォール１２Ｂを形成し、前記半導体基板、前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォール及び前記第２サイドウォールを覆うように酸化膜２０を形成し、前記酸化膜上に、前記第１領域を覆うようにレジストを形成し、前記レジストをマスクとして前記酸化膜２０をエッチングすることにより、前記第２領域の前記酸化膜２０を除去し、前記レジストを除去し、前記半導体基板及び前記第１領域の前記酸化膜２０に対して、塩素を含むガスを用いてプラズマ処理を行う。 （もっと読む）

【課題】高さの異なる複数の素子形成面に形成された半導体素子の電気特性を均一化する。
【解決手段】半導体装置Ｓは、高さの異なる複数の素子形成面５０が段差状に形成された半導体層１と、素子形成面５０を含む各領域にそれぞれ形成された半導体素子５１，５２と、半導体層１に対し、半導体素子５１，５２を覆うと共に素子形成面５０に沿った段差状の表面を有する段差補償絶縁膜２８とを備えている。そして、各素子形成面５０における半導体層１は、互いに同じ厚みに形成されている。 （もっと読む）

【課題】 工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 素子分離にシャロートレンチ分離領域５０１を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極３０１下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２から一定の距離を隔てたオフセット領域６０１を介して、濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域４０１を形成した半導体装置とした。 （もっと読む）

【課題】Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上を実現する。
【解決手段】Ｎ型トランジスタでは、ゲート電極１４ａ及びサイドウォール絶縁膜１７を覆うようにＮ型領域１０ａの全面に引張応力膜２２を形成し、Ｐ型トランジスタでは、サイドウォール１７絶縁膜上のみに引張応力膜２２を形成し、更にゲート電極１４ｂ及び引張応力膜２２を覆うようにＰ型領域１０ｂの全面に圧縮応力膜２４を形成する。 （もっと読む）

【課題】フィン型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】半導体基板より上に延伸したfinFETの第１および第２のフィン206を、その間にシャロートレンチアイソレーション（STI）領域202、およびSTI領域の上面と第１および第２のフィンの上面との間の距離を有して、形成するステップ、STI領域の上面より上の第１および第２のフィンの上面および側面に第１および第２のフィン延伸部を提供するステップ、STI領域から材料を除去し、STI領域の上面と第１および第２のフィンの上面との間の距離を増加させるステップ、フィンおよびSTI領域上に共形のストレッサ誘電材料214を堆積するステップ、および共形のストレッサ誘電材料をSTI領域の上面より上の第１および第２のフィンの間の空間内に流入するようにリフローし、finFETのチャネルに応力を加えるステップを含む方法。 （もっと読む）

【課題】応力発生膜の形状に依存して、半導体装置製造時の半導体装置の回路部品の特性がマクロセル設計段階での半導体装置の回路部品の特性から変動することを極力抑制する。
【解決手段】応力発生膜の延在方向の寸法の変更量に対する、半導体装置の特性の変化量が所定の限度で飽和する延在方向の寸法を目標延在寸法として設定する工程と、半導体装置内で応力発生膜の末端からゲートに至るまでの寸法が少なくとも目標延在寸法となるように応力発生膜を形成する工程とを含む。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】質量数が比較的小さいドーパント不純物を導入することにより第１のトランジスタ３４ａ及び第２のトランジスタ３４ｂのチャネルドープ層１８を形成する工程と、質量数が比較的大きいドーパント不純物を導入することにより第３のトランジスタ３４ｃのチャネルドープ層２０を形成する工程と、質量数の比較的小さいドーパント不純物を導入することにより第１のトランジスタのポケット領域２６を形成する工程と、質量数の比較的大きいドーパント不純物を導入することにより第２のトランジスタ及び第３のトランジスタのポケット領域３６を形成する工程とを有している。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】閾値電圧が低く、かつ、ゲート絶縁膜のリーク電流を抑制可能な半導体装置およびその製造方法を提供する。
【解決手段】メタルゲート電極１０３，２０３の材料として、Ｔａ_３Ｎ_５を含むＴａ_ｘＮ_ｙ膜１８，３８を用いる。Ｔａ_ｘＮ_ｙ膜１８，３８中には多くの窒素が含まれており、その窒素の一部がゲート絶縁膜１０２，２０２中に拡散することにより、ＴｉＮに比べてフラットバンド電圧Ｖｆｂが高くなり、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００の閾値電圧Ｖｔｈを低くすることができる。また、Ｔａ_ｘＮ_ｙ膜１８，３８中の窒素がＨｆＳｉＯＮ膜１７，３７中に拡散することにより、ゲート絶縁膜の絶縁性を高くすることができ、ゲートリーク電流Ｊｇを抑制できる。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）