【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】 半導体装置に関し、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上する
【解決手段】 一導電型シリコン基体と、一導電型シリコン基体上に設けたゲート絶縁膜と、ゲート絶縁膜の上に設けたゲート電極とゲート電極の両側の一導電型シリコン基体に設けた逆導電型エクステンション領域と、逆導電型エクステンション領域に接するとともに、一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、逆導電型Ｓｉ混晶層が、第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を第１不純物濃度及び第３不純物濃度よりも高くする。 （もっと読む）

【課題】ＭＯＳＦＥＴの性能をより向上する。
【解決手段】半導体装置の製造方法は、半導体基板１１上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、マスク層１９を用いて積層膜を加工し、半導体基板１１上にゲート絶縁膜１５及びメタルゲート電極１６を含むゲート構造を形成する工程と、ゲート構造の側面に、絶縁物からなる側壁２０を形成する工程と、側壁２０をマスクとして半導体基板１１に不純物を導入し、エクステンション領域２１及びハロー領域２２を形成する工程と、側壁２０をマスクとして半導体基板１１を掘り下げ、半導体基板１１にリセス領域２６を形成する工程と、リセス領域２６にＳｉＧｅ層２７を形成する工程と、側壁２０の側面に、絶縁物からなる側壁２８を形成する工程と、マスク層１９をドライエッチングする工程とを含む。 （もっと読む）

【課題】配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供することを課題の一とする。
【解決手段】金属薄膜の一部または全部を酸化させた第１の層と酸化物半導体層の積層を用いるボトムゲート構造の薄膜トランジスタにおいて、ゲート電極層と重なる酸化物半導体層の一部上に接するチャネル保護層となる酸化物絶縁層を形成し、その絶縁層の形成時に酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化物絶縁層を形成する。 （もっと読む）

【課題】接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができるトランジスタを提供する。
【解決手段】半導体基板１０のチャネル形成領域にチャネル方向に第１の幅を有するＳｉＧｅ層１５が埋め込まれ、チャネル形成領域上にゲート絶縁膜２８が形成され、ゲート絶縁膜上に、第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極２９が形成され、チャネル形成領域を挟む半導体基板においてエクステンション領域１２を有するソースドレイン領域１３が形成されて、電界効果トランジスタが構成されており、エクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層が離間されている。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】例えば大きな電荷キャリア移動度を有する半導体装置を提供する。
【解決手段】半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタのゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタを実現する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタｎＴｒ，ｐＴｒを備えている。第１のＭＩＳトランジスタｎＴｒは、第１の活性領域１０ａ上に形成され、第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａと、第１のゲート電極１８Ａとを備えている。第２のＭＩＳトランジスタｐＴｒは、第２の活性領域１０ｂ上に形成され、第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂと、第２のゲート電極１８Ｂとを備えている。第２の高誘電率膜１４ｘは、第１の調整用金属を含む。第１の高誘電率膜１４Ｘａは、第２の高誘電率膜１４ｘよりも窒素濃度が高く、且つ、第１の調整用金属を含まない。 （もっと読む）

【課題】半導体装置が備えるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小する。
【解決手段】半導体装置の製造方法は、基板上に環状の突起部を形成する工程と、環状の突起部に第１のｎ型チャネル領域を形成する工程と、環状の突起部に第１のｐ型チャネル領域を形成する工程と、環状の突起部に形成された第１のｎ型チャネル領域及び第１のｐ型チャネル領域を跨ぐ第１のゲート電極を形成することにより、第１のｎＭＯＳトランジスタ及び第１のｐＭＯＳトランジスタを形成する工程と、を備える。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】ある応力がかかっても回路全体としての動作特性が変化しない薄膜の半導体素子を実現し、これによって、動作マージンが広く大型化が容易なフレキシブルな半導体装置、電気光学装置、電子機器を提供する。
【解決手段】本発明の半導体装置は、基板１００上に薄膜トランジスタ８を有し、この薄膜トランジスタ８は、基板１００の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域１ｃおよび第２のチャネル領域１ｃを有している。 （もっと読む）

【課題】バイポーラトランジスタが動作する際に、ベース領域のうちコレクタ側の端部が破壊されることを抑制する。
【解決手段】ベース領域１５０は、ウェル１１０内に形成されている。エミッタ領域１７０はベース領域１５０の中に形成され、ベース領域１５０より浅い。コレクタ領域１４０はウェル１１０内に形成され、ベース領域１５０の外側に位置している。第１埋込領域１８０は、少なくとも一部がベース領域１５０の中に位置しており、ベース領域１５０よりも不純物濃度が高い。そして第１埋込領域１８０は、平面視において、エミッタ領域１７０とコレクタ領域１４０の間に少なくとも一部が位置している。また第１埋込領域１８０は、エミッタ領域１７０の縁のうち少なくとも一辺と重なっており、かつエミッタ領域１７０の全面には重なっていない。 （もっと読む）

【課題】デバイス特性の制御性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタは、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇の前記シリコン基板の表面近傍に設けられソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。 （もっと読む）

【課題】微細化されても、ｐチャネルトランジスタのチャネル領域には圧縮歪を、ｎチャネルトランジスタのチャネル領域には引っ張り歪をそれぞれ効果的に印加できる新しい歪技術を提供する。
【解決手段】ｐチャネルトランジスタ１０５のゲート電極は、引っ張り内部応力を持つｐチャネルメタル電極１１０を有する。ｎチャネルトランジスタ１０６のゲート電極は、圧縮内部応力を持つｎチャネルメタル電極１１６を有する。 （もっと読む）

【課題】アンチヒューズ素子が導通状態の際に形成される導電パスの電気抵抗を低くし、また、抵抗値のばらつきを抑制することができる半導体装置を提供する。
【解決手段】アンチヒューズ素子４を備えた半導体装置１であって、前記アンチヒューズ素子４は、半導体基板５に設けられたウェル４１と、前記ウェル４１上に設けられた絶縁膜４２と、前記絶縁膜４２上に設けられ、前記ウェル４１と同じ導電型のポリシリコン膜４３と、前記ウェル４１内の一面４１ａ側に設けられた、前記ウェル４１と同じ導電型の不純物導入領域４６とを備え、前記不純物導入領域４６の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域４６は、前記ポリシリコン膜４３の前記ウェル４１上に位置する端部と前記絶縁膜４２を介して対向する部分を備えていることを特徴とする。 （もっと読む）

【課題】
活性領域と素子分離領域を別個の対象として応力を制御し，半導体装置の性能を向上する。
【解決手段】
半導体装置は、ｐ−ＭＯＳ領域を有する半導体基板と、半導体基板表面部に形成され、ｐ−ＭＯＳ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、ｐ−ＭＯＳ活性領域を横断して，半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、ｐ−ＭＯＳゲート電極構造を覆って、ｐ−ＭＯＳ活性領域上方に選択的に形成された圧縮応力膜と、ｐ−ＭＯＳ領域の素子分離領域上方に選択的に形成され，圧縮応力膜の応力を解放している応力解放領域と、を有し、ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力とゲート幅方向の引張応力を印加する。 （もっと読む）

【課題】容易に製造できる半導体装置を提供する。
【解決手段】半導体装置は、ＰＭＯＳトランジスタのゲート電極１ｐの仕事関数値が、High-kゲート絶縁膜１６（１６ａ）、及び、High-kゲート絶縁膜１６・酸化シリコン膜１５界面へのＡｌの拡散により調整されており、ＮＭＯＳトランジスタのゲート電極１ｎの仕事関数値が、High-kゲート絶縁膜１６・金属ゲート膜１９間に挿入された、数原子層程度のＡｌ層１８により調整されている構成を有する。 （もっと読む）

【課題】微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく且つＬ字状スペーサの端部がエッチングされず接合リーク等の不良を防止できるようにする。
【解決手段】 半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４及びその側面上に形成された第１のサイドウォール１０８及びソースドレイン拡散層１１１を有する第１のトランジスタと、半導体基板上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、その側面上に形成された第１のサイドウォール１０８、及びその外側に形成された第２のサイドウォール１０９を有する第２のトランジスタとを備えている。シリサイド形成領域Ａにおけるゲート電極の上部及びソースドレイン拡散層の上部にはニッケルシリサイド層１１４が形成されており、第１のサイドウォール１０８は、第２のサイドウォール１０９をエッチングする際のエッチング材に対して耐性を有している。 （もっと読む）

【課題】ゲート電極７作製後にチャネル部１２を作製する縦型ＭＩＳＦＥＴの製造方法において、ゲート絶縁膜１０に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板１または単結晶半導体層に形成された不純物領域８の上に、第一絶縁層４、５と、ゲート電極層７と、第二絶縁層５、４と、をこの順に積層した積層体を形成し、前記積層体に不純物領域８が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層７、および、前記孔の底面に露出している不純物領域８の上に絶縁膜１０を形成し、ゲート電極層７の露出部分の上に形成された絶縁膜１０の上に半導体膜を重ねて形成し、不純物領域８の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域８に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）