半導体装置及びその製造方法
【課題】微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく且つＬ字状スペーサの端部がエッチングされず接合リーク等の不良を防止できるようにする。
【解決手段】 半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４及びその側面上に形成された第１のサイドウォール１０８及びソースドレイン拡散層１１１を有する第１のトランジスタと、半導体基板上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、その側面上に形成された第１のサイドウォール１０８、及びその外側に形成された第２のサイドウォール１０９を有する第２のトランジスタとを備えている。シリサイド形成領域Ａにおけるゲート電極の上部及びソースドレイン拡散層の上部にはニッケルシリサイド層１１４が形成されており、第１のサイドウォール１０８は、第２のサイドウォール１０９をエッチングする際のエッチング材に対して耐性を有している。
【解決手段】 半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４及びその側面上に形成された第１のサイドウォール１０８及びソースドレイン拡散層１１１を有する第１のトランジスタと、半導体基板上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、その側面上に形成された第１のサイドウォール１０８、及びその外側に形成された第２のサイドウォール１０９を有する第２のトランジスタとを備えている。シリサイド形成領域Ａにおけるゲート電極の上部及びソースドレイン拡散層の上部にはニッケルシリサイド層１１４が形成されており、第１のサイドウォール１０８は、第２のサイドウォール１０９をエッチングする際のエッチング材に対して耐性を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトランジスタのソースドレイン領域にシリサイド層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要望を受け、１チップ当たりのトランジスタの集積度を増大させるために微細化が進展し、現在では４５ｎｍノードの超微細トランジスタが量産されている。従来のムーアの法則に従ったスケーリングに応じた寸法の縮小により、特にゲート電極とソースドレイン領域とのコンタクトの微細化が進行している。コンタクト面積の縮小に伴ってコンタクトの接触抵抗が増大するため、コンタクト抵抗を下げる手法として、ソースドレイン領域の上部とゲート電極の上部とを自己整合的にシリサイド化するサリサイド工程を採用することが多い。
【０００３】
一方、半導体基板上にはアナログ部として使用されるトランジスタも形成されており、アナログ部のトランジスタは、ゲート絶縁膜の耐性及びＥＳＤの耐性を確保するために、シリサイド層を形成しない構造を採る。このように、１つの半導体基板上にシリサイドを形成するシリサイド形成領域とシリサイドを形成しない非シリサイド形成領域とを作り分ける必要がある。
【０００４】
そこで、シリサイドを形成するサリサイドプロセスを用いる場合に、シリサイド形成領域と非シリサイド形成領域とを作り分けるために、トランジスタ上の全面に絶縁膜を堆積し、シリサイド形成領域上の絶縁膜を選択的に除去して、非シリサイド形成領域の絶縁膜を残す絶縁膜除去工程を使用することが多い。
【０００５】
また、従来のムーアの法則に従ったスケーリングの縮小だけではトランジスタの能力が確保できず、キャリアの移動度の低下及び駆動力の低下により、トランジスタに所望の動作特性を得られないという課題が顕在化している。
【０００６】
そこで、トランジスタの駆動力を確保する手法として、チャネル部にストレスを加える各種技術が報告されている。
【０００７】
例えば、チャネル領域へのストレスの印加方法として、トランジスタのサイドウォールを除去し、ゲート電極を覆うようにストレスライナ膜を堆積する技術がある。この技術は一般にディスポーザブルサイドウォール（Disposable Side Wall：ＤＳＷ）技術と呼ばれている。ＤＳＷ技術で用いられるストレスライナ膜は、一般に、プラズマ化学気相堆積（Plasma Chemical Vapor Deposition：ＣＶＤ）法、又は低圧化学気相堆積（Low Pressure Chemical Vapor Deposition：ＬＰ−ＣＶＤ）法を用いて形成された所定の応力を有するシリコン窒化膜を堆積する。
【０００８】
以下、特許文献１及び特許文献２に示すような、従来のサリサイドプロセスとＤＳＷ技術とを用いた半導体製造プロセスの一例について、図１３（ａ）〜図１３（ｃ）及び図１４（ａ）〜図１４（ｃ）を参照しながら説明する。ここでは、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴ（n-type Metal Insulator Semiconductor Field Effect Transistor）のみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成される。
【０００９】
まず、図１３（ａ）に示すように、シリコンからなる半導体基板１１の上部に厚さが３００ｎｍの酸化シリコンからなるＳＴＩ（Shallow Trench Isolation）素子分離領域１２を選択的に形成する。続いて、半導体基板１１の上に、厚さが２ｎｍのゲート絶縁膜１５及び厚さが１００ｎｍのポリシリコン膜を順次形成する。この後、リソグラフィ法によりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１４を形成する。続いて、半導体基板１１上の全面に厚さが１０ｎｍのシリコン酸化膜を堆積し、その後、全面のエッチバックにより半導体基板１１が露出するまでシリコン酸化膜をエッチングして、各ゲート電極１４の側面上にオフセットスペーサ１６をそれぞれ形成する。続いて、ゲート絶縁膜１３、ゲート電極１４及びオフセットスペーサ１６をそれぞれマスクとして、半導体基板１１に対してヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ−２の注入条件でイオン注入を行うことにより、半導体基板１１の上部にＮ型エクステンション領域１７を形成する。
【００１０】
次に、図１３（ｂ）に示すように、半導体基板１１の上に、ゲート電極１４及びオフセットスペーサ１６を覆うように、厚さが１５ｎｍのシリコン酸化膜及び厚さが３０ｎｍのシリコン窒化膜を順次堆積する。続いて、シリコン窒化膜及びシリコン酸化膜に対して半導体基板１１が露出するまで全面的なエッチバックを行って、シリコン酸化膜から第１のサイドウォール１８を形成し、シリコン窒化膜から第２のサイドウォール１９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１４、オフセットスペーサ１６、第１のサイドウォール１８及び第２のサイドウォール１９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ−２の注入条件でイオン注入する。その後、アッシング及び洗浄によりレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層２０をそれぞれ形成する。
【００１１】
次に、図１３（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１４及びソースドレイン拡散層２０の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための保護膜２１を形成する。具体的には、半導体基板１１の上に厚さが２３ｎｍのシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜の上に、非シリサイド形成領域Ｂを覆うレジスト膜２２をパターニングし、パターニングされたレジスト膜をマスクとして、シリサイド形成領域Ａにおけるシリコン酸化膜をウエットエッチングにより除去して、シリコン酸化膜から保護膜２１を形成する。
【００１２】
次に、図１４（ａ）に示すように、レジスト膜２２を、アッシング及び洗浄処理により除去する。その後、シリサイド形成領域Ａにおいて、ウエットエッチングにより、窒化シリコンからなる第２のサイドウォール１９を除去する。
【００１３】
次に、図１４（ｂ）に示すように、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層２０の上面に形成される自然酸化膜を除去する。その後、スパッタ法により、半導体基板１１の上に、厚さが５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１４の上部及び各ソースドレイン拡散層２０の上部にニッケルシリサイド層２３をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、保護膜２１が形成されていることにより、ゲート電極１４及びソースドレイン拡散層２０にはニッケルシリサイド層２３は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ（硫酸過酸化水素水溶液）洗浄及びＡＰＭ（アンモニア過酸化水素水溶液）洗浄によって除去する。
【００１４】
次に、図１４（ｃ）に示すように、半導体基板１１上の全面に、厚さが５０ｎｍで所定の応力を有する窒化シリコンからなるストレスライナ膜２４を堆積する。続いて、半導体基板１１上の全面に酸化シリコンからなる層間絶縁膜２５を堆積する。その後、堆積した層間絶縁膜２５の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００９−０２６７９５号公報
【特許文献３】特開２００５−１５０７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記従来の半導体装置の製造方法には、トランジスタの微細化に伴って保護膜２１の膜厚が無視できなくなってきている。
【００１７】
具体的には、図１５（ａ）に示すように、ゲート電極１４同士の間隔が狭いパターン領域Ｗ１においては、ゲート電極１４同士の間が保護膜２１で埋まってしまい、その厚さｄ３はゲート電極１４同士の間隔が広いパターン領域Ｗ２に堆積された厚さｄ４よりも厚く堆積される。このため、例えばシリサイド形成領域の保護膜２１をドライエッチングにより除去する場合は、図１５（ｂ）に示すように、ゲート間隔が狭いパターン領域Ｗ１の保護膜２１を除去する間に、ゲート間隔が広いパターン領域Ｗ２のトランジスタの保護膜２１がオーバエッチングされて下地層である半導体基板１１を過剰にエッチングしてしまう。これにより、接合リーク不良が発生する。
【００１８】
この接合リーク不良を防止するには、図１５（ｃ）に示すように、保護膜２１をウエットエッチングで除去する方法が好適である。しかしながら、ウエットエッチングは、半導体基板１１の過剰エッチングは防止できるものの、ゲート間隔が広いパターン領域Ｗ２に面した、例えば断面がＬ字形状であるスペーサ（以降、Ｌ字状スペーサと称する。）である第１のサイドウォール１８の端部がエッチングされてしまい、ゲートチャネル方向に後退する。この状態でシリサイド層を形成すると、チャネルの近傍にまでシリサイド層が形成されるため、接合リーク不良が発生する。
【００１９】
そこで、Ｌ字状スペーサの端部のエッチングを防止するため、特許文献３に示すように、エッチング耐性が高い材料として高誘電率材料によってＬ字状スペーサを形成することが提起されている。具体的な材料としては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及び酸化タンタル（Ｔａ２Ｏ３）等の材料が挙げられており、実際にフッ酸耐性が高いため、エッチングを防止することができる。
【００２０】
しかし、これらの材料はそのエッチング耐性が高いことから、シリサイド形成領域において、Ｌ字状スペーサを形成する際に選択的に除去することが難しい。特許文献３においては、イオン注入等を実施して除去しやすくするプロセスを提起しているが、ウエットエッチにおけるオーバエッチ量の加え方によっては、Ｌ字状スペーサの端部がエッチングされるおそれがある。
【００２１】
また、これら誘電率が高い材料を用いた場合は、ゲート間容量が増大するため、微細トランジスタの動作速度が低下する要因となる。
【００２２】
本発明は、前記従来の問題に鑑み、微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく、且つＬ字状スペーサの端部がエッチングされずに接合リーク等の不良を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、シリサイド形成領域における第１のサイドウォール（例えば、Ｌ字状スペーサ）を非シリサイド形成領域における第２のサイドウォール（例えば、Ｌ字状スペーサ）の側面に形成された第３のサイドウォールをエッチングする際のエッチング材（エッチャント又はエッチングガス）に対して耐性を持たせる構成とする。
【００２４】
具体的に、本発明に係る半導体装置は、半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極、該第１のゲート電極の側面上に形成された第１のサイドウォール、及び半導体領域の上部における第１のゲート電極の両側方に形成された第１のソースドレイン領域を有する第１のトランジスタと、半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極、該第２のゲート電極の側面上に形成された第２のサイドウォール、該第２のサイドウォールの外側に形成された第３のサイドウォール、及び半導体領域の上部における第２のゲート電極の両側方に形成された第２のソースドレイン領域を有する第２のトランジスタとを備え、第１のトランジスタにおける第１のゲート電極の上部及び第１のソースドレイン領域の上部にはシリサイド層がそれぞれ形成されており、第１のサイドウォールは、第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有していることを特徴とする。
【００２５】
本発明の半導体装置によると、製造時に、シリサイド形成領域に形成される第１のトランジスタの第１のサイドウォールの側面上に、非シリサイド形成領域に形成される第２のトランジスタの第３のサイドウォールを構成する材料からなるサイドウォールが形成されているとすると、第１のサイドウォールは、第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有している。このため、シリサイド形成領域において、第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもなく、微細トランジスタの動作速度が低下することがない。
【００２６】
本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールには、それぞれ酸化シリコンを用いることができ、第３のサイドウォールには窒化シリコンを用いることができる。
【００２７】
また、本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールには、それぞれ窒化シリコンを用いることができ、第３のサイドウォールには酸化シリコンを用いることができる。
【００２８】
本発明の半導体装置において、第２のトランジスタの上には、半導体領域側から第１の保護膜及び第２の保護膜が順次形成されており、第１の保護膜は、エッチング材に対して第３のサイドウォールと同等又はそれ以上のエッチングレートを有し、第２の保護膜は、エッチング材に対して耐性を有していてもよい。
【００２９】
この場合に、第１の保護膜には窒化シリコンを用いることができ、第２の保護膜には、酸化シリコンを用いることができる。
【００３０】
本発明の半導体装置において、第２のトランジスタの上には第３の保護膜が形成されており、第３の保護膜は、エッチング材に対して第３のサイドウォールと同等のエッチングレートを有していてもよい。
【００３１】
この場合に、第３の保護膜には、酸化シリコンを用いることができる。
【００３２】
本発明の半導体装置は、第１のトランジスタ及び第２のトランジスタを覆うように形成されたライナ膜をさらに備えていてもよい。
【００３３】
本発明に係る第１の半導体装置の製造方法は、半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１のゲート絶縁膜及び第１のゲート電極の側面上並びに第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上部における第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、半導体領域の上部における第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する工程（ｄ）と、シリサイド形成領域に含まれる第２の保護膜を選択的に除去する工程（ｅ）と、非シリサイド形成領域に残存した第２の保護膜をマスクとして、シリサイド形成領域における第１の保護膜及び第２のサイドウォールを除去する工程（ｆ）と、半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、第１のゲート電極の上部及び第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｇ）とを備えていることを特徴とする。
【００３４】
第１の半導体装置の製造方法によると、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する。その後、シリサイド形成領域に含まれる第２の保護膜を選択的に除去し、非シリサイド形成領域に残存した第２の保護膜をマスクとして、シリサイド形成領域における第１の保護膜及び第２のサイドウォールを除去する。このため、第２のサイドウォールを除去して第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもない。また、ゲート電極同士の間隔を考慮することなく、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
【００３５】
第１の半導体装置の製造方法は、工程（ｇ）よりも後に、シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｈ）をさらに備えていてもよい。
【００３６】
第１の半導体装置の製造方法は、工程（ｇ）よりも後に、非シリサイド形成領域における第２の保護膜及び第１の保護膜を除去する工程（ｉ）をさらに備えていてもよい。
【００３７】
第１の半導体装置の製造方法において、第１のサイドウォール及び第２の保護膜には、酸化シリコンを用いることができ、第２のサイドウォール及び第１の保護膜には、それぞれ窒化シリコンを用いることができる。
【００３８】
本発明に係る第２の半導体装置の製造方法は、半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１のゲート絶縁膜及び第１のゲート電極の側面上並びに第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上部における第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、半導体領域の上部における第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、保護膜を形成する工程（ｄ）と、シリサイド形成領域に含まれる保護膜及び第２のサイドウォールを選択的に除去する工程（ｅ）と、半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、第１のゲート電極の上部及び第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｆ）とを備えていることを特徴とする。
【００３９】
第２の半導体装置の製造方法によると、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って保護膜を形成する。その後、シリサイド形成領域に含まれる保護膜及び第２のサイドウォールを選択的に除去する。このため、第２のサイドウォールを除去して第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもない。また、ゲート電極同士の間隔を考慮することなく、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
【００４０】
第２の半導体装置の製造方法は、工程（ｆ）よりも後に、シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｇ）をさらに備えていてもよい。
【００４１】
また、第２の半導体装置の製造方法は、工程（ｆ）よりも後に、非シリサイド形成領域における保護膜を除去する工程（ｈ）をさらに備えていてもよい。
【００４２】
第２の半導体装置の製造方法において、第１のサイドウォールには窒化シリコンを用いることができ、第２のサイドウォール及び保護膜には、それぞれ酸化シリコンを用いることができる。
【発明の効果】
【００４３】
本発明に係る半導体装置及びその製造方法によると、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成する際に、ゲート電極とシリサイド層との間を分離する第１のサイドウォール（例えば、Ｌ字状スペーサ）の端部をエッチングすることがない。このため、接合リーク等の不良を防止することができる。また、ゲート電極同士の間隔を考慮することなくシリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る半導体装置の要部を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法における効果を説明する模式的な断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法における効果を説明する模式的な断面図である。
【図７】従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
【図８】従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の要部を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図１３】（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法を示す各工程の断面図である。
【図１４】（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法を示す各工程の断面図である。
【図１５】（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
【発明を実施するための形態】
【００４５】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４６】
図１に示すように、第１の実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板（半導体領域）１０１が、ＳＴＩ（Shallow Trench Isolation）素子分離領域１０２によって、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに区画されている。
【００４７】
まず、シリサイド形成領域Ａを説明する。
【００４８】
シリサイド形成領域Ａに形成される第１のトランジスタは、半導体基板１０１上に形成されたゲート絶縁膜１０３、その上に形成されたゲート電極１０４、ゲート絶縁膜１０３及びゲート電極１０４の両側面上に形成されたオフセットスペーサ１１７、該オフセットスペーサ１１７の外側の側面上に形成された断面Ｌ字状の第１のサイドウォール１０８とを有している。ここで、オフセットスペーサ１１７は、窒化シリコン（ＳｉＮ）からなり、第１のサイドウォール１０８は酸化シリコン（ＳｉＯ２）からなる。
【００４９】
半導体基板１０１における、第１のサイドウォール１０８の下側部分には、ｎ型のエクステンション領域１０７が形成されている。半導体基板１０１におけるエクステンション領域１０７の外側部分には、該エクステンション領域１０７よりも接合深さが深いｎ型のソースドレイン拡散層１１１が形成されている。また、ゲート電極１０４の上部及び各ソースドレイン拡散層１１１の上部には、ニッケルシリサイド層１１４がそれぞれ形成されている。
【００５０】
半導体基板１０１上には、ゲート電極１０４を覆うように、窒化シリコンからなるストレスライナ膜１１５及び酸化シリコンからなる層間絶縁膜１１６が順次形成されている。上面が平坦化された層間絶縁膜１１６における各ソースドレイン拡散層１１１の上側部分には、それぞれニッケルシリサイド層１１４と接触するタングステン（Ｗ）等からなるコンタクト１２５がそれぞれ形成されている。また、層間絶縁膜１２５の上には、各コンタクト１２５と電気的に接続された金属、例えば銅（Ｃｕ）等からなる配線１２６が形成されている。
【００５１】
次に、非シリサイド形成領域Ｂを説明する。
【００５２】
ここでは、トランジスタにおけるシリサイド形成領域Ａと異なる部分のみを説明する。
【００５３】
ゲート電極１０４における第１のサイドウォール１０８の外側には、窒化シリコンからなる第２のサイドウォール１０９が形成されていること、また、ゲート電極１０４の上部及び各ソースドレイン拡散層１１１の上部には、ニッケルシリサイド層１１４が形成されていないこと、及び半導体基板１０１とストレスライナ膜１１５との間に、下から窒化シリコンからなる第１の保護膜１１８及び酸化シリコンからなる第２の保護膜１１９が順次形成されていることが異なる。
【００５４】
ここで、第１の実施形態においては、シリサイド形成領域Ａにおける酸化シリコンからなる第１のサイドウォール１０８は、非シリサイド形成領域Ｂにおける窒化シリコンからなる第２のサイドウォール１０９をエッチングするエッチング材（エッチャント又はエッチングガス）に対して耐性を有している。
【００５５】
なお、図１には、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴのみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成されている。
【００５６】
以下、前記のように構成された半導体装置の製造方法について、図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）及び図４（ａ）〜図４（ｃ）を参照しながら説明する。
【００５７】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１０１の上部に厚さが３００ｎｍの酸化シリコンからなるＳＴＩ素子分離領域１０２を選択的に形成する。続いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１０３及び膜厚が１００ｎｍのポリシリコン膜を順次形成する。ここで、ゲート絶縁膜１０３は、熱酸化法、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法又は原子層堆積（Atomic Layer Deposition：ＡＬＤ）法等により形成でき、また、ポリシリコン膜はＣＶＤ法等により形成することができる。その後、リソグラフィによりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１０４を形成する。続いて、ＣＶＤ法等により、半導体基板１０１上の全面に膜厚が１０ｎｍのシリコン窒化膜を堆積する。その後、全面のエッチバックにより半導体基板１０１が露出するまでエッチングを行って、各ゲート電極１０４の両側面上に、窒化シリコンからなるオフセットスペーサ１１７をそれぞれ形成する。続いて、ゲート絶縁膜１０３、ゲート電極１０４及びオフセットスペーサ１１７をそれぞれマスクとして、半導体基板１０１に対して、ヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ−２の注入条件でイオン注入を行うことにより、半導体基板１０１の上部にエクステンション領域１０７をそれぞれ形成する。
【００５８】
次に、図２（ｂ）に示すように、半導体基板１０１、ゲート電極１０４及びオフセットスペーサ１１７を覆うように、ＣＶＤ法により、膜厚が１５ｎｍのシリコン酸化膜及び膜厚が３０ｎｍのシリコン窒化膜を順次堆積する。続いて、堆積したシリコン窒化膜及びシリコン酸化膜に対して半導体基板１０１が露出するまで全面的なエッチバックを行って、シリコン酸化膜から第１の断面Ｌ字状のサイドウォール１０８を形成し、その外側に窒化シリコンからなる第２のサイドウォール１０９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１０４、オフセットスペーサ１１７、第１のサイドウォール１０８及び第２のサイドウォール１０９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ−２の注入条件でイオン注入する。その後、アッシング工程及び洗浄工程を経てレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層１１１をそれぞれ形成する。
【００５９】
次に、図２（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１０４及びソースドレイン拡散層１１１の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための第１の保護膜１１８及び第２の保護膜１１９を形成する。具体的には、ＡＬＤ法により、半導体基板１０１の上に、膜厚が８ｎｍのシリコン窒化膜と膜厚が１５ｎｍのシリコン酸化膜とを順次堆積する。
【００６０】
次に、図３（ａ）に示すように、リソグラフィ法により、非シリサイド形成領域Ｂを覆い、且つシリサイド形成領域Ａを開口する開口パターンを有するレジスト膜１１３を形成する。続いて、レジスト膜１１３をエッチングマスクとして、シリコン酸化膜をウエットエッチングすることにより、酸化シリコンからなる第２の保護膜１１９を形成する。
【００６１】
シリサイド反応防止用の第２の保護膜１１９をエッチングにより形成する際の、酸化シリコンに対するウエットエッチングのエッチャントの一例としては、ＨＦ（フッ化水素）：水（Ｈ２０）＝１：４０の割合の希フッ酸を用いればよい。このとき、図５（ａ）に示すように、ゲート電極１０４同士の間隔が第１の保護膜１１８及び第２の保護膜１１９を併せた膜厚よりも狭くなる領域Ｗ１において、第２の保護膜１１９の膜厚ｄ１は、ゲート電極１０４同士の間隔が第１の保護膜１１８及び第２の保護膜１１９を併せた膜厚よりも広くなる領域Ｗ２における第２の保護膜１１８の膜厚ｄ２（＝１５ｎｍ）よりも厚くなる。このため、酸化シリコンからなる第２の保護膜１１９を完全に除去するには、十分なオーバエッチングを加える必要がある。
【００６２】
ここで、第１の実施形態においては、図５（ｂ）に示すように、第２の保護膜１１９の下には希フッ酸に対する選択比が高い窒化シリコンからなる第１の保護膜１１８が形成されているため、該第１の保護膜１１８により覆われた酸化シリコンからなる第１のサイドウォール１０８はエッチングされることがない。
【００６３】
次に、図３（ｂ）に示すように、アッシング及び洗浄処理を行って、非シリサイド形成領域Ｂに形成されたレジスト膜１１３を除去する。その後、第２の保護膜１１９をマスクとしたウエットエッチングにより、シリサイド形成領域Ａから露出する窒化シリコンからなる第１の保護膜１１８及び窒化シリコンからなる第２のサイドウォール１０９を除去する。これにより、非シリサイド形成領域Ｂにおいては、第２の保護膜１１９の下に窒化シリコンからなる第１の保護膜１１８が形成される。
【００６４】
ここで、シリサイド反応防止用の第１の保護膜１１８を形成し、且つ第２のサイドウォール１０９を除去する際の窒化シリコンに対するエッチャントの一例としては、薬液の温度が１３０℃の燐酸（Ｈ３ＰＯ４）（いわゆる熱燐酸）を用いればよい。このとき、図６（ａ）に示すように、ゲート電極１０４同士の間隔が第１の保護膜１１８の膜厚よりも狭くなる領域Ｗ１において、第１の保護膜１１８の膜厚ｄ３は、ゲート電極１０４同士の間隔が第１の保護膜１１８の膜厚よりも広くなる領域Ｗ２における第１の保護膜の膜厚ｄ４（＝８ｎｍ）よりも厚くなる。このため、この窒化シリコンからなる第１の保護膜１１８を完全に除去するには、十分なオーバエッチングを加える必要がある。
【００６５】
第１の実施形態においては、図６（ｂ）に示すように、第１のサイドウォール１０８は、熱燐酸に対するエッチング耐性が高い酸化シリコンからなるため、ほとんどエッチングされることがない。なお、上記のエッチングには、エッチャント（エッチング溶液）を用いたが、エッチャントに代えてエッチングガスによる等方性エッチングで除去することも可能である。
【００６６】
また、第１の実施形態において、窒化シリコンからなる第２のサイドウォール１０９を除去するのは、この後に続くストレスライナ膜１１５を堆積する際に、ゲート電極１０４の下方のチャネル部により大きな歪みを加え、トランジスタの動作速度を向上させるためである。
【００６７】
次に、図３（ｃ）に示すように、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層１１１の上面に形成される自然酸化膜（図示せず）を除去する。その後、スパッタ法により、半導体基板１０１の上に、膜厚が５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１０４の上部及びソースドレイン拡散層１１１の上部にニッケルシリサイド層１１４をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、第１の保護膜１１８及び第２の保護膜１１９が形成されていることにより、ゲート電極１０４及びソースドレイン拡散層１１１にはニッケルシリサイド層１１４は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ（硫酸過酸化水素水溶液）洗浄及びＡＰＭ（アンモニア過酸化水素水溶液）洗浄によって除去する。
【００６８】
次に、図４（ａ）に示すように、半導体基板１０１上の全面に、膜厚が５０ｎｍで所定の応力を有する窒化シリコンからなり、第１のトランジスタ及び第２のトランジスタに応力を生じさせるストレスライナ膜１１５を堆積する。続いて、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１１６を堆積し、堆積した層間絶縁膜１１６の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００６９】
次に、図４（ｂ）に示すように、平坦化された層間絶縁膜１１６の上に、下層レジスト膜１２０、中間層レジスト膜１２１及び上層レジスト膜１２２を順次積層した多層レジスト構造を形成する。続いて、リソグラフィ法により、多層レジスト構造にコンタクト形成用の開口パターンを形成する。
【００７０】
次に、図４（ｃ）に示すように、開口パターンが形成された多層レジスト構造をマスクとして、層間絶縁膜１１６に対して下地のストレスライナ膜１１５が露出するまでエッチングを行う。続いて、露出したストレスライナ膜１１５をさらにエッチングして、層間絶縁膜１１６及びストレスライナ膜１１５にコンタクトホール１１６ａを形成する。
【００７１】
ここで、多層レジスト構造に対するパターニングは、上層レジスト膜１２２を現像した後、中間層レジスト膜１２１及び下層レジスト膜１２０をドライエッチングする。ドライエッチングの一例として、中間層レジスト膜１２１は、エッチングガスにＣＦ４／ＣＨＦ３＝２００／４０［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を１３Ｐａとし、２周波反応性イオンエッチング（ＲＩＥ）方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を６００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
【００７２】
続く下層レジスト膜１２０のドライエッチングは、上層レジスト膜１２２とドライエッチングによって形成された中間層レジスト膜１２１とをマスクとして、エッチングガスにＣＯ／Ｏ２／Ａｒ＝１００／５０／５００［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を２Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１５００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
【００７３】
また、酸化シリコンからなる層間絶縁膜１１６に対するドライエッチングの一例としては、エッチングガスにＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１５００／１８［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を４Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１０００Ｗとし、下部電極を１５００Ｗとし、基板温度を２０℃に設定している。
【００７４】
また、窒化シリコンからなるストレスライナ膜に対するドライエッチングの一例としては、エッチングガスにＣＨＦ３／Ａｒ／Ｏ２＝２０／８００／１５［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を３Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１０００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
【００７５】
次に、図１に示すように、層間絶縁膜１１６に形成された各コンタクトホール１１６ａに、タングステン等を充填してコンタクト１２５を形成する。続いて、層間絶縁膜１１６の上に、各コンタクト１２５と接続されるように配線１２６を選択的に形成して、半導体装置を得る。なお、各コンタクトホール１１６ａの内側には、密着層又はバリア層を形成してもよい。
【００７６】
第１の実施形態に係る製造方法によると、図３（ｂ）に示すように、シリサイド形成領域Ａに含まれる第１の保護膜１１８を除去する際には、第２のサイドウォール１０９を同時に除去している。これにより、ゲート電極１０４の配置の粗密によって第１の保護膜１１８の膜厚に差が生じても、第１の保護膜と第１のサイドウォール１０８とはエッチング選択比があるため、第１の保護膜１１８に対するオーバエッチ量を多くして、該第１の保護膜１１８を除去しても第１のサイドウォール１０８の下端部にサイドエッチが生じることがない。
【００７７】
具体的には、図３（ｂ）に示す工程において、シリサイド形成領域Ａに含まれる第１の保護膜１１８を除去する際に、酸化シリコンからなる第１のサイドウィール１０８は熱燐酸に対して耐性があり、エッチングされずに残る。このため、図７に示す従来例のような、酸化シリコンからなる第１のサイドウォール１８の下端部に後退が生じない。従って、第１の実施形態においては、ニッケルシリサイド層１１４は、所定の形状を維持した第１のサイドウィール１０８の外側に形成されるため、ゲートチャネルの近傍又はエクステンション領域１０７の上部に形成されることがない。すなわち、ニッケルシリサイド層１１４の底面はソースドレイン拡散層１１１に囲まれるため、ニッケルシリサイド層１１４と半導体基板１０１の基板領域との間に生じるリーク電流を防止することができる。
【００７８】
このように、第１の実施形態においては、シリサイド形成領域Ａに含まれる第２のサイドウォール１０９と同時に第１の保護膜１１８を除去する。このため、ゲート電極１０４同士の間隔が狭く、従って第２のサイドウォール１０９同士の間隔が狭くなって、その間が第１の保護膜１１８及び第２の保護膜１１９によって埋まることになっても、第１のサイドウォール１０８をエッチングすることなく、第１の保護膜１１８及び第２の保護膜１１９を除去することが可能となる。従って、第２の実施形態においては、第２のサイドウォール１０９同士（ゲート電極１０４同士）の間隔を狭くすることができ、トランジスタのセルサイズを小さくできるので、チップの面積を縮小することができる。
【００７９】
この効果は、ゲート電極同士の間隔が狭い微細トランジスタほど大きくなる。すなわち、図８において、従来例のように、保護膜２１の膜厚をｄとし、該保護膜２１の第２のサイドウォール１９に対するカバレッジを１００％と仮定したとき、間隔Ｓ２に示すように、該間隔Ｓ２が保護膜２１の膜厚ｄよりも十分に大きい場合（Ｓ２＞＞ｄ）は、保護膜２１におけるゲート電極１４同士の間の膜厚ｄ２はｄと等しくなる（ｄ２＝ｄ）。一方、間隔Ｓ１に示すように、該間隔Ｓ１が保護膜２１の膜厚の２倍よりも小さい場合（Ｓ１＜２ｄ）は、保護膜２１におけるゲート電極１４同士の間の膜厚ｄ１はｄよりも大きくなる（ｄ１＞ｄ）。その結果、ゲート電極１４同士の間隔が狭いトランジスタでは、ゲート電極１４同士の間が保護膜２１で埋まってしまう。従って、前述したように、ゲート電極１４同士の間隔Ｓ１が狭い領域の保護膜２１を除去しようとすると、該ゲート電極１４同士の間隔が広い領域では過剰エッチングとなって、第１のサイドウォール１８をエッチングしてしまうことになる。
【００８０】
しかしながら、第１の実施形態に係る半導体装置及びその製造方法によると、従来の製造方法に対して、半導体基板１０１と酸化シリコンからなる第２の保護膜１１９との間に、窒化シリコンからなる第１の保護膜１１８を堆積する工程を加えるだけで対応することができる。すなわち、本実施形態は、実施が容易で且つプロセス整合性も高く、ゲート電極１０４同士の間隔が狭くなっても十分に対応が可能である。
【００８１】
なお、第１の実施形態においては、図２（ｂ）において、ゲート電極１０４と第１のサイドウォール１０８との間にオフセットスペーサ１１７を形成しているが、オフセットスペーサ１１７は必ずしも必要ではない。また、ストレスライナ膜１１５も必ずしも必要ではない。
【００８２】
また、第１の実施形態においては、第１の保護膜１１８及び第２の保護膜１１９はいずれも単層膜として説明したが、これに限定されず、それぞれ２層以上の積層膜として形成してもよい。
【００８３】
また、第１の実施形態では、図１に示すように、非シリサイド形成領域Ｂにおいて、第１の保護膜１１８及び第２の保護膜１１９を残存させているが、この構成に限られず、必要に応じて各保護膜１１８、１１９の少なくとも一方を除去しても構わない。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図９を参照しながら説明する。
【００８５】
ここでは、第１の実施形態との相違点のみを説明し、従って、図１に示す構成部材と同一の構成部材には、同一の符号を付すことにより説明を省略する。
【００８６】
図９に示すように、第２の実施形態に係る半導体装置は、各ゲート電極１０４の両側面上に形成されたオフセットスペーサ２０６が酸化シリコン（ＳｉＯ２）からなり、その外側に形成された断面Ｌ字状の第１のサイドウォール２０８が窒化シリコン（ＳｉＮ）からなる。また、非シリサイド形成領域Ｂにおいて、第１のサイドウォール２０８の外側に形成される第２のサイドウォール２０９及びゲート電極１０４を覆う保護膜２１０は、共に酸化シリコンからなる。
【００８７】
ここで、第２の実施形態においては、シリサイド形成領域Ａにおける窒化シリコンからなる第１のサイドウォール２０８は、非シリサイド形成領域Ｂにおける酸化シリコンからなる第２のサイドウォール２０９をエッチングするエッチング材（エッチャント又はエッチングガス）に対して耐性を有している。
【００８８】
なお、図９には、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴのみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成されている。
【００８９】
以下、前記のように構成された半導体装置の製造方法について、図１０（ａ）〜図１０（ｃ）、図１１（ａ）〜図１１（ｃ）及び図１２（ａ）、図１２（ｂ）を参照しながら説明する。
【００９０】
まず、図１０（ａ）に示すように、シリコンからなる半導体基板１０１の上部に膜厚が３００ｎｍの酸化シリコンからなるＳＴＩ素子分離領域１０２を選択的に形成する。続いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１０３及び膜厚が１００ｎｍのポリシリコン膜を順次形成する。ここで、ゲート絶縁膜１０３は、熱酸化法、ＣＶＤ法又はＡＬＤ法等により形成でき、また、ポリシリコン膜はＣＶＤ法等により形成することができる。その後、リソグラフィによりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１０４を形成する。続いて、半導体基板１０１上の全面に膜厚が１０ｎｍのシリコン酸化膜を堆積する。その後、全面のエッチバックにより半導体基板１０１が露出するまでエッチングを行って、各ゲート電極１０４の両側面上に、酸化シリコンからなるオフセットスペーサ２０６をそれぞれ形成する。続いて、ゲート絶縁膜１０３、ゲート電極１０４及びオフセットスペーサ２０６をそれぞれマスクとして、半導体基板１０１に対して、ヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ−２の注入条件でイオン注入を行うことにより、半導体基板１０１の上部にエクステンション領域１０７をそれぞれ形成する。
【００９１】
次に、図１０（ｂ）に示すように、半導体基板１０１、ゲート電極１０４及びオフセットスペーサ２０６を覆うように、ＣＶＤ法により、膜厚が１５ｎｍのシリコン窒化膜及び膜厚が３０ｎｍのシリコン酸化膜を順次堆積する。続いて、堆積したシリコン酸化膜及びシリコン窒化膜に対して半導体基板１０１が露出するまで全面的なエッチバックを行って、シリコン窒化膜から第１の断面Ｌ字状のサイドウォール２０８を形成し、その外側に酸化シリコンからなる第２のサイドウォール２０９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１０４、オフセットスペーサ２０６、第１のサイドウォール２０８及び第２のサイドウォール２０９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ−２の注入条件でイオン注入する。その後、アッシング工程及び洗浄工程を経てレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層１１１をそれぞれ形成する。
【００９２】
次に、図１０（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１０４及びソースドレイン拡散層１１１の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための保護膜２１０を形成する。具体的には、ＡＬＤ法により、半導体基板１０１の上に膜厚が２３ｎｍのシリコン酸化膜を堆積する。
【００９３】
次に、図１１（ａ）に示すように、リソグラフィ法により、非シリサイド形成領域Ｂを覆い、且つシリサイド形成領域Ａを開口する開口パターンを有するレジスト膜１１３を形成する。続いて、レジスト膜１１３をエッチングマスクとして、シリコン酸化膜をウエットエッチングすることにより、酸化シリコンからなる保護膜２１０を形成する。このとき、同時に、シリサイド形成領域Ａにおける酸化シリコンからなる第２のサイドウォール２０９を除去する。このように、第２のサイドウォール２０９を除去することにより、後工程のストレスライナ膜１１５を堆積する際に、ゲート電極１０４の下方のチャネル部により大きな歪みを加え、トランジスタの動作速度を向上させることが可能となる。
【００９４】
シリサイド反応防止用の保護膜２１０をエッチングにより形成する際の、酸化シリコンに対するウエットエッチングのエッチャントの一例としては、ＨＦ：Ｈ２０＝１：２０の割合の希フッ酸を用いればよい。このとき、第１の実施形態における図５（ａ）の説明と同様に、ゲート電極１０４同士の間隔が保護膜２１０の膜厚よりも狭くなる領域の保護膜２１０の膜厚は、ゲート電極１０４同士の間隔が保護膜２１０の膜厚よりも広くなる領域の膜厚の２３ｎｍよりも厚くなる。このため、酸化シリコンからなる保護膜２１０を完全に除去するには、十分なオーバエッチングを加える必要がある。
【００９５】
このとき、シリサイドウォール形成領域Ａにおいて、保護膜２１０の下の酸化シリコンからなる第２のサイドウォール２０９は除去されるものの、第１のサイドウォール２０８は窒化シリコンからなるため、ほとんどエッチングされることがない。
【００９６】
なお、保護膜２１０及び第２のサイドウォール２０９に対するエッチングにはエッチング溶液を用いたが、これに代えてエッチングガスによる等方性エッチングによって除去してもよい。
【００９７】
次に、図１１（ｂ）に示すように、アッシング及び洗浄処理を行って、非シリサイド形成領域Ｂに形成されたレジスト膜１１３を除去する。その後、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層１１１の上面に形成される自然酸化膜（図示せず）を除去する。その後、スパッタ法により、半導体基板１０１の上に、膜厚が５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１０４の上部及びソースドレイン拡散層１１１の上部にニッケルシリサイド層１１４をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、保護膜２１０が形成されていることにより、ゲート電極１０４及びソースドレイン拡散層１１１にはニッケルシリサイド層１１４は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ洗浄によって除去する。
【００９８】
次に、図１１（ｃ）に示すように、半導体基板１０１上の全面に、膜厚が５０ｎｍで所定の応力を有する窒化シリコンからなり、第１のトランジスタ及び第２のトランジスタに応力を生じさせるストレスライナ膜１１５を堆積する。続いて、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１１６を堆積し、堆積した層間絶縁膜１１６の上面をＣＭＰ法により平坦化する。
【００９９】
次に、図１２（ａ）に示すように、平坦化された層間絶縁膜１１６の上に、下層レジスト膜１２０、中間層レジスト膜１２１及び上層レジスト膜１２２を順次積層した多層レジスト構造を形成する。続いて、リソグラフィ法により、多層レジスト構造にコンタクト形成用の開口パターンを形成する。
【０１００】
次に、図１２（ｂ）に示すように、開口パターンが形成された多層レジスト構造をマスクとして、層間絶縁膜１１６に対して下地のストレスライナ膜１１５が露出するまでエッチングを行う。続いて、露出したストレスライナ膜１１５をさらにエッチングして、層間絶縁膜１１６及びストレスライナ膜１１５にコンタクトホール１１６ａを形成する。
【０１０１】
なお、多層レジスト構造に対する開口パターン形成のエッチング条件、並びに層間絶縁膜１１６及びストレスライナ膜１１５に対するドライエッチング条件は、第１の実施形態と同様でよい。
【０１０２】
次に、図１に示すように、層間絶縁膜１１６に形成された各コンタクトホール１１６ａに、タングステン等を充填してコンタクト１２５を形成する。続いて、層間絶縁膜１１６の上に、各コンタクト１２５と接続されるように配線１２６を選択的に形成して、半導体装置を得る。なお、各コンタクトホール１１６ａの内側には、密着層又はバリア層を形成してもよい。
【０１０３】
第２の実施形態に係る製造方法によると、第１の実施形態と同様に、図１１（ａ）に示す工程において、シリサイド形成領域Ａに含まれる酸化シリコンからなる保護膜２１０及び第２のサイドウォール２０９を除去する際に、窒化シリコンからなる第１のサイドウォール２０８が希フッ酸に対して耐性があり、エッチングされずに残る。このため、図７及び図１５（ｃ）のように、第１のサイドウォール２０８の下端部に後退が生じない。これにより、ニッケルシリサイド層１１４は、所定の形状を維持した第１のサイドウォール２０８の外側に形成されるため、ゲートチャネルの近傍又はエクステンション領域１０７の上部に形成されることがない。すなわち、ニッケルシリサイド層の底面はソースドレイン拡散層１１１に囲まれるため、ニッケルシリサイド層１１４と半導体基板１０１の基板領域との間に生じるリーク電流を防止することができる。
【０１０４】
また、第２の実施形態においては、シリサイド形成領域Ａに含まれる第２のサイドウォール２０９と同時に保護膜２１０を除去するため、ゲート電極１０４同士の間隔が狭く、第２のサイドウォール２０９同士の間隔が狭くなってその間が保護膜２１０で埋まることになっても、第１のサイドウォール２０８をエッチングすることなく、保護膜２１０を除去することが可能となる。従って、第２のサイドウォール２０９同士（ゲート電極１０４同士）の間隔を狭くすることができるため、トランジスタのセルサイズを小さくでき、その結果、チップの面積を縮小することができる。
【０１０５】
また、第２の実施形態は、第１の実施形態と比べて保護膜２１０を一層で形成するため、プロセスコストを低減することが可能となる。
【０１０６】
なお、第２の実施形態の製造方法においても、第１の実施形態と同様に、図１０（ｂ）において、ゲート電極１０４と第１のサイドウォール２０８との間にオフセットスペーサ２０６を形成しているが、オフセットスペーサ２０６は必ずしも必要ではない。また、ストレスライナ膜１１５も必ずしも必要ではない。
【０１０７】
また、第２の実施形態においては、図９に示すように、非シリサイド形成領域Ｂにおいて、保護膜２１０を残存させているが、この構成に限られず、必要に応じて保護膜２１０を除去しても構わない。
【０１０８】
なお、第１及び第２の各実施形態において、第１のサイドウォールとしてＬ字状スペーサを開示し説明したが、第１のサイドウォールは断面Ｌ字状に限定されるものではなく、少なくともゲート電極の側面と対向すると共に基板と接しているサイドウォールであれば構わない。
【産業上の利用可能性】
【０１０９】
本発明に係る半導体装置及びその製造方法は、微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく、且つＬ字状スペーサの端部がエッチングされることを防止して、接合リーク等の不良の発生を抑制でき、特にトランジスタのソースドレイン領域にシリサイド層を有する半導体装置等に有用である。
【符号の説明】
【０１１０】
Ａ シリサイド形成領域
Ｂ 非シリサイド形成領域
１０１ 半導体基板（半導体領域）
１０２ ＳＴＩ素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０７ エクステンション領域
１０８ 第１のサイドウォール（酸化シリコン）
１０９ 第２のサイドウォール（窒化シリコン）
１１１ ソースドレイン拡散層
１１３ レジスト膜
１１４ ニッケルシリサイド層
１１５ ストレスライナ膜
１１６ 層間絶縁膜
１１６ａ コンタクトホール
１１７ オフセットスペーサ（窒化シリコン）
１１８ 第１の保護膜（窒化シリコン）
１１９ 第２の保護膜（酸化シリコン）
１２０ 下層レジスト膜
１２１ 中間層レジスト膜
１２２ 上層レジスト膜
１２５ コンタクト
１２６ 配線
２０６ オフセットスペーサ（酸化シリコン）
２０８ 第１のサイドウォール（窒化シリコン）
２０９ 第２のサイドウォール（酸化シリコン）
２１０ 保護膜（酸化シリコン）
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトランジスタのソースドレイン領域にシリサイド層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要望を受け、１チップ当たりのトランジスタの集積度を増大させるために微細化が進展し、現在では４５ｎｍノードの超微細トランジスタが量産されている。従来のムーアの法則に従ったスケーリングに応じた寸法の縮小により、特にゲート電極とソースドレイン領域とのコンタクトの微細化が進行している。コンタクト面積の縮小に伴ってコンタクトの接触抵抗が増大するため、コンタクト抵抗を下げる手法として、ソースドレイン領域の上部とゲート電極の上部とを自己整合的にシリサイド化するサリサイド工程を採用することが多い。
【０００３】
一方、半導体基板上にはアナログ部として使用されるトランジスタも形成されており、アナログ部のトランジスタは、ゲート絶縁膜の耐性及びＥＳＤの耐性を確保するために、シリサイド層を形成しない構造を採る。このように、１つの半導体基板上にシリサイドを形成するシリサイド形成領域とシリサイドを形成しない非シリサイド形成領域とを作り分ける必要がある。
【０００４】
そこで、シリサイドを形成するサリサイドプロセスを用いる場合に、シリサイド形成領域と非シリサイド形成領域とを作り分けるために、トランジスタ上の全面に絶縁膜を堆積し、シリサイド形成領域上の絶縁膜を選択的に除去して、非シリサイド形成領域の絶縁膜を残す絶縁膜除去工程を使用することが多い。
【０００５】
また、従来のムーアの法則に従ったスケーリングの縮小だけではトランジスタの能力が確保できず、キャリアの移動度の低下及び駆動力の低下により、トランジスタに所望の動作特性を得られないという課題が顕在化している。
【０００６】
そこで、トランジスタの駆動力を確保する手法として、チャネル部にストレスを加える各種技術が報告されている。
【０００７】
例えば、チャネル領域へのストレスの印加方法として、トランジスタのサイドウォールを除去し、ゲート電極を覆うようにストレスライナ膜を堆積する技術がある。この技術は一般にディスポーザブルサイドウォール（Disposable Side Wall：ＤＳＷ）技術と呼ばれている。ＤＳＷ技術で用いられるストレスライナ膜は、一般に、プラズマ化学気相堆積（Plasma Chemical Vapor Deposition：ＣＶＤ）法、又は低圧化学気相堆積（Low Pressure Chemical Vapor Deposition：ＬＰ−ＣＶＤ）法を用いて形成された所定の応力を有するシリコン窒化膜を堆積する。
【０００８】
以下、特許文献１及び特許文献２に示すような、従来のサリサイドプロセスとＤＳＷ技術とを用いた半導体製造プロセスの一例について、図１３（ａ）〜図１３（ｃ）及び図１４（ａ）〜図１４（ｃ）を参照しながら説明する。ここでは、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴ（n-type Metal Insulator Semiconductor Field Effect Transistor）のみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成される。
【０００９】
まず、図１３（ａ）に示すように、シリコンからなる半導体基板１１の上部に厚さが３００ｎｍの酸化シリコンからなるＳＴＩ（Shallow Trench Isolation）素子分離領域１２を選択的に形成する。続いて、半導体基板１１の上に、厚さが２ｎｍのゲート絶縁膜１５及び厚さが１００ｎｍのポリシリコン膜を順次形成する。この後、リソグラフィ法によりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１４を形成する。続いて、半導体基板１１上の全面に厚さが１０ｎｍのシリコン酸化膜を堆積し、その後、全面のエッチバックにより半導体基板１１が露出するまでシリコン酸化膜をエッチングして、各ゲート電極１４の側面上にオフセットスペーサ１６をそれぞれ形成する。続いて、ゲート絶縁膜１３、ゲート電極１４及びオフセットスペーサ１６をそれぞれマスクとして、半導体基板１１に対してヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ−２の注入条件でイオン注入を行うことにより、半導体基板１１の上部にＮ型エクステンション領域１７を形成する。
【００１０】
次に、図１３（ｂ）に示すように、半導体基板１１の上に、ゲート電極１４及びオフセットスペーサ１６を覆うように、厚さが１５ｎｍのシリコン酸化膜及び厚さが３０ｎｍのシリコン窒化膜を順次堆積する。続いて、シリコン窒化膜及びシリコン酸化膜に対して半導体基板１１が露出するまで全面的なエッチバックを行って、シリコン酸化膜から第１のサイドウォール１８を形成し、シリコン窒化膜から第２のサイドウォール１９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１４、オフセットスペーサ１６、第１のサイドウォール１８及び第２のサイドウォール１９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ−２の注入条件でイオン注入する。その後、アッシング及び洗浄によりレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層２０をそれぞれ形成する。
【００１１】
次に、図１３（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１４及びソースドレイン拡散層２０の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための保護膜２１を形成する。具体的には、半導体基板１１の上に厚さが２３ｎｍのシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜の上に、非シリサイド形成領域Ｂを覆うレジスト膜２２をパターニングし、パターニングされたレジスト膜をマスクとして、シリサイド形成領域Ａにおけるシリコン酸化膜をウエットエッチングにより除去して、シリコン酸化膜から保護膜２１を形成する。
【００１２】
次に、図１４（ａ）に示すように、レジスト膜２２を、アッシング及び洗浄処理により除去する。その後、シリサイド形成領域Ａにおいて、ウエットエッチングにより、窒化シリコンからなる第２のサイドウォール１９を除去する。
【００１３】
次に、図１４（ｂ）に示すように、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層２０の上面に形成される自然酸化膜を除去する。その後、スパッタ法により、半導体基板１１の上に、厚さが５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１４の上部及び各ソースドレイン拡散層２０の上部にニッケルシリサイド層２３をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、保護膜２１が形成されていることにより、ゲート電極１４及びソースドレイン拡散層２０にはニッケルシリサイド層２３は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ（硫酸過酸化水素水溶液）洗浄及びＡＰＭ（アンモニア過酸化水素水溶液）洗浄によって除去する。
【００１４】
次に、図１４（ｃ）に示すように、半導体基板１１上の全面に、厚さが５０ｎｍで所定の応力を有する窒化シリコンからなるストレスライナ膜２４を堆積する。続いて、半導体基板１１上の全面に酸化シリコンからなる層間絶縁膜２５を堆積する。その後、堆積した層間絶縁膜２５の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００９−０２６７９５号公報
【特許文献３】特開２００５−１５０７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記従来の半導体装置の製造方法には、トランジスタの微細化に伴って保護膜２１の膜厚が無視できなくなってきている。
【００１７】
具体的には、図１５（ａ）に示すように、ゲート電極１４同士の間隔が狭いパターン領域Ｗ１においては、ゲート電極１４同士の間が保護膜２１で埋まってしまい、その厚さｄ３はゲート電極１４同士の間隔が広いパターン領域Ｗ２に堆積された厚さｄ４よりも厚く堆積される。このため、例えばシリサイド形成領域の保護膜２１をドライエッチングにより除去する場合は、図１５（ｂ）に示すように、ゲート間隔が狭いパターン領域Ｗ１の保護膜２１を除去する間に、ゲート間隔が広いパターン領域Ｗ２のトランジスタの保護膜２１がオーバエッチングされて下地層である半導体基板１１を過剰にエッチングしてしまう。これにより、接合リーク不良が発生する。
【００１８】
この接合リーク不良を防止するには、図１５（ｃ）に示すように、保護膜２１をウエットエッチングで除去する方法が好適である。しかしながら、ウエットエッチングは、半導体基板１１の過剰エッチングは防止できるものの、ゲート間隔が広いパターン領域Ｗ２に面した、例えば断面がＬ字形状であるスペーサ（以降、Ｌ字状スペーサと称する。）である第１のサイドウォール１８の端部がエッチングされてしまい、ゲートチャネル方向に後退する。この状態でシリサイド層を形成すると、チャネルの近傍にまでシリサイド層が形成されるため、接合リーク不良が発生する。
【００１９】
そこで、Ｌ字状スペーサの端部のエッチングを防止するため、特許文献３に示すように、エッチング耐性が高い材料として高誘電率材料によってＬ字状スペーサを形成することが提起されている。具体的な材料としては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及び酸化タンタル（Ｔａ２Ｏ３）等の材料が挙げられており、実際にフッ酸耐性が高いため、エッチングを防止することができる。
【００２０】
しかし、これらの材料はそのエッチング耐性が高いことから、シリサイド形成領域において、Ｌ字状スペーサを形成する際に選択的に除去することが難しい。特許文献３においては、イオン注入等を実施して除去しやすくするプロセスを提起しているが、ウエットエッチにおけるオーバエッチ量の加え方によっては、Ｌ字状スペーサの端部がエッチングされるおそれがある。
【００２１】
また、これら誘電率が高い材料を用いた場合は、ゲート間容量が増大するため、微細トランジスタの動作速度が低下する要因となる。
【００２２】
本発明は、前記従来の問題に鑑み、微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく、且つＬ字状スペーサの端部がエッチングされずに接合リーク等の不良を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、シリサイド形成領域における第１のサイドウォール（例えば、Ｌ字状スペーサ）を非シリサイド形成領域における第２のサイドウォール（例えば、Ｌ字状スペーサ）の側面に形成された第３のサイドウォールをエッチングする際のエッチング材（エッチャント又はエッチングガス）に対して耐性を持たせる構成とする。
【００２４】
具体的に、本発明に係る半導体装置は、半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極、該第１のゲート電極の側面上に形成された第１のサイドウォール、及び半導体領域の上部における第１のゲート電極の両側方に形成された第１のソースドレイン領域を有する第１のトランジスタと、半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極、該第２のゲート電極の側面上に形成された第２のサイドウォール、該第２のサイドウォールの外側に形成された第３のサイドウォール、及び半導体領域の上部における第２のゲート電極の両側方に形成された第２のソースドレイン領域を有する第２のトランジスタとを備え、第１のトランジスタにおける第１のゲート電極の上部及び第１のソースドレイン領域の上部にはシリサイド層がそれぞれ形成されており、第１のサイドウォールは、第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有していることを特徴とする。
【００２５】
本発明の半導体装置によると、製造時に、シリサイド形成領域に形成される第１のトランジスタの第１のサイドウォールの側面上に、非シリサイド形成領域に形成される第２のトランジスタの第３のサイドウォールを構成する材料からなるサイドウォールが形成されているとすると、第１のサイドウォールは、第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有している。このため、シリサイド形成領域において、第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもなく、微細トランジスタの動作速度が低下することがない。
【００２６】
本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールには、それぞれ酸化シリコンを用いることができ、第３のサイドウォールには窒化シリコンを用いることができる。
【００２７】
また、本発明の半導体装置において、第１のサイドウォール及び第２のサイドウォールには、それぞれ窒化シリコンを用いることができ、第３のサイドウォールには酸化シリコンを用いることができる。
【００２８】
本発明の半導体装置において、第２のトランジスタの上には、半導体領域側から第１の保護膜及び第２の保護膜が順次形成されており、第１の保護膜は、エッチング材に対して第３のサイドウォールと同等又はそれ以上のエッチングレートを有し、第２の保護膜は、エッチング材に対して耐性を有していてもよい。
【００２９】
この場合に、第１の保護膜には窒化シリコンを用いることができ、第２の保護膜には、酸化シリコンを用いることができる。
【００３０】
本発明の半導体装置において、第２のトランジスタの上には第３の保護膜が形成されており、第３の保護膜は、エッチング材に対して第３のサイドウォールと同等のエッチングレートを有していてもよい。
【００３１】
この場合に、第３の保護膜には、酸化シリコンを用いることができる。
【００３２】
本発明の半導体装置は、第１のトランジスタ及び第２のトランジスタを覆うように形成されたライナ膜をさらに備えていてもよい。
【００３３】
本発明に係る第１の半導体装置の製造方法は、半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１のゲート絶縁膜及び第１のゲート電極の側面上並びに第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上部における第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、半導体領域の上部における第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する工程（ｄ）と、シリサイド形成領域に含まれる第２の保護膜を選択的に除去する工程（ｅ）と、非シリサイド形成領域に残存した第２の保護膜をマスクとして、シリサイド形成領域における第１の保護膜及び第２のサイドウォールを除去する工程（ｆ）と、半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、第１のゲート電極の上部及び第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｇ）とを備えていることを特徴とする。
【００３４】
第１の半導体装置の製造方法によると、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する。その後、シリサイド形成領域に含まれる第２の保護膜を選択的に除去し、非シリサイド形成領域に残存した第２の保護膜をマスクとして、シリサイド形成領域における第１の保護膜及び第２のサイドウォールを除去する。このため、第２のサイドウォールを除去して第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもない。また、ゲート電極同士の間隔を考慮することなく、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
【００３５】
第１の半導体装置の製造方法は、工程（ｇ）よりも後に、シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｈ）をさらに備えていてもよい。
【００３６】
第１の半導体装置の製造方法は、工程（ｇ）よりも後に、非シリサイド形成領域における第２の保護膜及び第１の保護膜を除去する工程（ｉ）をさらに備えていてもよい。
【００３７】
第１の半導体装置の製造方法において、第１のサイドウォール及び第２の保護膜には、酸化シリコンを用いることができ、第２のサイドウォール及び第１の保護膜には、それぞれ窒化シリコンを用いることができる。
【００３８】
本発明に係る第２の半導体装置の製造方法は、半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１のゲート絶縁膜及び第１のゲート電極の側面上並びに第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上部における第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、半導体領域の上部における第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って、保護膜を形成する工程（ｄ）と、シリサイド形成領域に含まれる保護膜及び第２のサイドウォールを選択的に除去する工程（ｅ）と、半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、第１のゲート電極の上部及び第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｆ）とを備えていることを特徴とする。
【００３９】
第２の半導体装置の製造方法によると、工程（ｃ）よりも後に、半導体領域の上におけるシリサイド形成領域及び非シリサイド形成領域に亘って保護膜を形成する。その後、シリサイド形成領域に含まれる保護膜及び第２のサイドウォールを選択的に除去する。このため、第２のサイドウォールを除去して第１のサイドウォールを露出する際に、第１のサイドウォールの端部がエッチングされることがなくなるので、接合リーク不良を防止することができる。また、第１のサイドウォールに誘電率が高い材料を用いる必要もないため、ゲート間容量が増大することもない。また、ゲート電極同士の間隔を考慮することなく、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
【００４０】
第２の半導体装置の製造方法は、工程（ｆ）よりも後に、シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｇ）をさらに備えていてもよい。
【００４１】
また、第２の半導体装置の製造方法は、工程（ｆ）よりも後に、非シリサイド形成領域における保護膜を除去する工程（ｈ）をさらに備えていてもよい。
【００４２】
第２の半導体装置の製造方法において、第１のサイドウォールには窒化シリコンを用いることができ、第２のサイドウォール及び保護膜には、それぞれ酸化シリコンを用いることができる。
【発明の効果】
【００４３】
本発明に係る半導体装置及びその製造方法によると、シリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成する際に、ゲート電極とシリサイド層との間を分離する第１のサイドウォール（例えば、Ｌ字状スペーサ）の端部をエッチングすることがない。このため、接合リーク等の不良を防止することができる。また、ゲート電極同士の間隔を考慮することなくシリサイド形成領域と非シリサイド形成領域とを分離する保護膜を形成することができるため、トランジスタのセルサイズを小さくすることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る半導体装置の要部を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法における効果を説明する模式的な断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法における効果を説明する模式的な断面図である。
【図７】従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
【図８】従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の要部を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す各工程の断面図である。
【図１３】（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法を示す各工程の断面図である。
【図１４】（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法を示す各工程の断面図である。
【図１５】（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法における課題を説明する模式的な断面図である。
【発明を実施するための形態】
【００４５】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４６】
図１に示すように、第１の実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板（半導体領域）１０１が、ＳＴＩ（Shallow Trench Isolation）素子分離領域１０２によって、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに区画されている。
【００４７】
まず、シリサイド形成領域Ａを説明する。
【００４８】
シリサイド形成領域Ａに形成される第１のトランジスタは、半導体基板１０１上に形成されたゲート絶縁膜１０３、その上に形成されたゲート電極１０４、ゲート絶縁膜１０３及びゲート電極１０４の両側面上に形成されたオフセットスペーサ１１７、該オフセットスペーサ１１７の外側の側面上に形成された断面Ｌ字状の第１のサイドウォール１０８とを有している。ここで、オフセットスペーサ１１７は、窒化シリコン（ＳｉＮ）からなり、第１のサイドウォール１０８は酸化シリコン（ＳｉＯ２）からなる。
【００４９】
半導体基板１０１における、第１のサイドウォール１０８の下側部分には、ｎ型のエクステンション領域１０７が形成されている。半導体基板１０１におけるエクステンション領域１０７の外側部分には、該エクステンション領域１０７よりも接合深さが深いｎ型のソースドレイン拡散層１１１が形成されている。また、ゲート電極１０４の上部及び各ソースドレイン拡散層１１１の上部には、ニッケルシリサイド層１１４がそれぞれ形成されている。
【００５０】
半導体基板１０１上には、ゲート電極１０４を覆うように、窒化シリコンからなるストレスライナ膜１１５及び酸化シリコンからなる層間絶縁膜１１６が順次形成されている。上面が平坦化された層間絶縁膜１１６における各ソースドレイン拡散層１１１の上側部分には、それぞれニッケルシリサイド層１１４と接触するタングステン（Ｗ）等からなるコンタクト１２５がそれぞれ形成されている。また、層間絶縁膜１２５の上には、各コンタクト１２５と電気的に接続された金属、例えば銅（Ｃｕ）等からなる配線１２６が形成されている。
【００５１】
次に、非シリサイド形成領域Ｂを説明する。
【００５２】
ここでは、トランジスタにおけるシリサイド形成領域Ａと異なる部分のみを説明する。
【００５３】
ゲート電極１０４における第１のサイドウォール１０８の外側には、窒化シリコンからなる第２のサイドウォール１０９が形成されていること、また、ゲート電極１０４の上部及び各ソースドレイン拡散層１１１の上部には、ニッケルシリサイド層１１４が形成されていないこと、及び半導体基板１０１とストレスライナ膜１１５との間に、下から窒化シリコンからなる第１の保護膜１１８及び酸化シリコンからなる第２の保護膜１１９が順次形成されていることが異なる。
【００５４】
ここで、第１の実施形態においては、シリサイド形成領域Ａにおける酸化シリコンからなる第１のサイドウォール１０８は、非シリサイド形成領域Ｂにおける窒化シリコンからなる第２のサイドウォール１０９をエッチングするエッチング材（エッチャント又はエッチングガス）に対して耐性を有している。
【００５５】
なお、図１には、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴのみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成されている。
【００５６】
以下、前記のように構成された半導体装置の製造方法について、図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）及び図４（ａ）〜図４（ｃ）を参照しながら説明する。
【００５７】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１０１の上部に厚さが３００ｎｍの酸化シリコンからなるＳＴＩ素子分離領域１０２を選択的に形成する。続いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１０３及び膜厚が１００ｎｍのポリシリコン膜を順次形成する。ここで、ゲート絶縁膜１０３は、熱酸化法、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法又は原子層堆積（Atomic Layer Deposition：ＡＬＤ）法等により形成でき、また、ポリシリコン膜はＣＶＤ法等により形成することができる。その後、リソグラフィによりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１０４を形成する。続いて、ＣＶＤ法等により、半導体基板１０１上の全面に膜厚が１０ｎｍのシリコン窒化膜を堆積する。その後、全面のエッチバックにより半導体基板１０１が露出するまでエッチングを行って、各ゲート電極１０４の両側面上に、窒化シリコンからなるオフセットスペーサ１１７をそれぞれ形成する。続いて、ゲート絶縁膜１０３、ゲート電極１０４及びオフセットスペーサ１１７をそれぞれマスクとして、半導体基板１０１に対して、ヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ−２の注入条件でイオン注入を行うことにより、半導体基板１０１の上部にエクステンション領域１０７をそれぞれ形成する。
【００５８】
次に、図２（ｂ）に示すように、半導体基板１０１、ゲート電極１０４及びオフセットスペーサ１１７を覆うように、ＣＶＤ法により、膜厚が１５ｎｍのシリコン酸化膜及び膜厚が３０ｎｍのシリコン窒化膜を順次堆積する。続いて、堆積したシリコン窒化膜及びシリコン酸化膜に対して半導体基板１０１が露出するまで全面的なエッチバックを行って、シリコン酸化膜から第１の断面Ｌ字状のサイドウォール１０８を形成し、その外側に窒化シリコンからなる第２のサイドウォール１０９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１０４、オフセットスペーサ１１７、第１のサイドウォール１０８及び第２のサイドウォール１０９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ−２の注入条件でイオン注入する。その後、アッシング工程及び洗浄工程を経てレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層１１１をそれぞれ形成する。
【００５９】
次に、図２（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１０４及びソースドレイン拡散層１１１の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための第１の保護膜１１８及び第２の保護膜１１９を形成する。具体的には、ＡＬＤ法により、半導体基板１０１の上に、膜厚が８ｎｍのシリコン窒化膜と膜厚が１５ｎｍのシリコン酸化膜とを順次堆積する。
【００６０】
次に、図３（ａ）に示すように、リソグラフィ法により、非シリサイド形成領域Ｂを覆い、且つシリサイド形成領域Ａを開口する開口パターンを有するレジスト膜１１３を形成する。続いて、レジスト膜１１３をエッチングマスクとして、シリコン酸化膜をウエットエッチングすることにより、酸化シリコンからなる第２の保護膜１１９を形成する。
【００６１】
シリサイド反応防止用の第２の保護膜１１９をエッチングにより形成する際の、酸化シリコンに対するウエットエッチングのエッチャントの一例としては、ＨＦ（フッ化水素）：水（Ｈ２０）＝１：４０の割合の希フッ酸を用いればよい。このとき、図５（ａ）に示すように、ゲート電極１０４同士の間隔が第１の保護膜１１８及び第２の保護膜１１９を併せた膜厚よりも狭くなる領域Ｗ１において、第２の保護膜１１９の膜厚ｄ１は、ゲート電極１０４同士の間隔が第１の保護膜１１８及び第２の保護膜１１９を併せた膜厚よりも広くなる領域Ｗ２における第２の保護膜１１８の膜厚ｄ２（＝１５ｎｍ）よりも厚くなる。このため、酸化シリコンからなる第２の保護膜１１９を完全に除去するには、十分なオーバエッチングを加える必要がある。
【００６２】
ここで、第１の実施形態においては、図５（ｂ）に示すように、第２の保護膜１１９の下には希フッ酸に対する選択比が高い窒化シリコンからなる第１の保護膜１１８が形成されているため、該第１の保護膜１１８により覆われた酸化シリコンからなる第１のサイドウォール１０８はエッチングされることがない。
【００６３】
次に、図３（ｂ）に示すように、アッシング及び洗浄処理を行って、非シリサイド形成領域Ｂに形成されたレジスト膜１１３を除去する。その後、第２の保護膜１１９をマスクとしたウエットエッチングにより、シリサイド形成領域Ａから露出する窒化シリコンからなる第１の保護膜１１８及び窒化シリコンからなる第２のサイドウォール１０９を除去する。これにより、非シリサイド形成領域Ｂにおいては、第２の保護膜１１９の下に窒化シリコンからなる第１の保護膜１１８が形成される。
【００６４】
ここで、シリサイド反応防止用の第１の保護膜１１８を形成し、且つ第２のサイドウォール１０９を除去する際の窒化シリコンに対するエッチャントの一例としては、薬液の温度が１３０℃の燐酸（Ｈ３ＰＯ４）（いわゆる熱燐酸）を用いればよい。このとき、図６（ａ）に示すように、ゲート電極１０４同士の間隔が第１の保護膜１１８の膜厚よりも狭くなる領域Ｗ１において、第１の保護膜１１８の膜厚ｄ３は、ゲート電極１０４同士の間隔が第１の保護膜１１８の膜厚よりも広くなる領域Ｗ２における第１の保護膜の膜厚ｄ４（＝８ｎｍ）よりも厚くなる。このため、この窒化シリコンからなる第１の保護膜１１８を完全に除去するには、十分なオーバエッチングを加える必要がある。
【００６５】
第１の実施形態においては、図６（ｂ）に示すように、第１のサイドウォール１０８は、熱燐酸に対するエッチング耐性が高い酸化シリコンからなるため、ほとんどエッチングされることがない。なお、上記のエッチングには、エッチャント（エッチング溶液）を用いたが、エッチャントに代えてエッチングガスによる等方性エッチングで除去することも可能である。
【００６６】
また、第１の実施形態において、窒化シリコンからなる第２のサイドウォール１０９を除去するのは、この後に続くストレスライナ膜１１５を堆積する際に、ゲート電極１０４の下方のチャネル部により大きな歪みを加え、トランジスタの動作速度を向上させるためである。
【００６７】
次に、図３（ｃ）に示すように、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層１１１の上面に形成される自然酸化膜（図示せず）を除去する。その後、スパッタ法により、半導体基板１０１の上に、膜厚が５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１０４の上部及びソースドレイン拡散層１１１の上部にニッケルシリサイド層１１４をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、第１の保護膜１１８及び第２の保護膜１１９が形成されていることにより、ゲート電極１０４及びソースドレイン拡散層１１１にはニッケルシリサイド層１１４は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ（硫酸過酸化水素水溶液）洗浄及びＡＰＭ（アンモニア過酸化水素水溶液）洗浄によって除去する。
【００６８】
次に、図４（ａ）に示すように、半導体基板１０１上の全面に、膜厚が５０ｎｍで所定の応力を有する窒化シリコンからなり、第１のトランジスタ及び第２のトランジスタに応力を生じさせるストレスライナ膜１１５を堆積する。続いて、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１１６を堆積し、堆積した層間絶縁膜１１６の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００６９】
次に、図４（ｂ）に示すように、平坦化された層間絶縁膜１１６の上に、下層レジスト膜１２０、中間層レジスト膜１２１及び上層レジスト膜１２２を順次積層した多層レジスト構造を形成する。続いて、リソグラフィ法により、多層レジスト構造にコンタクト形成用の開口パターンを形成する。
【００７０】
次に、図４（ｃ）に示すように、開口パターンが形成された多層レジスト構造をマスクとして、層間絶縁膜１１６に対して下地のストレスライナ膜１１５が露出するまでエッチングを行う。続いて、露出したストレスライナ膜１１５をさらにエッチングして、層間絶縁膜１１６及びストレスライナ膜１１５にコンタクトホール１１６ａを形成する。
【００７１】
ここで、多層レジスト構造に対するパターニングは、上層レジスト膜１２２を現像した後、中間層レジスト膜１２１及び下層レジスト膜１２０をドライエッチングする。ドライエッチングの一例として、中間層レジスト膜１２１は、エッチングガスにＣＦ４／ＣＨＦ３＝２００／４０［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を１３Ｐａとし、２周波反応性イオンエッチング（ＲＩＥ）方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を６００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
【００７２】
続く下層レジスト膜１２０のドライエッチングは、上層レジスト膜１２２とドライエッチングによって形成された中間層レジスト膜１２１とをマスクとして、エッチングガスにＣＯ／Ｏ２／Ａｒ＝１００／５０／５００［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を２Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１５００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
【００７３】
また、酸化シリコンからなる層間絶縁膜１１６に対するドライエッチングの一例としては、エッチングガスにＣ４Ｆ６／Ａｒ／Ｏ２＝２０／１５００／１８［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を４Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１０００Ｗとし、下部電極を１５００Ｗとし、基板温度を２０℃に設定している。
【００７４】
また、窒化シリコンからなるストレスライナ膜に対するドライエッチングの一例としては、エッチングガスにＣＨＦ３／Ａｒ／Ｏ２＝２０／８００／１５［ｍｌ／ｍｉｎ（標準状態）］を用い、エッチング雰囲気の圧力を３Ｐａ、２周波ＲＩＥ方式のエッチング装置を用い、ＲＦパワーとしてそれぞれ上部電極を１０００Ｗとし、下部電極を３００Ｗとし、基板温度を２０℃に設定している。
【００７５】
次に、図１に示すように、層間絶縁膜１１６に形成された各コンタクトホール１１６ａに、タングステン等を充填してコンタクト１２５を形成する。続いて、層間絶縁膜１１６の上に、各コンタクト１２５と接続されるように配線１２６を選択的に形成して、半導体装置を得る。なお、各コンタクトホール１１６ａの内側には、密着層又はバリア層を形成してもよい。
【００７６】
第１の実施形態に係る製造方法によると、図３（ｂ）に示すように、シリサイド形成領域Ａに含まれる第１の保護膜１１８を除去する際には、第２のサイドウォール１０９を同時に除去している。これにより、ゲート電極１０４の配置の粗密によって第１の保護膜１１８の膜厚に差が生じても、第１の保護膜と第１のサイドウォール１０８とはエッチング選択比があるため、第１の保護膜１１８に対するオーバエッチ量を多くして、該第１の保護膜１１８を除去しても第１のサイドウォール１０８の下端部にサイドエッチが生じることがない。
【００７７】
具体的には、図３（ｂ）に示す工程において、シリサイド形成領域Ａに含まれる第１の保護膜１１８を除去する際に、酸化シリコンからなる第１のサイドウィール１０８は熱燐酸に対して耐性があり、エッチングされずに残る。このため、図７に示す従来例のような、酸化シリコンからなる第１のサイドウォール１８の下端部に後退が生じない。従って、第１の実施形態においては、ニッケルシリサイド層１１４は、所定の形状を維持した第１のサイドウィール１０８の外側に形成されるため、ゲートチャネルの近傍又はエクステンション領域１０７の上部に形成されることがない。すなわち、ニッケルシリサイド層１１４の底面はソースドレイン拡散層１１１に囲まれるため、ニッケルシリサイド層１１４と半導体基板１０１の基板領域との間に生じるリーク電流を防止することができる。
【００７８】
このように、第１の実施形態においては、シリサイド形成領域Ａに含まれる第２のサイドウォール１０９と同時に第１の保護膜１１８を除去する。このため、ゲート電極１０４同士の間隔が狭く、従って第２のサイドウォール１０９同士の間隔が狭くなって、その間が第１の保護膜１１８及び第２の保護膜１１９によって埋まることになっても、第１のサイドウォール１０８をエッチングすることなく、第１の保護膜１１８及び第２の保護膜１１９を除去することが可能となる。従って、第２の実施形態においては、第２のサイドウォール１０９同士（ゲート電極１０４同士）の間隔を狭くすることができ、トランジスタのセルサイズを小さくできるので、チップの面積を縮小することができる。
【００７９】
この効果は、ゲート電極同士の間隔が狭い微細トランジスタほど大きくなる。すなわち、図８において、従来例のように、保護膜２１の膜厚をｄとし、該保護膜２１の第２のサイドウォール１９に対するカバレッジを１００％と仮定したとき、間隔Ｓ２に示すように、該間隔Ｓ２が保護膜２１の膜厚ｄよりも十分に大きい場合（Ｓ２＞＞ｄ）は、保護膜２１におけるゲート電極１４同士の間の膜厚ｄ２はｄと等しくなる（ｄ２＝ｄ）。一方、間隔Ｓ１に示すように、該間隔Ｓ１が保護膜２１の膜厚の２倍よりも小さい場合（Ｓ１＜２ｄ）は、保護膜２１におけるゲート電極１４同士の間の膜厚ｄ１はｄよりも大きくなる（ｄ１＞ｄ）。その結果、ゲート電極１４同士の間隔が狭いトランジスタでは、ゲート電極１４同士の間が保護膜２１で埋まってしまう。従って、前述したように、ゲート電極１４同士の間隔Ｓ１が狭い領域の保護膜２１を除去しようとすると、該ゲート電極１４同士の間隔が広い領域では過剰エッチングとなって、第１のサイドウォール１８をエッチングしてしまうことになる。
【００８０】
しかしながら、第１の実施形態に係る半導体装置及びその製造方法によると、従来の製造方法に対して、半導体基板１０１と酸化シリコンからなる第２の保護膜１１９との間に、窒化シリコンからなる第１の保護膜１１８を堆積する工程を加えるだけで対応することができる。すなわち、本実施形態は、実施が容易で且つプロセス整合性も高く、ゲート電極１０４同士の間隔が狭くなっても十分に対応が可能である。
【００８１】
なお、第１の実施形態においては、図２（ｂ）において、ゲート電極１０４と第１のサイドウォール１０８との間にオフセットスペーサ１１７を形成しているが、オフセットスペーサ１１７は必ずしも必要ではない。また、ストレスライナ膜１１５も必ずしも必要ではない。
【００８２】
また、第１の実施形態においては、第１の保護膜１１８及び第２の保護膜１１９はいずれも単層膜として説明したが、これに限定されず、それぞれ２層以上の積層膜として形成してもよい。
【００８３】
また、第１の実施形態では、図１に示すように、非シリサイド形成領域Ｂにおいて、第１の保護膜１１８及び第２の保護膜１１９を残存させているが、この構成に限られず、必要に応じて各保護膜１１８、１１９の少なくとも一方を除去しても構わない。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図９を参照しながら説明する。
【００８５】
ここでは、第１の実施形態との相違点のみを説明し、従って、図１に示す構成部材と同一の構成部材には、同一の符号を付すことにより説明を省略する。
【００８６】
図９に示すように、第２の実施形態に係る半導体装置は、各ゲート電極１０４の両側面上に形成されたオフセットスペーサ２０６が酸化シリコン（ＳｉＯ２）からなり、その外側に形成された断面Ｌ字状の第１のサイドウォール２０８が窒化シリコン（ＳｉＮ）からなる。また、非シリサイド形成領域Ｂにおいて、第１のサイドウォール２０８の外側に形成される第２のサイドウォール２０９及びゲート電極１０４を覆う保護膜２１０は、共に酸化シリコンからなる。
【００８７】
ここで、第２の実施形態においては、シリサイド形成領域Ａにおける窒化シリコンからなる第１のサイドウォール２０８は、非シリサイド形成領域Ｂにおける酸化シリコンからなる第２のサイドウォール２０９をエッチングするエッチング材（エッチャント又はエッチングガス）に対して耐性を有している。
【００８８】
なお、図９には、シリサイド形成領域Ａ及び非シリサイド形成領域Ｂに形成されるトランジスタとしてｎＭＩＳＦＥＴのみを図示しているが、基板上にはｐＭＩＳＦＥＴも形成されている。
【００８９】
以下、前記のように構成された半導体装置の製造方法について、図１０（ａ）〜図１０（ｃ）、図１１（ａ）〜図１１（ｃ）及び図１２（ａ）、図１２（ｂ）を参照しながら説明する。
【００９０】
まず、図１０（ａ）に示すように、シリコンからなる半導体基板１０１の上部に膜厚が３００ｎｍの酸化シリコンからなるＳＴＩ素子分離領域１０２を選択的に形成する。続いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１０３及び膜厚が１００ｎｍのポリシリコン膜を順次形成する。ここで、ゲート絶縁膜１０３は、熱酸化法、ＣＶＤ法又はＡＬＤ法等により形成でき、また、ポリシリコン膜はＣＶＤ法等により形成することができる。その後、リソグラフィによりレジストマスクをパターニングし、該レジストマスクを用いたエッチングを行って、ポリシリコン膜から複数のゲート電極１０４を形成する。続いて、半導体基板１０１上の全面に膜厚が１０ｎｍのシリコン酸化膜を堆積する。その後、全面のエッチバックにより半導体基板１０１が露出するまでエッチングを行って、各ゲート電極１０４の両側面上に、酸化シリコンからなるオフセットスペーサ２０６をそれぞれ形成する。続いて、ゲート絶縁膜１０３、ゲート電極１０４及びオフセットスペーサ２０６をそれぞれマスクとして、半導体基板１０１に対して、ヒ素（Ａｓ＋）イオンを加速電圧が１．５ｋｅＶで、ドーズ量が１×１０１５ｃｍ−２の注入条件でイオン注入を行うことにより、半導体基板１０１の上部にエクステンション領域１０７をそれぞれ形成する。
【００９１】
次に、図１０（ｂ）に示すように、半導体基板１０１、ゲート電極１０４及びオフセットスペーサ２０６を覆うように、ＣＶＤ法により、膜厚が１５ｎｍのシリコン窒化膜及び膜厚が３０ｎｍのシリコン酸化膜を順次堆積する。続いて、堆積したシリコン酸化膜及びシリコン窒化膜に対して半導体基板１０１が露出するまで全面的なエッチバックを行って、シリコン窒化膜から第１の断面Ｌ字状のサイドウォール２０８を形成し、その外側に酸化シリコンからなる第２のサイドウォール２０９を形成する。続いて、図示しないＰＭＯＳ領域をレジスト膜で覆い、且つ、ゲート電極１０４、オフセットスペーサ２０６、第１のサイドウォール２０８及び第２のサイドウォール２０９をマスクとして、Ａｓ＋イオンを加速電圧が１５ｋｅＶで、ドーズ量が７×１０１４ｃｍ−２の注入条件でイオン注入する。その後、アッシング工程及び洗浄工程を経てレジスト膜を除去した後、温度が１０００℃で１０秒間の高速加熱処理により、ｎＭＩＳＦＥＴにおけるソースドレイン拡散層１１１をそれぞれ形成する。
【００９２】
次に、図１０（ｃ）に示すように、シリサイド形成領域Ａにおいて、ゲート電極１０４及びソースドレイン拡散層１１１の各上部にシリサイド層を形成する前に、非シリサイド形成領域Ｂにおけるシリサイド化反応を防止するための保護膜２１０を形成する。具体的には、ＡＬＤ法により、半導体基板１０１の上に膜厚が２３ｎｍのシリコン酸化膜を堆積する。
【００９３】
次に、図１１（ａ）に示すように、リソグラフィ法により、非シリサイド形成領域Ｂを覆い、且つシリサイド形成領域Ａを開口する開口パターンを有するレジスト膜１１３を形成する。続いて、レジスト膜１１３をエッチングマスクとして、シリコン酸化膜をウエットエッチングすることにより、酸化シリコンからなる保護膜２１０を形成する。このとき、同時に、シリサイド形成領域Ａにおける酸化シリコンからなる第２のサイドウォール２０９を除去する。このように、第２のサイドウォール２０９を除去することにより、後工程のストレスライナ膜１１５を堆積する際に、ゲート電極１０４の下方のチャネル部により大きな歪みを加え、トランジスタの動作速度を向上させることが可能となる。
【００９４】
シリサイド反応防止用の保護膜２１０をエッチングにより形成する際の、酸化シリコンに対するウエットエッチングのエッチャントの一例としては、ＨＦ：Ｈ２０＝１：２０の割合の希フッ酸を用いればよい。このとき、第１の実施形態における図５（ａ）の説明と同様に、ゲート電極１０４同士の間隔が保護膜２１０の膜厚よりも狭くなる領域の保護膜２１０の膜厚は、ゲート電極１０４同士の間隔が保護膜２１０の膜厚よりも広くなる領域の膜厚の２３ｎｍよりも厚くなる。このため、酸化シリコンからなる保護膜２１０を完全に除去するには、十分なオーバエッチングを加える必要がある。
【００９５】
このとき、シリサイドウォール形成領域Ａにおいて、保護膜２１０の下の酸化シリコンからなる第２のサイドウォール２０９は除去されるものの、第１のサイドウォール２０８は窒化シリコンからなるため、ほとんどエッチングされることがない。
【００９６】
なお、保護膜２１０及び第２のサイドウォール２０９に対するエッチングにはエッチング溶液を用いたが、これに代えてエッチングガスによる等方性エッチングによって除去してもよい。
【００９７】
次に、図１１（ｂ）に示すように、アッシング及び洗浄処理を行って、非シリサイド形成領域Ｂに形成されたレジスト膜１１３を除去する。その後、例えば希フッ酸を用いたウエットエッチングにより、シリサイド形成領域Ａにおけるソースドレイン拡散層１１１の上面に形成される自然酸化膜（図示せず）を除去する。その後、スパッタ法により、半導体基板１０１の上に、膜厚が５ｎｍのニッケル（Ｎｉ）膜を堆積する。続いて、急速熱処理法により、シリサイド形成領域Ａにおけるゲート電極１０４の上部及びソースドレイン拡散層１１１の上部にニッケルシリサイド層１１４をそれぞれ形成する。このとき、非シリサイド形成領域Ｂにおいては、保護膜２１０が形成されていることにより、ゲート電極１０４及びソースドレイン拡散層１１１にはニッケルシリサイド層１１４は形成されない。その後、非シリサイド形成領域Ｂに残存する未反応のＮｉ膜をＳＰＭ洗浄によって除去する。
【００９８】
次に、図１１（ｃ）に示すように、半導体基板１０１上の全面に、膜厚が５０ｎｍで所定の応力を有する窒化シリコンからなり、第１のトランジスタ及び第２のトランジスタに応力を生じさせるストレスライナ膜１１５を堆積する。続いて、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１１６を堆積し、堆積した層間絶縁膜１１６の上面をＣＭＰ法により平坦化する。
【００９９】
次に、図１２（ａ）に示すように、平坦化された層間絶縁膜１１６の上に、下層レジスト膜１２０、中間層レジスト膜１２１及び上層レジスト膜１２２を順次積層した多層レジスト構造を形成する。続いて、リソグラフィ法により、多層レジスト構造にコンタクト形成用の開口パターンを形成する。
【０１００】
次に、図１２（ｂ）に示すように、開口パターンが形成された多層レジスト構造をマスクとして、層間絶縁膜１１６に対して下地のストレスライナ膜１１５が露出するまでエッチングを行う。続いて、露出したストレスライナ膜１１５をさらにエッチングして、層間絶縁膜１１６及びストレスライナ膜１１５にコンタクトホール１１６ａを形成する。
【０１０１】
なお、多層レジスト構造に対する開口パターン形成のエッチング条件、並びに層間絶縁膜１１６及びストレスライナ膜１１５に対するドライエッチング条件は、第１の実施形態と同様でよい。
【０１０２】
次に、図１に示すように、層間絶縁膜１１６に形成された各コンタクトホール１１６ａに、タングステン等を充填してコンタクト１２５を形成する。続いて、層間絶縁膜１１６の上に、各コンタクト１２５と接続されるように配線１２６を選択的に形成して、半導体装置を得る。なお、各コンタクトホール１１６ａの内側には、密着層又はバリア層を形成してもよい。
【０１０３】
第２の実施形態に係る製造方法によると、第１の実施形態と同様に、図１１（ａ）に示す工程において、シリサイド形成領域Ａに含まれる酸化シリコンからなる保護膜２１０及び第２のサイドウォール２０９を除去する際に、窒化シリコンからなる第１のサイドウォール２０８が希フッ酸に対して耐性があり、エッチングされずに残る。このため、図７及び図１５（ｃ）のように、第１のサイドウォール２０８の下端部に後退が生じない。これにより、ニッケルシリサイド層１１４は、所定の形状を維持した第１のサイドウォール２０８の外側に形成されるため、ゲートチャネルの近傍又はエクステンション領域１０７の上部に形成されることがない。すなわち、ニッケルシリサイド層の底面はソースドレイン拡散層１１１に囲まれるため、ニッケルシリサイド層１１４と半導体基板１０１の基板領域との間に生じるリーク電流を防止することができる。
【０１０４】
また、第２の実施形態においては、シリサイド形成領域Ａに含まれる第２のサイドウォール２０９と同時に保護膜２１０を除去するため、ゲート電極１０４同士の間隔が狭く、第２のサイドウォール２０９同士の間隔が狭くなってその間が保護膜２１０で埋まることになっても、第１のサイドウォール２０８をエッチングすることなく、保護膜２１０を除去することが可能となる。従って、第２のサイドウォール２０９同士（ゲート電極１０４同士）の間隔を狭くすることができるため、トランジスタのセルサイズを小さくでき、その結果、チップの面積を縮小することができる。
【０１０５】
また、第２の実施形態は、第１の実施形態と比べて保護膜２１０を一層で形成するため、プロセスコストを低減することが可能となる。
【０１０６】
なお、第２の実施形態の製造方法においても、第１の実施形態と同様に、図１０（ｂ）において、ゲート電極１０４と第１のサイドウォール２０８との間にオフセットスペーサ２０６を形成しているが、オフセットスペーサ２０６は必ずしも必要ではない。また、ストレスライナ膜１１５も必ずしも必要ではない。
【０１０７】
また、第２の実施形態においては、図９に示すように、非シリサイド形成領域Ｂにおいて、保護膜２１０を残存させているが、この構成に限られず、必要に応じて保護膜２１０を除去しても構わない。
【０１０８】
なお、第１及び第２の各実施形態において、第１のサイドウォールとしてＬ字状スペーサを開示し説明したが、第１のサイドウォールは断面Ｌ字状に限定されるものではなく、少なくともゲート電極の側面と対向すると共に基板と接しているサイドウォールであれば構わない。
【産業上の利用可能性】
【０１０９】
本発明に係る半導体装置及びその製造方法は、微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく、且つＬ字状スペーサの端部がエッチングされることを防止して、接合リーク等の不良の発生を抑制でき、特にトランジスタのソースドレイン領域にシリサイド層を有する半導体装置等に有用である。
【符号の説明】
【０１１０】
Ａ シリサイド形成領域
Ｂ 非シリサイド形成領域
１０１ 半導体基板（半導体領域）
１０２ ＳＴＩ素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０７ エクステンション領域
１０８ 第１のサイドウォール（酸化シリコン）
１０９ 第２のサイドウォール（窒化シリコン）
１１１ ソースドレイン拡散層
１１３ レジスト膜
１１４ ニッケルシリサイド層
１１５ ストレスライナ膜
１１６ 層間絶縁膜
１１６ａ コンタクトホール
１１７ オフセットスペーサ（窒化シリコン）
１１８ 第１の保護膜（窒化シリコン）
１１９ 第２の保護膜（酸化シリコン）
１２０ 下層レジスト膜
１２１ 中間層レジスト膜
１２２ 上層レジスト膜
１２５ コンタクト
１２６ 配線
２０６ オフセットスペーサ（酸化シリコン）
２０８ 第１のサイドウォール（窒化シリコン）
２０９ 第２のサイドウォール（酸化シリコン）
２１０ 保護膜（酸化シリコン）
【特許請求の範囲】
【請求項１】
半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極、該第１のゲート電極の側面上に形成された第１のサイドウォール、及び前記半導体領域の上部における前記第１のゲート電極の両側方に形成された第１のソースドレイン領域を有する第１のトランジスタと、
前記半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極、該第２のゲート電極の側面上に形成された第２のサイドウォール、該第２のサイドウォールの外側に形成された第３のサイドウォール、及び前記半導体領域の上部における前記第２のゲート電極の両側方に形成された第２のソースドレイン領域を有する第２のトランジスタとを備え、
前記第１のトランジスタにおける前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部にはシリサイド層がそれぞれ形成されており、
前記第１のサイドウォールは、前記第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有していることを特徴とする半導体装置。
【請求項２】
前記第１のサイドウォール及び第２のサイドウォールは、それぞれ酸化シリコンからなり、
前記第３のサイドウォールは、窒化シリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のサイドウォール及び第２のサイドウォールは、それぞれ窒化シリコンからなり、
前記第３のサイドウォールは、酸化シリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のトランジスタの上には、前記半導体領域側から第１の保護膜及び第２の保護膜が順次形成されており、
前記第１の保護膜は、前記エッチング材に対して前記第３のサイドウォールと同等又はそれ以上のエッチングレートを有し、
前記第２の保護膜は、前記エッチング材に対して耐性を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の保護膜は、窒化シリコンからなり、
前記第２の保護膜は、酸化シリコンからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のトランジスタの上には、第３の保護膜が形成されており、
前記第３の保護膜は、前記エッチング材に対して前記第３のサイドウォールと同等のエッチングレートを有していることを特徴とする請求項１又は３に記載の半導体装置。
【請求項７】
前記第３の保護膜は、酸化シリコンからなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のトランジスタ及び第２のトランジスタを覆うように形成されたライナ膜をさらに備えていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
前記第１のゲート絶縁膜及び第１のゲート電極の側面上並びに前記第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体領域の上部における前記第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、前記半導体領域の上部における前記第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体領域の上における前記シリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する工程（ｄ）と、
前記シリサイド形成領域に含まれる前記第２の保護膜を選択的に除去する工程（ｅ）と、
前記非シリサイド形成領域に残存した前記第２の保護膜をマスクとして、前記シリサイド形成領域における前記第１の保護膜及び第２のサイドウォールを除去する工程（ｆ）と、
前記半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ｇ）よりも後に、前記シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｈ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｇ）よりも後に、前記非シリサイド形成領域における前記第２の保護膜及び第１の保護膜を除去する工程（ｉ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１のサイドウォール及び第２の保護膜は、酸化シリコンからなり、
前記第２のサイドウォール及び第１の保護膜は、それぞれ窒化シリコンからなることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
前記第１のゲート絶縁膜及び第１のゲート電極の側面上並びに前記第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体領域の上部における前記第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、前記半導体領域の上部における前記第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体領域の上における前記シリサイド形成領域及び非シリサイド形成領域に亘って、保護膜を形成する工程（ｄ）と、
前記シリサイド形成領域に含まれる前記保護膜及び第２のサイドウォールを選択的に除去する工程（ｅ）と、
前記半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（ｆ）よりも後に、前記シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｆ）よりも後に、前記非シリサイド形成領域における前記保護膜を除去する工程（ｈ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１のサイドウォールは、窒化シリコンからなり、
前記第２のサイドウォール及び保護膜は、それぞれ酸化シリコンからなることを特徴とする請求項１３〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極、該第１のゲート電極の側面上に形成された第１のサイドウォール、及び前記半導体領域の上部における前記第１のゲート電極の両側方に形成された第１のソースドレイン領域を有する第１のトランジスタと、
前記半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極、該第２のゲート電極の側面上に形成された第２のサイドウォール、該第２のサイドウォールの外側に形成された第３のサイドウォール、及び前記半導体領域の上部における前記第２のゲート電極の両側方に形成された第２のソースドレイン領域を有する第２のトランジスタとを備え、
前記第１のトランジスタにおける前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部にはシリサイド層がそれぞれ形成されており、
前記第１のサイドウォールは、前記第３のサイドウォールをエッチングする際のエッチング材に対して耐性を有していることを特徴とする半導体装置。
【請求項２】
前記第１のサイドウォール及び第２のサイドウォールは、それぞれ酸化シリコンからなり、
前記第３のサイドウォールは、窒化シリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のサイドウォール及び第２のサイドウォールは、それぞれ窒化シリコンからなり、
前記第３のサイドウォールは、酸化シリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のトランジスタの上には、前記半導体領域側から第１の保護膜及び第２の保護膜が順次形成されており、
前記第１の保護膜は、前記エッチング材に対して前記第３のサイドウォールと同等又はそれ以上のエッチングレートを有し、
前記第２の保護膜は、前記エッチング材に対して耐性を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の保護膜は、窒化シリコンからなり、
前記第２の保護膜は、酸化シリコンからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のトランジスタの上には、第３の保護膜が形成されており、
前記第３の保護膜は、前記エッチング材に対して前記第３のサイドウォールと同等のエッチングレートを有していることを特徴とする請求項１又は３に記載の半導体装置。
【請求項７】
前記第３の保護膜は、酸化シリコンからなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のトランジスタ及び第２のトランジスタを覆うように形成されたライナ膜をさらに備えていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
前記第１のゲート絶縁膜及び第１のゲート電極の側面上並びに前記第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体領域の上部における前記第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、前記半導体領域の上部における前記第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体領域の上における前記シリサイド形成領域及び非シリサイド形成領域に亘って、第１の保護膜及び第２の保護膜を順次形成する工程（ｄ）と、
前記シリサイド形成領域に含まれる前記第２の保護膜を選択的に除去する工程（ｅ）と、
前記非シリサイド形成領域に残存した前記第２の保護膜をマスクとして、前記シリサイド形成領域における前記第１の保護膜及び第２のサイドウォールを除去する工程（ｆ）と、
前記半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ｇ）よりも後に、前記シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｈ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｇ）よりも後に、前記非シリサイド形成領域における前記第２の保護膜及び第１の保護膜を除去する工程（ｉ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１のサイドウォール及び第２の保護膜は、酸化シリコンからなり、
前記第２のサイドウォール及び第１の保護膜は、それぞれ窒化シリコンからなることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体領域の上のシリサイド形成領域に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体領域の上の非シリサイド形成領域に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
前記第１のゲート絶縁膜及び第１のゲート電極の側面上並びに前記第２のゲート絶縁膜及び第２のゲート電極の側面上に、それぞれ第１のサイドウォール及び第２のサイドウォールを順次形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体領域の上部における前記第１のゲート電極の両側方に第１のソースドレイン領域を形成すると共に、前記半導体領域の上部における前記第２のゲート電極の両側方に第２のソースドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体領域の上における前記シリサイド形成領域及び非シリサイド形成領域に亘って、保護膜を形成する工程（ｄ）と、
前記シリサイド形成領域に含まれる前記保護膜及び第２のサイドウォールを選択的に除去する工程（ｅ）と、
前記半導体領域の上に金属膜を形成し、形成した金属膜を加熱することにより、前記第１のゲート電極の上部及び前記第１のソースドレイン領域の上部に金属シリサイド層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（ｆ）よりも後に、前記シリサイド形成領域及び非シリサイド形成領域に亘って、ライナ膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｆ）よりも後に、前記非シリサイド形成領域における前記保護膜を除去する工程（ｈ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１のサイドウォールは、窒化シリコンからなり、
前記第２のサイドウォール及び保護膜は、それぞれ酸化シリコンからなることを特徴とする請求項１３〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−２３４９８（Ｐ２０１１−２３４９８Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６６５２８（Ｐ２００９−１６６５２８）
【出願日】平成２１年７月１５日（２００９．７．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１５日（２００９．７．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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