【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】低電圧トランジスタ及び高電圧トランジスタの双方の要求を満たし、高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】ボロン又はリンを含む第１の不純物層と、第１の不純物層上に形成された第１のエピタキシャル層と、第１のエピタキシャル層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のソース／ドレイン領域とを有する第１のトランジスタと、ボロン及び炭素又は砒素を含む第２の不純物層と、第２の不純物層上に形成された第２のエピタキシャル層と、第２のエピタキシャル層上に、第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】トランジスタのチャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２の不純物層及び第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】マルチゲート電界効果トランジスタにおいて、新規なゲート電極構造と製造方法を提供する。
【解決手段】マルチゲート電界効果トランジスタ１０２のゲート電極１００は、半導体基板１０４と、前記半導体基板上の誘電体層１０６と、前記誘電体層上のフィン１０８と、前記フィンの側面上のゲート絶縁膜であって、前記フィンの側面上に形成されるゲート絶縁膜と接する誘電体層の上面部分を除き、前記誘電体層の上面上には形成されないゲート絶縁膜１１０と、フィン上のゲート電極層１１２と、前記フィンを覆うように形成されるポリシリコン層１１４とを具備する。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】半導体領域に酸化物半導体を用いた、高耐圧で、大電流の制御が可能であり、かつ量産性に優れた半導体素子を提供することを課題の一とする。また、該半導体素子を用いた半導体装置を提供することを課題の一とする。また、該半導体素子の作製方法を提供することを課題の一とする。
【解決手段】半導体領域に酸化物半導体を用いたトランジスタと、トランジスタのゲート電極層、ソース電極層及びドレイン電極層の各々と電気的に接続した貫通電極を備えた半導体チップを積層し、トランジスタを電気的に並列接続することによって、実質的にＷ長の長い半導体素子を提供する。 （もっと読む）

【課題】歪チャネルを有するMOS トランジスタを製造するための比較的簡単な方法を提供する。
【解決手段】歪チャネルを有するMOS トランジスタ(M) を製造する方法は、(a) 半導体基板(10)の表面に、ソース領域及びドレイン領域とMOS トランジスタを囲む絶縁領域(22)に部分的に延びる絶縁された犠牲ゲートとを備えたMOS トランジスタを形成するステップと、(b) 犠牲ゲートの上面と略同一の高さの上面を有する絶縁層を形成するステップと、(c) 犠牲ゲートを除去するステップと、(d) 露出した絶縁領域(22)の少なくとも上部分をエッチングしてトレンチを形成するステップと、(e) 半導体基板(10)を歪ませることが可能な材料(24)をトレンチに充填するステップと、(f) 犠牲ゲートの除去によって空いた空間にMOS トランジスタの絶縁ゲート(12)を形成するステップとを有する。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】１つのチップ内に、高駆動性が求められるｐＭＩＳＦＥＴ及び高信頼性が求められるｐＭＩＳＦＥＴの両方を形成してＣＭＯＳトランジスタの品質向上をはかる。
【解決手段】Ｓｉチャネルを有する第１のｐＭＩＳＦＥＴ領域１２１、Ｓｉチャネルを有する第２のｐＭＩＳＦＥＴ領域１２２、及びＳｉチャネルを有するｎＭＩＳＦＥＴ領域１２３を備えた半導体装置であって、第１のｐＭＩＳＦＥＴ領域１２１に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みを与える第１のＳｉＧｅ層３２１が埋め込み形成され、第２のｐＭＩＳＦＥＴ領域１２２に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層３２２が埋め込み形成されている。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】 側壁部及び上部の平面部を持つ立体凹凸部分を形成した三次元デバイスとしての半導体装置において側壁部及び上部の平面部へ均一に高濃度の不純物を低エネルギードーピングできる方法を提供する。
【解決手段】 シリコン基板１の表面上に加工によりシリコンFin部１１を形成した後、該シリコンFin部の側壁及び上部の平面部へドナーもしくはアクセプターとなる不純物原子を含む不純物薄膜を、堆積膜として上部の平面部には厚く、側壁には薄く堆積する工程と、前記シリコンFin部における前記堆積膜の斜め上方から斜め方向のイオン注入と反対側の斜め上方から斜め方向のイオン注入を行なうとともに、該イオン注入によって、前記不純物原子を堆積膜内部からシリコン基板の前記シリコンFin部の側壁内部及び上部の平面部内にリコイルして導入させる工程と、を含む。 （もっと読む）

【課題】基板に形成される第１の膜と第２の膜との重なり量を精度良く算出する。
【解決手段】半導体装置の製造方法は、基板の第１の領域及び第２の領域に第１の膜を形成する工程と、第２の領域の第１の膜の幅を測定する工程と、基板の第２の領域及び第３の領域に第２の膜を形成する工程と、第２の領域の第２の膜の幅及び第２の領域の第１の膜と第２の膜との距離を測定する工程と、第２の領域における第１の膜の幅の測定値、第２の膜の幅の測定値、第１の膜と第２の膜との距離の測定値及び第１の膜と第２の膜とに関する設計値に基づいて、第１の領域における第１の膜と第３の領域における第２の膜との重なり量を算出する工程と、を備える。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させる半導体装置を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上層にゲート電極２１が形成され、ゲート電極２１の上層にチャネル形成領域に応力を印加する第１応力導入層２２が形成されており、ゲート電極２１及び第１応力導入層２２の両側部における半導体基板１０の表層部にソースドレイン領域１３が形成されており、少なくとも第１応力導入層２２の領域を除き、ソースドレイン領域１３の上層に、チャネル形成領域に第１応力導入層２２と異なる応力を印加する第２応力導入層２６が形成されている構成とする。 （もっと読む）

【課題】ＳＯＩ構造の単結晶半導体層（ＳｉＧｅ層／歪みＳｉ層／ＳｉＧｅ層）上のＭＩＳＦＥＴの提供
【解決手段】半導体基板１に選択的に設けられた第１のトレンチの下部側面及び底面に絶縁膜３が設けられ、側面絶縁膜３間の底面絶縁膜３上に空孔４が設けられ、空孔４及び側面絶縁膜３上には単結晶半導体層が設けられ、半導体層は絶縁膜２が埋め込まれた第２のトレンチにより、島状に絶縁分離され、歪みＳｉ層６直上にはゲート酸化膜１１を介してゲート電極１２が設けられ、半導体層には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）が、ゲート電極１２の側壁のサイドウォール１３に自己整合して、ｎ^＋型ソースドレイン領域（７、１０）がそれぞれ設けられ、ゲート電極１２（配線図示せず）及びｎ^＋型ソースドレイン領域にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有する配線２０が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８上に第１ストッパ膜３９及び第２ストッパ膜４０を形成する工程と、第１領域２を覆う第１マスク６０をマスクとし、第１ストッパ膜をストッパとして、第２領域４内の第２ストッパ膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の第２ストッパ膜をサイドエッチングする工程と、第２ストッパ膜とエッチング特性が異なる第２応力膜４２を形成する工程と、第２領域を覆い、第１領域側の端面が第２ストッパ膜上に位置する第２マスクとし、第２ストッパ膜をストッパとして、第２応力膜の一部が第１応力膜の一部及び第２ストッパ膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）