垂直ＴＦＥＴの製造方法
【課題】ヘテロ構造ナノワイアを有するトンネル電界効果トランジスタと集積されたナノワイアを有する相補型トンネル電界効果トランジスタの製造方法を提供する。
【解決手段】犠牲材料２１の層を有するチャネル材料３４の層を含むスタック２４を形成する工程と、チャネル材料３４の層と犠牲材料２１の層から、少なくとも１つのナノワイヤ３０を形成するために、スタック２４から材料を除去する工程と、第１ドーパント型の少なくとも１つのナノワイヤ３０中の犠牲材料２１を第１ドーパント型のヘテロ接合材料４１で置き換えて、その後に、第２ドーパント型の少なくとも１つのナノワイア中の犠牲材料を、第２ドーパント材料のヘテロ接合材料５２で置き換える工程を含み、相補型ＴＦＥＴの容易な製造が可能となる。
【解決手段】犠牲材料２１の層を有するチャネル材料３４の層を含むスタック２４を形成する工程と、チャネル材料３４の層と犠牲材料２１の層から、少なくとも１つのナノワイヤ３０を形成するために、スタック２４から材料を除去する工程と、第１ドーパント型の少なくとも１つのナノワイヤ３０中の犠牲材料２１を第１ドーパント型のヘテロ接合材料４１で置き換えて、その後に、第２ドーパント型の少なくとも１つのナノワイア中の犠牲材料を、第２ドーパント材料のヘテロ接合材料５２で置き換える工程を含み、相補型ＴＦＥＴの容易な製造が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスとナノテクノロジの分野に関する。特に、本発明は、ナノ構造の半導体デバイスに関し、更にはヘテロ構造ナノワイヤを有するトンネル電界効果トランジスタと、集積されたナノワイヤを有するそのようなトンネル電界効果トランジスタデバイスの製造方法に関する。特に、本発明は、相補型の垂直ＴＦＥＴの製造方法、およびそれにより得られた相補型ＴＦＥＴに関する。
【背景技術】
【０００２】
マイクロエレクトロニクスデバイスは、一般に、半導体基板上に集積回路として作製される。相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路のコア素子の１つである。ＣＭＯＳトランジスタの寸法と動作電圧は連続して低減され、集積回路のより高い特性とパッケージ密度が得られる。
【０００３】
ＣＭＯＳトランジスタの小型化により問題の１つは、電力消費が増加し続けることである。これは、一部はリーク電流が増加するため（例えば、短チャネル効果による）で、および供給電圧の低減が困難になるためである。後者は主に、閾値下の傾きが最低で約６０ｍＶ／ｄｅｃａｄｅに制限され、オンからオフへのトランジスタのスイッチングは所定の電圧の変化と、それゆえに最小の供給電圧を必要とするためである。
【０００４】
トンネル電界効果トランジスタ（ＴＦＥＴ）は、短チャネル効果が無いこと、低いオフ電流のために、一般には、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者として宣伝される。ＴＦＥＴの他の特徴は、閾値下の傾きが、従来のＭＯＳＦＥＴの物理的限界である６０ｍＶ／ｄｅｃより小さく、潜在的により低い供給電圧が使用できることである。しかしながら、ＴＦＥＴは一般には、トンネルバリアの高抵抗に関連する欠点である、低いオン電流に悩まされる。
【０００５】
シリコン系ＴＦＥＴは、高品質のシリコン互換性のあるゲート誘電体の作製の既存の専門知識の完全な再利用ができるため、最も魅力的である。しかしながら、大きなバンドギャップのシリコン中の、小さなバンドからバンドへのトンネル効率は、すべてのシリコンＴＦＥＴの低いオン電流となる。シリコンチャネルを維持しながら、オン電流を改良するために、ヘテロ構造の組み込みが提案された。
【０００６】
ＥＰ１９００６８１では、ナノワイヤを用いる改良されたＴＦＥＴの製造方法が開示されている。この方法は、基板上にソースコンタクトを形成する工程と、ソースコンタクト上に集積されたソース領域、チャネル領域、ヘテロ部分、およびドレイン領域を有するナノワイヤ構造を成長させる工程とを含む。ソース領域、チャネル領域、およびドレイン領域は、第１半導体材料から形成され、ヘテロ部分は、第１半導体材料の格子定数とは異なる格子定数を有する第２材料から形成される。この方法は、更にソース領域、チャネル領域、ヘテロ部分、およびドレイン領域を、所望のドーピングレベルとドーパント型に選択的にドープする工程と、ゲート誘電体およびゲート電極を、ナノワイヤ構造の側壁上に堆積させる工程と、ナノワイヤのドレイン領域上にドレインコンタクトを形成する工程と、を含む。
【０００７】
異なるＴＦＥＴ集積のアプローチも存在する。それらは、一方ではトップダウンアプローチ、他方ではボトムアップアプローチに分類しても良い。公知のトップダウンアプローチでは、底部接合、本来的にドープされたＳｉ、および上部ダイオード（その場ドープされたＳｉまたはヘテロ構造）が、ナノワイヤのパターニング前にエピタキシャル成長される。相補型デバイスは、２つの工程でエピタキシャル成長を必要とする。１つがＰトップを有するものとＮトップを用いるものである。公知の触媒ベースのボトムアップアプローチを用いる問題は、金属汚染（metal contamination）である。それゆえに、ナノワイヤは、酸化物テンプレート中に選択的に成長できる（ホール内の成長）。これは、本来的なＳｉチャネルをその場で選択成長し、続いて相補型デバイスの集積スキームを複雑にするヘテロ接合の成長を行うことを意味する。
【発明の概要】
【０００８】
本発明の具体例の目的は、ナノワイヤのような細長いナノ構造を用いた半導体デバイス構造のための、良好な製造方法を提供することである。
【０００９】
上記目的は、本発明にかかる方法で成し遂げられる。対応するデバイスも提供される。
【００１０】
第１の形態では、本発明は、少なくとも１つのナノワイヤトンネル電界効果トランジスタ（ＴＦＥＴ）半導体デバイスの製造方法を提供する。この方法は、その上に犠牲材料の層を有するチャネル材料の層を含むスタックを形成する工程と、スタックから材料を除去して、チャネル材料の層と犠牲材料の層から少なくとも１つのナノワイヤを形成する工程と、少なくとも１つのナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程と、を含む。
【００１１】
少なくとも１つのナノワイヤ中の、ヘテロ材料の存在は、ＴＦＥＴデバイス中のトンネリングを増加させる。本発明の具体例にかかる方法は、提案されたようにヘテロ接合材料による犠牲材料の置き換えが、ナノワイヤＴＦＥＴ半導体デバイスの製造プロセスを、ナノワイヤのドーパント型から独立にするとして有利である。
更に、本発明の具体例では、不整合より薄い、少量のヘテロ材料のみが成長され、これにより得られたデバイスは従来技術のデバイスに比較して、より少ない不整合を示す。
【００１２】
本発明の具体例にかかる方法では、スタックを形成する工程は、結晶チャネル材料の層を形成する工程を含む。そのような結晶材料は、あとでキャップ層を成長させても良い。
【００１３】
本発明の具体例にかかる方法は、更に、少なくとも１つのナノワイヤを形成した後に、絶縁材料中に少なくとも１つのナノワイヤを埋め込む工程を含んでも良い。
【００１４】
本発明の具体例にかかる方法は、更に、少なくとも１つのナノワイヤを絶縁材料中に埋め込む工程の前に、キャップ層を用いて少なくとも１つのナノワイヤを覆う工程を含んでも良い。そのようなキャップ層は、更なるＴＦＥＴデバイスの処理中に、上部に規則的で均一な層を形成するための基礎を提供できる。
【００１５】
少なくとも１つのナノワイヤをキャップ層で覆う工程は、例えばシリコンのような、数原子層の半導体材料を形成する工程を含んでも良い。
【００１６】
本発明の具体例にかかる方法では、少なくとも１つのナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、犠牲材料の選択的なエッチバック工程を含んでも良い。これは容易で公知のプロセスである。
【００１７】
本発明の具体例にかかる方法は、更に、ナノワイヤの周囲にゲートスタックを形成する工程を含む。このように、一面のゲートが形成される。
【００１８】
本発明の具体例にかかる方法では、ナノワイヤ中の犠牲材料をヘテロ材料で置き換える工程は、ゲートスタックを形成する前に行っても良い。これは、この時点でゲート誘電体は存在せず、それゆえに、犠牲材料をヘテロ接合材料で置き換えるプロセスにより、ゲート誘電体材料は劣化しないという利点を有する。
【００１９】
しかしながら、代わりの具体例では、ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、ゲートスタックの形成後に行われる。この場合、最後のヘテロ接合は、ヘテロ接合の形成が最初の場合のように多くの熱量に晒されず、これにより、ヘテロ接合からのドーパントの拡散は殆ど起こらない。
【００２０】
本発明の具体例にかかる方法は、少なくとも１つの第１ドーパント型のナノワイヤトンネル電界効果トランジスタ半導体デバイスと、少なくとも１つの第２ドーパント型のナノワイヤトンネル電界効果トランジスタ半導体デバイスとのを作製するための配置に関する。そのような場合、ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換えることは、少なくとも１つの第１ドーパント型のナノワイヤに対して行われ、その後に少なくとも１つの第２ドーパント型のナノワイヤに対して行われる。そのような本発明の具体例にかかる方法は、相補型ＮＷ−ＴＦＥＴの形成を可能にする。
【００２１】
第２の形態では、本発明は、本発明の第１の形態にかかる方法の具体例で得られた半導体デバイスを提供する。
【００２２】
第３の形態では、本発明は、チャネル材料とヘテロ接合を含むナノワイヤを含む少なくとも１つの垂直ＴＦＥＴを含む半導体デバイスを提供する。ナノワイヤは、少なくともチャネル材料とヘテロ接合との界面において、ゲートスタックの下でシェルにより囲まれる。シェルは、例えば結晶シェルでも良い。シェルは、例えばシリコンシェルでも良い。
【００２３】
本発明に具体例にかかる半導体デバイスでは、少なくとも２つの垂直ＴＦＥＴが形成され、少なくとも２つの垂直ＴＦＥＴの少なくとも２つは、異なる型である。第１の型はＮ型のＴＦＥＴでも良く、第２の型はＰ型のＴＦＥＴでも良い。そのようなデバイスは相補型デバイスである。
【００２４】
本発明の具体例にかかるＮＷ−ＴＦＥＴの製造方法の利点は、Ｓｉ系材料とプロセスの知識が、ＮＷ−ＴＦＥＴの作製に使用することができるため、ＮＷ−ＴＦＥＴの製造が、現状のＳｉ系技術デバイスに組み込まれて容易に処理できることである。
【００２５】
本発明の具体例にかかる製造方法は、同じ基板領域上に異なるドーパント型のＮＷ−ＴＦＥＴ（相補型ＴＦＥＴ）のプロセスを可能にする点で、従来の製造方法とは区別される。
【００２６】
本発明の特別で好適な形態は、独立および従属の請求項とともに詳しく述べられる。従属請求項の特徴は、適当に、単に請求項に記載された通りではなく、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良い。
【００２７】
本発明と従来技術を越えて達成される利点をまとめる目的で、本発明の所定の目的と利点が上のように述べられた。もちろん、そのような目的や利点の全てが、本発明の特定の具体例に関して達成される必要が無いことは理解される。このように、例えば当業者は、ここで教示または示唆される他の目的や利点を達成する必要なしに、ここで教示される１つの長所や長所のグループを達成または最適化する方法で、本発明が具体化または実行されることを理解するであろう。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の具体例にかかる相補型垂直ＴＦＥＴの製造方法のフローチャートである。
【図２】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図３】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図４】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図５】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図６】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図７】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図８】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図９】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１０】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１１】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１２】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１３】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１４】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１５】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１６】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１７】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１８】本発明の第２の具体例にかかる相補型垂直ＴＦＥＴの製造方法のフローチャートである。
【図１９】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２０】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２１】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２２】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２３】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２４】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２５】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２６】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２７】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２８】第１および第２の具体例にかかる方法の双方で実行できる、ヘテロ接合のための代わりの具体例を示す。
【００２９】
図面は単に模式的であり限定するものではない。図面において、図示目的で、幾つかの要素の大きさは誇張され縮尺通りに記載されていない。
【００３０】
異なる図面において、同一の参照符号は、同一または類似の要素を示す。請求項中の参照符号は、その範囲を限定するように解釈すべきでない。
【具体例の詳細な説明】
【００３１】
本発明は、少なくとも１つのナノワイヤトンネル電界効果トランジスタ半導体デバイスの製造方法を開示する。本発明の具体例にかかる方法は、その上部に犠牲材料の層を有するチャネル材料の層を含むスタックを形成する工程と、スタックから材料を除去して、チャネル材料の層と犠牲材料の層からナノワイヤを形成する工程と、ナノワイヤ中の犠牲材料をヘテロ接合で置き換える工程とを含む。ヘテロ接合材料は、ナノワイヤ中の他の半導体材料とは異なる半導体材料である。
【００３２】
本発明の具体例にかかる方法は、このように、犠牲層の導入と、その後のヘテロ材料によるこの犠牲層の置き換えを含む。
【００３３】
本方法の一つの具体例にかかる方法では、相補型ＴＦＥＴ、即ち、異なるドーパントの型を有するナノワイヤを有するＴＦＥＴが製造される。この具体例にかかる方法では、底部分離層が研磨された後に犠牲層が置き換えられ、（ＣＭＰ後またはウエットエッチバック後に）犠牲層が露出する。次に、犠牲層が、以下の２つの工程（ナノワイヤのそれぞれのドーパント型に対する工程）：
ダミーＰトンネルダイオードの開口およびエッチバックと、Ｐトンネルダイオードの成長、
ダミーＮトンネルダイオードの開口およびエッチバックと、Ｎトンネルダイオードの成長、
によりヘテロ接合により置き換えることができる。
【００３４】
本方法の他の具体例では、犠牲層を有するナノワイヤを含むＴＦＥＴ半導体デバイスは、上部の分離が形成されるまで処理される。次に、犠牲層が、上述のようにヘテロ接合により置き換えられる。
【００３５】
本発明の具体例にかかる方法の利点は、異なるドーパント型のナノワイヤＴＦＥＴ、即ちＮ−ＴＦＥＴおよびＰ−ＴＦＥＴのためのナノワイヤパターニングが同じであることである。ナノワイヤの高さが制御され、双方のデバイスに対して同じスタックが得られても良い。ナノワイヤの直径ΦＮＷが十分小さい場合、底部接合は、マスク注入工程と拡散工程により形成される。
【００３６】
本発明の具体例にかかる方法は、トンネル接合上でのゲートオーバーラップ（可能な限り多くオーバーラップする方が良い）のより良い制御を提供する。チャネル長が制御される。ファセットフリー（facet-free）のチャネル材料が、そこから出発するために形成される。
【００３７】
本発明の具体例にかかる方法は、ダメージの無いウエハ表面、即ちＳｉ表面の上へのエピタキシャル成長を提供する。本発明の具体例にかかる方法は、より少ない緩和を提供する。欠陥に関する問題は、小さな露出成長表面のために接合／チャネル界面で殆ど起こらない。ナノワイヤの直径が小さくなるほど、格子不整合とともに起きる問題はより少なくなる。成長速度のウインドウサイズへの依存性を低減するために、まず結晶ヘテロ接合から始まり、アモルファス層を用いた成長を続ける可能性がある。
【００３８】
特定のドーパントの型について以降で参照された場合、これは説明を容易にするためになされ、発明を限定するものではない。以降で与えられる例において、本発明を変えることなく、材料およびドーパントの型は、他の好適な材料はドーパントの型により置き換えることができる。
【００３９】
本発明は、本発明の多くの具体例の詳細な説明により記載される。本発明の他の具体例が、本発明の真の精神や技術的教示から離れることなく、当業者に知識に従って行え、本発明は添付された請求項の文言によってのみ限定されることは明らかである。特に、本発明の具体例は、ナノワイヤを参照しながら述べられるが、これは発明を限定することを意図するものではなく、この文言は、ナノロッド、ナノウイスカー、および他の細長い、縦軸を有する実質的に円筒または多角形の構造を含む、細長いナノ構造のいかなる例も含むことを意図する。
【００４０】
本発明の第１の具体例にかかる方法は、図１に示されるフローチャートに模式的に示され、以下に詳細に述べられる。しかしながら、これは単に本発明にかかるデバイスを形成するための好適な例を示すだけで、これ以降に記載された一連のプロセス工程は本発明を限定しないことが理解される。
【００４１】
第１の具体例にかかる方法は、少なくとも１つのナノワイヤを有するトンネル電界効果トランジスタ（ＴＦＥＴ）（ＮＷ−ＴＦＥＴとも呼ばれる）の作製を開示し、このナノワイヤは、チャネル領域、ソース／ドレイン領域、ここで呼ばれる底部および上部の接合、およびヘテロ部分を含む。ヘテロ部分は、チャネル領域と、ソース／ドレイン領域の１つとの間に配置される。
【００４２】
第１工程２００では、基板２０が提供される。好適には、基板２０は半導体基板である。特定の具体例では、基板は、例えばシリコン基板、ＩＶ族材料の基板、ＩＩＩ／Ｖ材料の基板、またはシリコンオンインシュレータ（ＳＯＩ）基板である。例えばシリコン基板のような半導体基板２０は、本来的に特定のドーパントの型、例えばｐ型ドープ（例えばＢドープ）で低ドープされても良い。例えば、基板２０のドーピングレベルは、本来的（intrinsic）から１０１６／ｃｃドーピングの範囲でも良い。特定の具体例では、基板２０のドーピングレベルは、本来的（intrinsic）から１０１４／ｃｃドーピングまでの範囲である。ドーピングは、（例えば、基板材料の成長中に適当なドーピングガスを加えることにより）基板材料の形成中に行われても良く、または基板材料の形成後に行われても良い。半導体基板２０は、基板上に形成される、ＮＷ−ＴＦＥＴ構造のためのナノワイヤチャネルおよび底部接合領域を形成するのに好ましい厚さを有し、例えば２０ｎｍと７５０μｍの間である。
【００４３】
基板２０の主表面の上に、犠牲層２１が形成される（工程２０１）。犠牲層は、下方の基板２０に対して、およびその上に形成されるハードマスク２２に対して、選択的に除去できる好適な材料から形成される。犠牲層２１は、ゲートからソースコンタクトを分離するのに十分な膜厚を有し、およびゲートオーバーラップを有しても良く、例えば約１２０ｎｍの膜厚である。犠牲層２１は、例えばアモルファスＳｉＧｅのような、例えばアモルファス半導体材料を含むかまたはからなる。ＳｉＧｅは、シリコン基板２０の上に適用される半導体材料として特に良い。これは、従来のシリコンプロセスの道具を用いてシリコンウエハの上に作製でき、ＳｉおよびＳｉＯ２に対して選択的にエッチングできるためである。
【００４４】
基板２０と犠牲層２１は、共にスタック２４を形成しても良い。
【００４５】
ハードマスク層２２が、スタック２４の上に形成される（工程２０２）。ハードマスク２２は、例えばリソグラフィ（パターニング）中に用いるのに適した材料からなり、例えば低温酸化物または窒化物である。ハードマスク層２２は、犠牲層２１の上に堆積させても良い。ハードマスク２２は、下方の基板２０と犠牲層２１をパターニングした後に形成される。ハードマスク２２は、更なるプロセス中に下方の犠牲層を保護するのに適した膜厚を有し、このため犠牲層の膜厚に依存するこの膜厚は、例えば１ｎｍから１００ｎｍまでの範囲の膜厚である。
【００４６】
次の工程２０３では、ハードマスク層２２、犠牲層２１、および基板２０がパターニングされる。これは、ハードマスク２２の上で、例えばスピンコーティングにより、下方の層をパターニングするために配置された層を形成することにより得られる。下方の層をパターニングするために配置された層はレジスト層でも良い。下方の層をパターニングするために配置された層は、例えばリソグラフィによりそれ自体がパターニングされ、続くプロセス工程中に、下方の層２０、２１の選択された領域を保護するナノメータスケールの一時的なマスク２３を形成しても良い。示された特定の方法では、マスク２３により保護された選択された領域のいくつかは、後に、プロセス中にナノワイヤが形成される領域である。図２に符号２５で示された、マスク２３の他の領域は、ＣＭＰ後に適当な平坦性を確実にするために形成される。
【００４７】
マスク２３は、次に、マスク２３の下方の層、ハードマスク２２、犠牲層２１、および基板２０を処理するために使用される。基板２０の一部と同様に、ハードマスク２２および犠牲層２１は、マスクの特徴２３が存在しない位置から、例えばドライエッチングのような、適当な方法により除去され、これにより基板の残りの部分の上に、少なくとも１つのナノワイヤ３０を形成する。このように形成された少なくとも１つのナノワイヤ３０は、図３に示すような傾斜した底部形状を有しても良い。そのような傾斜した底部形状３１は、ナノワイヤ３０の安定性を改良する。ナノワイヤ３０の直径は、例えば２ｎｍと２００ｎｍの間のような１ｎｍと５００ｎｍの間であり、ナノワイヤの長さは、例えば１０ｎｍと１μｍの間のような５ｎｍと２μｍの間でもよく、材料層の膜厚や基板２０中のエッチング深さに依存する。少なくとも１つのナノワイヤ３０の形成後、少なくとも１つのナノワイヤ３０の下方でウエル注入（工程２０５）が行われ、所定のドーパント型のウエル３２を基板２０中に形成しても良い。例えば、第１ドーパント型のウエル３２（例えばＮ型ウエル）は、第２ドーパント型（Ｐ型）の底部接合を有するナノワイヤ３０が形成された基板２０に形成されても良く、第１ドーパント型（Ｎ型）の底部接合３３を有するナノワイヤ３０が形成された基板２０に形成されても良い。好適なマスクおよび好適なドーパント元素は、ウエル注入を行うために使用され、最初に第１ドーパント型の１またはそれ以上のウエル３２ａと、その後に第２ドーパント型の１またはそれ以上のウエル３２ｂが、（またはその逆に）形成されても良い。同様に図４参照。ウエル注入が行われた後に、アニールが行われて、ドーパント原子が、結晶格子中の置換位置に拡散する。
【００４８】
形成されたウエル３２中およびナノワイヤ３０の底部において、特定のドーパント型を用いて底部接合注入が行われ（工程２０６）、ナノワイヤ３０の底部接合３３を形成する。ドーパント型は、底部接合３３がその中に形成されるウエル３２のドーパント型とは異なる。底部接合３３のために使用されるドーパント型は、デバイスタイプ（動作モード）を決定する。底部接合３３のドーパントレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。特定の具体例では、底部接合３３のドーニングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。好適なマスクおよび好適なドーパント元素が、底部接合注入を行うために使用される。注入が行われた後に、アニールが行われて、結晶格子中とナノワイヤの下方の置換位置に、ドーパント原子を拡散させる。
【００４９】
ウエル注入と底部接合注入の双方は、０°傾斜で行われても良い。その場合、ハードマスク２２と犠牲層２１は、注入中に、ナノワイヤ３０の基板２０材料により形成されたチャネル３４を保護する。
【００５０】
任意的に、増加した保護のために、図示はしないが、注入は、ナノワイヤ３０のチャネル３４の上に、例えば酸化層のような保護層の堆積後に行って、チャネル３４中への種の注入を避けても良い。代わりに、ポストエッチキュアリング酸化物（post etch curing oxide）の存在下で行っても良い。そのようなポストエッチキュアリング酸化物は、ドーパントがチャネル３４中に注入されるのを防止し、存在しうる欠陥をキュアして、エッチングダメージを除去してチャネル３４の側壁を平坦にする。結果の構造を図３に示す。
【００５１】
ウエル３２と底部接合３３の注入後、例えば、エッチバックやレジスト剥離によりハードマスク２２が除去され、例えばその場除去が行われる（工程２０７）。
【００５２】
次の工程２０８で、少なくとも１つのナノワイヤの周囲、および複数のナノワイヤが形成された場合にはナノワイヤ３０の間に、底部絶縁層４０が形成される。この方法で、１またはそれ以上のナノワイヤ３０が、絶縁層４０中に埋められる。この絶縁層４０は、ナノワイヤ３０を互いに絶縁する。底部絶縁層４０は、例えば低誘電率（low-k）酸化物、ＨＤＰ酸化物、または他の好適な絶縁材料、例えば等方的に堆積された絶縁材料のような酸化物を含み、またはからなる。ナノワイヤ３０ａ、３０ｂの傾斜した底部形状３１は、トレンチの充填に有利であり、ナノワイヤの間の空間の充填をより容易にする。更に、ナノワイヤ３０ａ、３０ｂの傾斜した底部形状は、良好な機械的安定性を与える。
【００５３】
底部絶縁層４０は、例えばＣＭＰにより平坦化され、ナノワイヤ３０の上で停止する。代わりに、底部絶縁層４０が、ナノワイヤ３０の上のレベルまで平坦化され、更に、ナノワイヤ３０の上のレベルまでエッチバックされても良い。
【００５４】
少なくとも１つのナノワイヤの周囲に底部絶縁材料４０を形成し、それを平坦化した結果を図４に示す。図４は、異なる型のウエル３２ａ、３２ｂの上にそれぞれ形成され、異なる型の底部接合３３ａ、３３ｂを有する、異なる型の２つのナノワイヤ３０ａ、３０ｂの特別な場合を示す。図４では、先の工程中にＰウエル３２ａとＮウエル３２ｂが形成された具体例が示される。形成された底部接合は、Ｐウエル３２ａ上のナノワイヤ３０ａの底部におけるＮ＋接合３３ａ、およびＮウエル３２ｂ上のナノワイヤ３０ｂの底部におけるＰ＋接合３３ａである。
【００５５】
絶縁層４０の平坦化と、可能なエッチバックの後に、この層４０は、第１の型のトンネル接合のレベル（実際、これは第１の型の１またはそれ以上のナノワイヤのレベルである）で開口され（工程２０９）、これは記載された具体例では、Ｐウエル３２ａ中のＮ＋接合３３ａの上に形成される右側のナノワイヤ３０ａのレベルである。この絶縁層４０の開口では、例えば保護酸化物のような保護材料５０が形成されても良く、レジストパターニングが用いられてもよく、これらは、底部接合３３ａを形成するために、底部接合注入のためのものと、同じレチクルに基づいても良い。このようにして形成されたレジストマスクは、図５の右側に示されたように、特定の型の１またはそれ以上のナノワイヤ３０のレベルで、絶縁層４０を開口するために使用されても良い。
【００５６】
次の工程２１０では、絶縁層４０を開口した後に、絶縁層４０の開口により露出したナノワイヤ３０ａ中の犠牲層２１が、適当な選択除去メカニズムにより除去される。例えば、ｉ−Ｓｉのようなチャネル３４の材料、および酸化物のような絶縁層４０の材料に対して、α−ＳｉＧｅのような犠牲層材料の選択的なエッチバックにより除去される。この得られた孔は、例えばその場堆積により、例えばＰ＋ドープｃ−ＳｉＧｅのような第１の型の適当なトンネルダイオード材料４１を用いて充填される。特定の具体例では、トンネルダイオード材料４１は、ＳｉｘＧｅ１−ｘ（ｘ＞０．５）である。本発明の特定の具体例では、犠牲層２１の除去工程と、トンネルダイオード４１の形成工程が、エピリアクタ中の１つの工程で行われる。トンネルダイオード材料４１のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、ドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。トンネルダイオード材料４１のドーピングレベルは、底部接合３３ａのドーピングレベルより高くても良い。
【００５７】
次の工程２１１では、第１トンネル接合４１の形成後に、例えば保護酸化膜のような保護材料５１が、例えば堆積により、この第１トンネル接合４１の上に形成される。絶縁層４０が、次に、Ｐ＋接合３３ｂの上に形成された第２の型のトンネル接合のレベルで、記載された具体例では左側のナノワイヤ３０ｂのレベルで、開口される。絶縁層４０のこの開口のために、レジストパターニングが用いられ、これは底部Ｐ＋接合注入３３ｂのためのレチクルと同じレチクルに基づいても良い。このように形成されたレジストマスクは、図６の左側に示したように、所定の型の１またはそれ以上のナノワイヤ３０のレベルで、絶縁層４０を開口するために使用してもよい。
【００５８】
次の工程２１２では、絶縁層４０を開口した後に、絶縁層４０の開口により露出したナノワイヤ３０ｂ中の犠牲層２１が、適当な選択除去メカニズムにより除去される。例えば、ｉ−Ｓｉのようなチャネル３４の材料、および酸化物のような絶縁層４０の材料に対して、α−ＳｉＧｅのような犠牲層材料の選択的なエッチバックにより除去される。この得られた孔は、例えばその場堆積により、例えばＮ＋ドープのｃ−ＩＩＩ／Ｖ材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの二元系、三元系、および四元系化合物のような、第２の型の適当なトンネルダイオード材料５２を用いて充填される。本発明の特定の具体例では、犠牲層２１の除去工程と、トンネルダイオード材料５２の形成工程が、エピリアクタ中の１つの工程で行われる。トンネルダイオード材料５２のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、ドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。トンネルダイオード材料５２のドーピングレベルは、底部接合３３ｂのドーピングレベルより高くても良い。
【００５９】
本発明の具体例の特徴は、相補型ＴＦＥＴの場合に、第１の型のナノワイヤ３０ａが開口され、この後に第２の型のナノワイヤ３０ｂが開口されることである。この方法で、異なる型のナノワイヤ３０ａ、３０ｂに対して、異なるプロセスが行える。これは、異なる材料の選択が不可能なブランケット型のプロセスとは異なる。
【００６０】
異なる型のナノワイヤ３０のためのトンネルダイオード材料４１、５２の形成後に、底部絶縁層４０が、例えばエッチバックにより部分的に除去される（工程２１３）。そのような除去は、例えばｉ−Ｓｉのようなチャネル材料や、例えばｃ−ＳｉＧｅやＣ−ＩＩＩ／Ｖ材料のような上部接合のＰ型およびＮ型の材料４１、５２に対して選択的である。部分的な除去後に残される絶縁層材料４０の量は、底部絶縁層６０を形成する。底部絶縁層６０の膜厚は、寄生ゲートキャパシタンスを抑制し、ゲートリークを回避し、デバイスの二極性挙動を抑制し、シート抵抗を低減するためにゲート領域の外側の本来的なＳｉチャネルを可能な限り短くするために必要となるゲート領域の外側の本来的なチャネル長を決定する。
【００６１】
底部絶縁層６０の好適な膜厚を形成した後に、図８に示すように、例えばＳｉ／ＳｉＧｅナノワイヤのような露出したナノワイヤの周囲に、薄い結晶シェル７０を成長する（工程２１４）。シェル７０は、約１ｎｍから約３ｎｍの膜厚を有し、好適には単に数モノレイヤの膜厚である。シェル材料はチャネル材料とヘテロ接合材料に依存し、これはシェル７０が双方と互換性を有しなければならないためである。記載された具体例では、チャネルがｉ−Ｓｉから形成され、ヘテロ接合がｃ−ＳｉＧｅまたはＩＩＩ／Ｖ材料から形成されることを考慮して、Ｓｉはシェル７０の可能性のある候補である。そのようなシェル７０を形成する利点は、接合を越えて、標準的で均一な層がその上に成長されることである。シェル７０は、ヘテロ接合上のゲートオーバーラップ領域で、表面依存のゲート誘電体品質を回避する。シェル７０の膜厚は、集積フローの次のプロセス工程中の、シェル材料の消費（シェル７０は次の工程に耐える）、およびゲートスタックの下でのその存在の電気的影響を考慮に入れて最適化されても良い。
【００６２】
次の工程２１５では、図９に示すように、ゲートスタックは、ナノワイヤ３０ａ、３０ｂのチャネル３４の側壁上に形成され、パターニングされても良い。そのようなゲートスタックは、例えばハフニウム酸化物のような、高誘電率（high-k）酸化物のような、高誘電率（high-k）誘電体層８０を含んでも良く、これは、シェル７０の上と、底部絶縁層６０の上に選択的、部分的に形成される。高誘電率（high-k）誘電体層８０の膜厚は、０．５ｎｍから２０ｎｍの範囲である。ゲート誘電体８０は、チャネル３４の外壁を覆う。高誘電率（high-k）誘電体層８０の上に、金属ゲート８１が形成される。この金属ゲート８１は、ＴＦＥＴの仕事関数を決定する。金属ゲート８１を形成するのに適した金属は、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔおよびそれらの合金である。金属ゲート８１の上に、後に低抵抗金属コンタクトを形成するための好適な材料、例えばａ−Ｓｉ層８２のようなアモルファス半導体層が形成され、これは、ＣＭＯＳ中で、金属ゲート８１を電気的に接続するために使用される。ａ−Ｓｉ層８２の膜厚は、後のプロセス中で得られる、予め決められたシリサイドの膜厚のために最適化される。ゲートスタック全体、即ち高誘電率（high-k）誘電体層８０、金属ゲート８１、およびａ−Ｓｉ層８２は、全体のスタック膜厚が、最小ゲート長を決定するような膜厚を有する。
【００６３】
ゲートスタック８０、８１、８２を形成した後に、異なるゲートスタックを互いに分離するために（図示せず）、ゲートスタックが任意的にパターニングされても良い（工程２１６）。このパターニングは、等方的な方法で、ゲートスタック８０、８１、８２のレジストマスクされたドライエッチングの手段により行われる。特定の具体例では、異なる型のナノワイヤのゲートスタックが互いに電気的に接続されないようにパターニングされる。このパターニングは、金属ゲート８１が誘電体層８０の上に延びないで、それゆえにシェル７０や底部絶縁層６０のいずれとも直接接続しないように行われる。ゲート誘電体８０および金属ゲート８１を含むゲート構造は、全面的なゲート構造として言及される。
【００６４】
ゲートの分離のためのゲートスタックのパターニングは、ゲートスタック堆積の後に、過ぎに行う必要は無く、後に行っても良い。しかしながら、堆積後に直ぐにゲートスタックをパターニングすることは、ＣＭＰのためのダミー構造に近い問題（problems near the dummy structures）を回避する。
【００６５】
次の工程２１７では、ゲートスタック上にゲートハードマスク９０が形成される。このゲートハードマスク９０は、例えばＨＤＰ酸化物のような酸化層でも良い。ゲートハードマスクの材料は、底部絶縁層６０の材料と異なっても良い。形成されたゲートハードマスク９０は、例えばＣＭＰのような機械的平坦化方法により平坦化され、これに続いて、ナノワイヤの周囲のゲートハードマスクの部分を除去するためのエッチバック工程が行われ、図９に示すように、ナノワイヤの上部が露出する。残ったハードマスク９０の膜厚ＴＨＭは、ハードマスク９０を用いたパターニング後に、ゲートスタック８０、８１、８２が、チャネル３４とトンネルダイオード材料４１、５２との間に形成されたトンネル接合の上に重なることを保証するのに十分でなければならない。
【００６６】
もし、ゲートスタック８０、８１、８２が、工程２１６で分離のためにパターニングされなければ、ゲートハードマスク９０は、更に、異なるナノワイヤのゲートが分離される必要があるゲートスタック８０、８１、８２の部分が露出するようにパターニングされる。これを図１０に示す。
【００６７】
ハードマスク９０は、次の工程２１８で、ゲートスタック８０、８１、８２をパターニングするためのハードマスクとして使用される。これは、図１１に示される。ゲートスタック８０、８１、８２のパターニング工程は、ａ−Ｓｉ層８２の露出した部分、金属層８１の露出した部分、および高誘電率（high-k）誘電体層８０の露出した部分の連続した除去工程を含む。ゲートスタック８０、８１、８２をパターニングすることにより、シェル７０の一部が露出する。もし、シェル７０がＳｉシェルの場合、標準ＣＭＯＳのレシピが、更なるプロセスで使用できる。
【００６８】
ゲートハードマスク９０を用いたゲートスタック８０、８１、８２のパターニングにより、ゲート長Ｌｇが規定され、これはハードマスク９０の膜厚ＴＨＭに対応する。更に、ハードマスク９０の膜厚ＴＨＭは、ゲートのオーバーラップＯｇ、即ちゲートがトンネルダイオード材料４１、５２の重なる長さを規定する。
【００６９】
ナノワイヤ３０の傾斜した底部形状３１は、ゲートスタック８０、８１、８２と底部接合３３ａ、３３ｂとの間の直列抵抗とチャネルの長さＬｃを低減しつつ、ゲートスタック８０、８１、８２と基板２０またはウエル３２中の底部接合３３ａ、３３ｂとの間も十分な距離を維持し、これにより、底部接合３３に対する寄生ゲートキャパシタンスを低減する。
【００７０】
ゲートスタック８０、８１、８２のパターニング後に、ナノワイヤの露出部分が絶縁される（工程２１９）。これは、最初に、図１２に示すように、ナノワイヤの露出した部分の側壁に対して絶縁スペーサ１１０を形成することにより、任意的に行われる。更に、絶縁スペーサ１１２が、ゲートハードマスク９０の側壁に形成されても良い。スペーサ１１０、１１２は、例えばＳｉＮのような絶縁層材料のブランケット堆積と、絶縁層の一部を除去して、スペーサ１１０をナノワイヤの露出した部分の側壁上に形成し、スペーサ１１２をゲートハードマスク９０の側壁上に形成することにより形成しても良い。絶縁層材料の部分の除去は、絶縁性層材料のエッチングにより行っても良い。絶縁スペーサ１１０は、ナノワイヤの露出部分を絶縁するために厳格には必要はない。本発明の具体例では、スペーサ１１０を用いない絶縁も可能である。しかしながら、任意的なスペーサ１１０は、金属ゲートの交差汚染（cross contamination）を避けるために有利である。更に、絶縁スペーサ１１０は、歪エンジニアリング（strain engineering）のためのストレッサ（stressor）層として使用しても良い。歪エンジニアリングはバンドギャップの変動に繋がり、トンネル効果の調整を与える。
【００７１】
絶縁スペーサ１１０、１１２の上に、または代わりに、更なる絶縁層１１１を、ゲートハードマスク９０、絶縁スペーサ１１０、１１２、およびナノワイヤの露出部分の上に設けても良い。更に、絶縁層１１１は堆積しても良い。絶縁層１１１は、例えばＨＤＰ酸化物を含む、またはからなっても良い。例えば堆積により形成した後、更に、絶縁層１１１が、ＣＭＰのような機械的な平坦化工程で平坦化されても良く、絶縁材料のエッチバックが行われて、ナノワイヤの上部を露出させても良い（工程２２０）。これは、図１３に示される。更に、絶縁材料１１１は、ゲートハードマスク９０と異なっても良いが、コンタクト領域の更なる開口中に使用されるエッチングと洗浄ケミストリに対して互換性を有するべきである。
【００７２】
絶縁層の膜厚は、得られる絶縁特性により決定され、ソースとドレインとの間のリークを抑制し、ゲートとソースとの間に形成されるキャパシタンスを抑制するのに十分であるべきである。
【００７３】
ナノワイヤ３０の上部を露出させた後に、シェル７０がナノワイヤの上部から、例えばエッチバックされて除去され（工程２２１）、ナノワイヤのトンネルダイオード材料４１、５２を露出させる。図１４参照。図１５に示すように、ナノワイヤのトンネルダイオード材料４１、５２を電気的に被覆するために、トンネルダイオードルーチン材料１３０が形成される（工程２２２）。トンネルダイオードルーチン材料１３０は、例えば１０１８／ｃｃから１０２１／ｃｃの範囲のドーピングレベルを有する高ドープａ−Ｓｉ材料のような導電性材料でも良く、例えば堆積されても良い。ダイオードルーチン材料１３０は、後に、シリサイド化、任意的にはフリーシリサイド化できる最適化膜厚を有する。
【００７４】
例えば堆積のようなトンネルダイオードルーチン材料１３０の形成前に、前処理が行われて、ルーチン材料１３０とナノワイヤとの間の良好な接続を確実にしても良い。前処理は、例えばＨＦ系の前処理でも良い。
【００７５】
トンネルダイオードルーチン材料１３０は、例えばレジストベースのパターニング工程のような従来の方法でオアターニングしても良い。パターニングされたトンネルダイオードルーチン材料１３０は、ナノワイヤを電気的に接続するためのルーチンを形成する。
【００７６】
図面に記載された、本発明の第１の具体例にかかる具体例では、トンネルダイオードルーチン材料１３０の形成およびパターニングの後に、ゲート、接合、および基板のコンタクトが開口される（工程２２３）。これは図１６に示される。それらのコンタクトを開口するために、図１５の構造の上に、レジスト層が形成されても良い。レジスト層は、トンネルダイオードルーチン材料１３０を被覆し保護するが、底部接合、基板、およびゲートのコンタクト領域に向かって開口部を形成する可能性を与えるように、パターニングされても良い。ゲートに向かい、部分的に基板のコンタクト領域に向かう開口部１４０のみが、示されたプロセススキームで実施される。普通のゲート／基板、またはゲート／接合の開口は、底部絶縁層がそれらを分離するために、問題を形成しない。
【００７７】
（図１６には図示しない）レジスト層が、次に、例えばエッチングにより、開口１４０を形成するために保護される。図１７に示すように、側壁上に保護スペーサ１４１を形成することにより、開口１４０の側壁が保護されても良い。これは、例えばＳｉＮのような保護材料層の堆積、および形成された開口１４０の側壁上にスペーサ１４１が形成されるように保護材料層の一部を除去することにより行っても良い。保護材料層の一部を除去する工程は、保護材料層のエッチングにより行っても良い。代わりに、スペーサ１４１の形成よりむしろ、ソフトスパッタエッチング中にその膜厚が考慮される薄い等角の層が堆積されても良い。後者の解決方法は、スペーサを形成するより複雑でない。
【００７８】
底部接合、基板、およびゲートのコンタクト領域に向かって開口を形成した後に、シリサイド化工程（工程２２４）が行われて、コンタクト領域でシリコン材料のシリサイド化が行われる。シリサイド化工程は、露出したシリコンコンタクト領域の上に金属を形成し、従来の方法で双方を互いに反応させて行っても良い。図１７は、コンタクト領域の上にシリサイドを形成した後のデバイスを示す。
【００７９】
接続領域のシリサイド化の後に、開口１４０が、例えば酸化物や従来のＢＥＯＬスタックを用いて、充填材料（図１７）を用いて再充填されても良い。充填材料は、平坦構造を得るために平坦化されても良い。
【００８０】
このようにして得られた半導体デバイスの更なるプロセスは、標準のバックエンドオブライン（back end of line）ＣＭＯＳプロセスに従っても良い。
【００８１】
本発明の第２の具体例にかかる方法は、図１８に示されるフローチャートに模式的に示され、以下に詳細に説明される。しかしながら、これは、本発明にかかるデバイスを形成するための好適な方法の単なる例であり、以降に記載される一連のプロセス工程は本発明を限定するものではない。
【００８２】
本発明の第２の具体例にかかる方法の多くの工程は、本発明の第１の具体例にかかる方法と同じであり、それゆえにここでは上のように詳細には記載しない。第２の具体例の記載中で欠落する詳細は、第１の具体例の記載から取ることができる。第１の具体例にかかる方法と、第２の具体例にかかる方法との間の主な違いは、第１の具体例ではヘテロ接合が製造方法の最初で形成され、一方、第２の具体例では、ヘテロ接合が製造方法の最後で形成されることである。
【００８３】
第１の工程２５０では、基板２０が形成される。図２と上記対応する記載が参照される。好適には、基板２０は、例えばシリコン基板やシリコンオンインシュレータ（ＳＯＩ）基板のような半導体基板である。半導体基板２０は、例えばＰ型ドープのような特定のドーパント型を用いて、例えば本来的から１０１６／ｃｃドーピングまでの範囲であるドーピングレベルを有し、本来的から低ドープでも良い。半導体基板２０は、基板２０の上に形成されるＮＷ−ＴＦＥＴ構造のナノワイヤチャネルと底部接合とを形成するのに適した膜厚、例えば２０ｎｍと７５０μｍの間の膜厚を有する。
【００８４】
基板２０の主表面上に、犠牲層２１が形成される（工程２５１）。犠牲層は、下の基板２０に対して、およびその上に形成されるハードマスク２２に対して、選択的に除去されるいずれかの好適な結晶材料から形成できる。犠牲層２１は、例えば結晶ＳｉＧｅのような結晶半導体材料を含み、またはからなる。ＳｉＧｅは、従来のシリコンプロセスツールセットを用いてシリコンウエハの上に作製できるという点で、シリコン基板２０の上に適用する半導体材料として、特に良好である。犠牲層２１は、ソースコンタクトをゲートから分離するのに少なくとも十分で、ゲートオーバーラップを有する、例えば約１２０μｍのような膜厚を有する。
【００８５】
基板２０と犠牲層２１は、一緒にスタック２４を形成する。
【００８６】
ハードマスク層２２が犠牲層２１の上に形成される（工程２５２）。ハードマスク層２２は、例えば低温酸化物または窒化物のような、リソグラフィ（パターニング）中に用いることができる適当な材料からなる。ハードマスク層２２は後に下方の基板２０と犠牲層２１をパターニングするために形成される。ハードマスク２２は、１ｎｍから１００ｎｍまでの範囲の膜厚、例えば２ｎｍから１０ｎｍまでの膜厚を有する。
【００８７】
次の工程２５３では、ハードマスク層２２、犠牲層２１、および基板２０がパターニングされる。これは、次のプロセス工程中に下方の層２０、２１の選択された領域を保護するナノメータースケールの一時的なマスク２３を形成する下方の層のパターニングのために、ハードマスク２２の上に層を形成することにより得ても良い。記載された特定の方法では、マスク２３により保護された幾つかの選択された領域は、後のプロセス中に、ナノワイヤが形成される領域である。
【００８８】
マスク２３は、次に、マスク２３の下の層、即ちハードマスク２２、犠牲層２１、および基板２０、を処理するために使用される。ハードマスク２２および犠牲層２１は、基板２０の一部と同様に、マスクの配置２３が存在しない位置から、好適な方法により、例えばドライエッチングにより、除去され、これにより、図３に示すように、基板２０の残った部分の上に、少なくとも１つのナノワイヤ２０を形成する。材料層の膜厚および基板２０中のエッチング深さに依存して、ナノワイヤ３０の直径は１ｎｍと５００ｎｍとの間であり、例えば２ｎｍと２００ｎｍの間であり、ナノワイヤの長さは５ｎｍと２μｍとの間であり、例えば１０ｎｍと１μｍの間である。
【００８９】
少なくとも１つのナノワイヤ３０の形成後に、少なくとも１つのナノワイヤ３０の下方に、ウエル注入が行われ（工程２５４）、特定のドーパント型のウエル３２が基板２０中に形成される。異なる型のウエル３２が、基板２０中に形成されても良い。好適なマスクと好適なドーパント元素が、ウエル注入を行うために用いられ、図４に示すように、最初に、第１ドーパント型の１またはそれ以上のウエル３２ａが、その後に、第２ドーパント型の１またはそれ以上のウエル３２ｂが（または逆に）、形成されても良い。ウエル注入が行われた後、ドーパント原子を結晶格子の置換位置に拡散させるためにアニールが行われても良い。
【００９０】
ナノワイヤ３０の底部接合３３を形成するために、形成されたウエル３２中とナノワイヤ３０の底部に、特定のドーパント型を用いて底部接合注入が行われる（工程２５５）。このドーパント型は、底部接合３３がその中に形成されるウエル３２のドーパント型とは異なる。底部接合３３のドーパントレベルは高く、例えば１０１９／ｃｃから５×１０２０／ｃｃの範囲のような、１０１８／ｃｃから１０２１／ｃｃの範囲である。好ましいマスクと好ましいドーパント元素が、底部接合注入を行うために使用される。注入が行われた後に、ドーパント原子を結晶格子の置換位置に拡散させるためにアニールが行われても良い。
【００９１】
ウエル注入と底部接合注入の双方は、０°傾斜の下で行われても良い。その場合、ハードマスク２２と犠牲層２１が、注入中に、ナノワイヤ３０の基板２０の材料から形成されたチャネル３４を保護する。
【００９２】
任意的に、保護を増加するために、図示しないが、チャネル３４中に種が注入されるのを防止するために、ナノワイヤ３０のチャネル３４の上に例えば酸化層のような保護層を堆積した後に注入が行われても良い。代わりに、ポストエッチキュアリング酸化物の存在下で注入が行われても良い。キュアリング構造は図３に示される。
【００９３】
ウエル３２と底部接合３３の注入後に、例えばその場除去が行われ、エッチバックやレジスト剥離によりハードマスク２２が除去される（工程２５６）。
【００９４】
次の工程２５７で、図１９に示すように、ナノワイヤ３０はキャップ層１７０でキャップされる。キャップ層１７０は、ナノワイヤ３０の全ての自由表面上に形成される。キャップ層材料は、キャップ材料とヘテロ接合材料に依存する。これはキャップ層１７０が双方と互換性がなければならないからである。記載された具体例では、チャネルがｉ−Ｓｉから形成され、犠牲層が例えばｃ−ＳｉＧｅのような結晶材料から形成されることを考慮すると、Ｓｉはキャップ層１７０のための可能性のある候補材料である。キャップ層１７０はエピタキシャル成長されても良い。キャップ層１７０の膜厚は１ｎｍから３ｎｍの範囲でも良い。特定の具体例では、キャップ層１７０の膜厚は数原子層より大きく無くても良い。第２の具体例にかかる、このキャップ層１７０の形成は、犠牲層２１が結晶材料である必要があり、そうでなければ、結晶キャップ層１７０がその上に成長しないからである。キャップ層１７０の膜厚は、集積フローの次のプロセス工程中の、このキャップ層１７０の材料の消費、および後に形成されるゲートスタックの下方にこれが存在することによる電気的効果を考慮して最適化される。キャップ層１７０は、ヘテロ接合上のゲートオーバーラップ領域中での、表面依存のゲート誘電体品質を避ける。
【００９５】
本発明の第２の具体例と一致するように、底部接合の形成後のキャップ層１７０の形成は、コンタクト領域の開口中にゲートが接続される必要の無い状況においてのみ可能であることは注意すべきである。これは、この場合、低抵抗ゲート材料が、所望の仕事関数と共に使用できることを意味する。もしそうでなければ、コンタクト領域の開口中に、エッチングはゲートスタックのＳｉに対して選択的であることが必要であるため、キャップ層１７０がエッチングを阻止する。また、ゲートスタックのエッチング中に、このキャップ層を除去することが出来ない。なぜならば、そうでなければ、トンネルダイオードの保護もエッチングされるからである。
【００９６】
次の工程２５８では、図２０にしめすように、少なくとも１つのナノワイヤ３０の底部周辺と、もし複数のナノワイヤ３０が形成された場合はナノワイヤ３０の間に、底部絶縁層６０が形成される。この絶縁層６０は、ナノワイヤ３０を互いに絶縁する。底部絶縁層６０は、例えば低誘電率（low-k）酸化物、ＨＤＰ酸化物または他の好適な絶縁材料のような酸化物を含んでも良い。
【００９７】
次の工程２５９では、図１９に示すように、ゲートスタックは、ナノワイヤ３０のチャネル３４の側壁上に形成されてパターニングされても良い。そのようなゲートスタックは、例えばハフニウム酸化物のような高誘電率（high-k）酸化物のような、高誘電率（high-k）誘電体層８０を含み、この層は、キャップ層１７０の上と、任意的に底部絶縁層６０の上に部分的に形成される。高誘電率（high-k）誘電体層８０の膜厚は、０．５ｎｍから２０ｎｍの範囲でも良い。ゲート誘電体８０が、チャネル３４の外壁を覆う。高誘電率（high-k）誘電体層８０の上に、金属ゲート８１が形成される。この金属ゲートは、ＴＦＥＴの仕事関数を決定する。金属ゲート８１を形成するための好適な金属は、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金である。金属ゲート８１の上に、後に低抵抗金属接続を形成するのに適した材料が形成され、例えばａ−Ｓｉのようなアモルファス半導体層８２が形成され、ＣＭＯＳ中で金属ゲート８１を電気的に接続するために使用される。ａ−Ｓｉ層８２の膜厚は、後にプロセス中に、予め決められたシリサイドの膜厚が得られるように最適化される。全体のゲートスタック、即ち高誘電率（high-k）誘電体層８０、金属ゲート８１、およびａ−Ｓｉ層８２は、全スタック膜厚が最小ゲート長を決定するような膜厚を有する。
【００９８】
ゲートスタック８０、８１、８２を形成した後に、異なるゲートスタックを互いに分離するように、任意的にパターニング（工程２６０）しても良い（図示せず）。このパターニングは、等方的な方法で、レジストマスクを用いたゲートスタック８０、８１、８２のドライエッチングの手段により行われても良い。特別な具体例では、パターニングは、異なる型のナノワイヤのゲートスタックが、互いに電気的に接続されないように行われる。このパターニングは、金属ゲート８１が誘電体層８１の上に延びず、シェル７０または底部絶縁層６０と直接接続しない。ゲート誘電体８０と金属ゲート８１を含むゲート構造は、一面のゲート構造と呼ぶことができる。
【００９９】
ゲートを分離するためのゲートスタックのパターニングは、ゲートスタック堆積の直後に行う必要はなく、後に行っても良い。しかしながら、その堆積の直後にゲートスタックをパターニングすることは、ＣＭＰのためのニアーダミーストラクチュア（near dummy structure）の問題を避ける。
【０１００】
次の工程２６１では、図２２に示すように、ゲートハードマスク９０がゲートスタック上に形成される。ゲートハードマスク９０は、例えばＨＤＰ酸化物のような酸化物層でも良い。ゲートハードマスクの材料は、底部絶縁層６０の材料とは異なっても良い。形成されたハードマスク９０は、例えばＣＭＰのような機械的平坦化方法で平坦化され、続いてナノワイヤの周囲のゲートハードマスク材料の一部を除去するエッチバック工程が行われ、図２２に示すようにナノワイヤの上部が露出する。残ったハードマスク９０の膜厚ＴＨＭは、ハードマスク９０を用いたパターニング後に、ゲートスタック８０、８１、８２が、チャネル３４と犠牲材料２１を置き換えるトンネルダイオード材料との間に形成されたトンネル接合の上を覆うことを保証するのに十分でなければならない。
【０１０１】
工程２１６で、ゲートスタック８０、８１、８２が分離のためにパターニングされない場合、ゲートハードマスク９０は更にパターニングされて、異なるナノワイヤのゲートを分離する必要があるゲートスタック８０、８１、８２の一部を露出させる。これは、図２３に記載される。
【０１０２】
ゲートハードマスク９０は、ゲートスタック８０、８１、８２をパターニングするためのハードマスクとして、次の工程２６２で使用される。これは図２４に示される。ゲートスタック８０、８１、８２のパターニングは、ａ−Ｓｉ層８２の露出した部分、金属層８１の露出した部分、および高誘電率（high-k）誘電体層８０の露出した部分の、連続した除去工程を含む。ゲートスタック８０、８１、８２をパターニングすることにより、キャップ層１７０の一部が露出する。キャップ層１７０がＳｉから形成される場合、標準ＣＭＯＳレシピが更なるプロセス中に使用できる。
【０１０３】
ゲートハードマスク９０を用いるゲートスタック８０、８１、８２のパターニングにより、ゲート長Ｌｇが規定され、これは、ハードマスク９０の膜厚ＴＨＭに対応する。更に、ハードマスク９０の膜厚ＴＨＭはゲートのオーバーラップＯｇ、即ち後にトンネルダイオード材料で置き換えられ犠牲層に重なるゲートの長さを規定する。
【０１０４】
図２５に示すように、ゲートスタック８０、８１、８２のパターニング後に、ナノワイヤ３０の露出した部分が絶縁される（工程２６３）。これは、ナノワイヤの露出した部分の側壁に対して絶縁スペーサ１１０を最初に形成することにより行われる。更に、絶縁スペーサ１１２は、ゲートハードマスク９０の側壁にも形成される。スペーサ１１０、１１２は、例えばＳｉＮのような絶縁層材料をブランケット堆積し、絶縁層材料の一部を除去して形成され、スペーサ１１０がナノワイヤ３０の露出した部分の側壁上に形成され、スペーサ１１２がゲートハードマスク９０の側壁上に形成される。絶縁層材料の一部の除去は、絶縁層材料のエッチングにより行っても良い。絶縁スペーサ１１０は、ナノワイヤを正確に絶縁する必要はない。本発明の具体例では、スペーサ１１０の無い上部絶縁も可能である。それにもかかわらず、任意的なスペーサ１１０は、金属ゲートの交差汚染を避けるために有利である。更に、絶縁スペーサ１１０は、また、歪エンジニアリングのストレッサ層としても使用できる。歪エンジニアリングは、バンドギャップの変動に繋がり、同調効率（efficiency tuning）を調整できる。
【０１０５】
絶縁スペーサ１１０、１１２の上に、またはこれの代わりに、更に絶縁層１１１が、ゲートハードマスク９０、絶縁スペーサ１１０、およびナノワイヤ３０の露出した部分の上に形成されても良い（工程２６２）。更に絶縁層１１１が堆積されても良い。これは、例えばＨＤＰ酸化物を含みまたはからなるものでも良い。例えば堆積により形成された後、更に、絶縁層１１１は、例えばＣＭＰのような機械的平坦化工程により平坦化され、ナノワイヤ３０の上部を露出するように、絶縁材料のエッチバックが行われても良い（工程２６４）。これは図２５に示される。更に、絶縁材料１１１は、ハードマスク材料９０と異なっても良いが、更なる接合領域の開口中に使用されるエッチングおよび洗浄ケミストリと互換性を有するべきである。
【０１０６】
ナノワイヤ３０の上部を露出させた後に、例えばエッチバックにより、ナノワイヤ３０の上部からキャップ層１７０が除去され（工程２６５）、ナノワイヤ３０の犠牲材料２１を露出させる。図２６参照。キャップ層１７０のこのエッチバックは、ナノワイヤ３０の１つの型に対して選択的に行われる。図２６では、右側のナノワイヤ３０ａについて示される。
【０１０７】
キャップ層１７０のそのようなエッチバックのために、レジストパターニングが用いられても良く、これは、底部接合３３ａを形成するための底部接合注入のためのレチクルと同じレチクルに基づいても良い。このように形成されたレジストマスク（図示せず）は、特定の型の１またはそれ以上のナノワイヤ３０でキャップ層１７０をエッチバックするために使用してもよく、一方、他の型のナノワイヤは、キャップ層１７０で覆われたまま残る。
【０１０８】
キャップ層１７０をエッチバックした後に、ナノワイヤ３０ｂのキャップ層１７０をエッチバックすることで露出するナノワイヤ３０ａ中の犠牲層２１が、チャネル３４の材料と、キャップ層１７０の材料に対して、例えばｃ−ＳｉＧｅのような犠牲層材料２１の選択的なエッチバックのような、適当な選択除去メカニズムにより除去される（工程２６６）。得られた孔が、例えばその場堆積により、例えばＰ＋ドープされたｃ−ＳｉＧｅのような好適なトンネルダイオード材料４１で充填される。特別な具体例では、トンネルダイオード材料４１はＳｉ１−ｘＧｅｘであり、ここでｘ＞０．５である。本発明の特定の具体例では、犠牲層２１を除去する工程とトンネルダイオード材料４１を形成する工程は、１つのエピリアクタ中で、１つの工程で行うことができる。トンネルダイオード材料４１のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、このドーピングレベルは１０１９／ｃｃから１０２０／ｃｃの範囲でも良い。トンネルダイオード材料４１のドーピングレベルは、底部接合３３ａのドーピングレベルより高くても良い。
【０１０９】
第１トンネル接合４１の形成後、例えば保護酸化物のような保護材料が、この第１トンネル接合の上に、例えば堆積で形成されても良い（図示せず）。キャップ層１７０が、続いて、具体例では左側のナノワイヤ３０ｂのレベルで示される、第２型のトンネル接合のレベルまでエッチバックされる。キャップ層１７０のこのエッチバックのために、レジストパターニングが用いられても良く、これは底部Ｐ＋接合注入３３ｂのレチクルと同じレチクルに基づいても良い。このように形成されたレジストマスク（図示せず）は、第２の型の１またはそれ以上のナノワイヤ３０ｂのレベルで、キャップ層１７０をエッチバックするのに用いても良い。
【０１１０】
第２の型のナノワイヤ３０ｂのレベルでキャップ層１７０をエッチバックした後、キャップ層１７０のエッチバックにより露出したナノワイヤ３０ｂ中の犠牲層２１が、例えばｉ−Ｓｉのようなチャネル３４の材料と、キャップ層１７０の材料に対して、例えばｃ−ＳｉＧｅのような犠牲層材料２１の選択的エッチバックのような、適当な選択的除去メカニズムにより除去される。得られた孔は、例えばその場堆積により、例えばＮ＋ドープされたｃ−ＩＩＩ／Ｖ材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、またはそれらの二元系、三元系、または四元系化合物のような、好適なトンネルダイオード材料５２を用いて充填される（工程２６７）。本発明の特定の具体例では、犠牲層２１の除去工程と、トンネルダイオード材料５２の形成工程が、エピリアクタ中の１つの工程で行われる。トンネルダイオード材料５１のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、ドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。トンネルダイオード材料５２のドーピングレベルは、底部接合３３ｂのドーピングレベルより高くても良い。
【０１１１】
本発明の具体例の特徴は、相補型ＴＦＥＴの場合に、第１の型のナノワイヤ３０ａが最初に開口され、この後に第２の型のナノワイヤ３０ｂが開口されることである。この方法で、異なる型のナノワイヤ３０ａ、３０ｂに対して、同じ基板領域の上に在るにもかかわらず、異なるプロセスが行える。
【０１１２】
プロセスの残りは、第１の具体例に関して記載した通りであり、ここでは再度繰り返さない。これは、トンネルダイオードルーチン材料を形成しパターニングする工程（工程２６８）、ゲート、接合、および基板のコンタクトを開口する工程（工程２６９）、開口部の側壁に保護を形成し、露出したゲート、接合、および基板のコンタクトをシリサイド化する工程（工程２７０）、および充填材料で開口を再充填する工程の幾つかまたは全ての工程を含んでも良い。更に、このように得られた半導体デバイスは、標準のバックエンドオブラインＣＭＯＳプロセスに適合しても良い。
【０１１３】
上述のような第１および第２の具体例の双方において、形成されるヘテロ接合層４１、５２の膜厚およびナノワイヤ３０ａ、３０ｂの直径ΦＮＷに依存して、格子不整合による、チャネル３４とヘテロ接合４１、５２との間の界面において、欠陥が現れる。この問題は、薄い結晶ヘテロ接合、例えば図２８に示すような複数の結晶層２３０、２３１を含む結晶ヘテロ接合を成長し、続いてアモルファス層２３２を用いたヘテロ接合の成長を続けることで解決できる。結晶層２３０、２３１は、例えばｃ−Ｇｅおよびｃ−ＳｉＧｅ層である。これは、小さなウインドウ中でのファセット限定成長（facet limited growth）を避ける。欠陥の無いチャネル／ヘテロ接合界面は、最大Ｇｅ含有量とドーピング濃度を有する結晶層の膜厚を制限することにより得られる。トンネリングは、可能な限り急峻な接合プロファイルとともに低くなる最大バンドギャップに影響されない。本発明の特定の具体例では、例えば１０原子層より多くない、または５原子層より多くない、２０原子層を越えないような数原子層の純粋なＧｅまたは（可能な限り高いＧｅ含有量を有する）ＳｉＧｅが、チャネル３４とのＰ型トンネル接合の界面に形成され、チャネル３４中でのＰ型ドーパントの拡散、例えばＢ拡散を避ける。これは、接合の急峻性を改良する。
【０１１４】
１の具体例では、ｐ＋ソースに対して、層２３１、２３２はＢドープ層でも良い。例えばｃ−Ｇｅ層のような拡散バリア層２３０の下に、ｎ＋Ｓｉ層２３３が形成されても良い。熱量に対する制限は重要である。
【０１１５】
ｎ＋ソース（例えばＩＩＩ−Ｖ材料）に対して、ｐ＋層は層２３３のための良好な選択肢である。ｎ＋領域が、ｐ＋トンネルダイオード２３２とｉ−Ｓｉチャネル３４との間に形成されても良い。
【０１１６】
発明は、図面および先の説明に詳細に開示され、記載されるが、そのような開示や記載は、例示または具体例であり、限定的でないと考えられる。発明は、記載された具体例に限定されない。
【０１１７】
記載された具体例の変形は、請求された発明を実行する当業者により、図面、明細書、および添付の請求の範囲の検討から理解され、果たされる。請求の範囲において、「含む（comprising）」の文言は、他の要素や工程を排除するものではなく、不定冠詞「ａ」、「ａｎ」は複数を排除しない。単体の処理装置または他の単位は、この請求の範囲で列挙された多くの部材の機能を満たす。所定の措置が、相互に異なる従属請求項で列挙されるという単なる事実は、それらの措置の組み合わせが有利に使用できないことを示すものではない。請求の範囲中の参照符号は、範囲を制限するものと解釈すべきでない。
【０１１８】
本発明の所定の特徴または形態を記載する場合の、特定の用語の使用は、用語が関連する発明の特徴や形態の特定の特徴を含むように限定するために、特定の用語をここで再定義することを暗示するものと取るべきではない。
【技術分野】
【０００１】
本発明は、半導体デバイスとナノテクノロジの分野に関する。特に、本発明は、ナノ構造の半導体デバイスに関し、更にはヘテロ構造ナノワイヤを有するトンネル電界効果トランジスタと、集積されたナノワイヤを有するそのようなトンネル電界効果トランジスタデバイスの製造方法に関する。特に、本発明は、相補型の垂直ＴＦＥＴの製造方法、およびそれにより得られた相補型ＴＦＥＴに関する。
【背景技術】
【０００２】
マイクロエレクトロニクスデバイスは、一般に、半導体基板上に集積回路として作製される。相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路のコア素子の１つである。ＣＭＯＳトランジスタの寸法と動作電圧は連続して低減され、集積回路のより高い特性とパッケージ密度が得られる。
【０００３】
ＣＭＯＳトランジスタの小型化により問題の１つは、電力消費が増加し続けることである。これは、一部はリーク電流が増加するため（例えば、短チャネル効果による）で、および供給電圧の低減が困難になるためである。後者は主に、閾値下の傾きが最低で約６０ｍＶ／ｄｅｃａｄｅに制限され、オンからオフへのトランジスタのスイッチングは所定の電圧の変化と、それゆえに最小の供給電圧を必要とするためである。
【０００４】
トンネル電界効果トランジスタ（ＴＦＥＴ）は、短チャネル効果が無いこと、低いオフ電流のために、一般には、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者として宣伝される。ＴＦＥＴの他の特徴は、閾値下の傾きが、従来のＭＯＳＦＥＴの物理的限界である６０ｍＶ／ｄｅｃより小さく、潜在的により低い供給電圧が使用できることである。しかしながら、ＴＦＥＴは一般には、トンネルバリアの高抵抗に関連する欠点である、低いオン電流に悩まされる。
【０００５】
シリコン系ＴＦＥＴは、高品質のシリコン互換性のあるゲート誘電体の作製の既存の専門知識の完全な再利用ができるため、最も魅力的である。しかしながら、大きなバンドギャップのシリコン中の、小さなバンドからバンドへのトンネル効率は、すべてのシリコンＴＦＥＴの低いオン電流となる。シリコンチャネルを維持しながら、オン電流を改良するために、ヘテロ構造の組み込みが提案された。
【０００６】
ＥＰ１９００６８１では、ナノワイヤを用いる改良されたＴＦＥＴの製造方法が開示されている。この方法は、基板上にソースコンタクトを形成する工程と、ソースコンタクト上に集積されたソース領域、チャネル領域、ヘテロ部分、およびドレイン領域を有するナノワイヤ構造を成長させる工程とを含む。ソース領域、チャネル領域、およびドレイン領域は、第１半導体材料から形成され、ヘテロ部分は、第１半導体材料の格子定数とは異なる格子定数を有する第２材料から形成される。この方法は、更にソース領域、チャネル領域、ヘテロ部分、およびドレイン領域を、所望のドーピングレベルとドーパント型に選択的にドープする工程と、ゲート誘電体およびゲート電極を、ナノワイヤ構造の側壁上に堆積させる工程と、ナノワイヤのドレイン領域上にドレインコンタクトを形成する工程と、を含む。
【０００７】
異なるＴＦＥＴ集積のアプローチも存在する。それらは、一方ではトップダウンアプローチ、他方ではボトムアップアプローチに分類しても良い。公知のトップダウンアプローチでは、底部接合、本来的にドープされたＳｉ、および上部ダイオード（その場ドープされたＳｉまたはヘテロ構造）が、ナノワイヤのパターニング前にエピタキシャル成長される。相補型デバイスは、２つの工程でエピタキシャル成長を必要とする。１つがＰトップを有するものとＮトップを用いるものである。公知の触媒ベースのボトムアップアプローチを用いる問題は、金属汚染（metal contamination）である。それゆえに、ナノワイヤは、酸化物テンプレート中に選択的に成長できる（ホール内の成長）。これは、本来的なＳｉチャネルをその場で選択成長し、続いて相補型デバイスの集積スキームを複雑にするヘテロ接合の成長を行うことを意味する。
【発明の概要】
【０００８】
本発明の具体例の目的は、ナノワイヤのような細長いナノ構造を用いた半導体デバイス構造のための、良好な製造方法を提供することである。
【０００９】
上記目的は、本発明にかかる方法で成し遂げられる。対応するデバイスも提供される。
【００１０】
第１の形態では、本発明は、少なくとも１つのナノワイヤトンネル電界効果トランジスタ（ＴＦＥＴ）半導体デバイスの製造方法を提供する。この方法は、その上に犠牲材料の層を有するチャネル材料の層を含むスタックを形成する工程と、スタックから材料を除去して、チャネル材料の層と犠牲材料の層から少なくとも１つのナノワイヤを形成する工程と、少なくとも１つのナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程と、を含む。
【００１１】
少なくとも１つのナノワイヤ中の、ヘテロ材料の存在は、ＴＦＥＴデバイス中のトンネリングを増加させる。本発明の具体例にかかる方法は、提案されたようにヘテロ接合材料による犠牲材料の置き換えが、ナノワイヤＴＦＥＴ半導体デバイスの製造プロセスを、ナノワイヤのドーパント型から独立にするとして有利である。
更に、本発明の具体例では、不整合より薄い、少量のヘテロ材料のみが成長され、これにより得られたデバイスは従来技術のデバイスに比較して、より少ない不整合を示す。
【００１２】
本発明の具体例にかかる方法では、スタックを形成する工程は、結晶チャネル材料の層を形成する工程を含む。そのような結晶材料は、あとでキャップ層を成長させても良い。
【００１３】
本発明の具体例にかかる方法は、更に、少なくとも１つのナノワイヤを形成した後に、絶縁材料中に少なくとも１つのナノワイヤを埋め込む工程を含んでも良い。
【００１４】
本発明の具体例にかかる方法は、更に、少なくとも１つのナノワイヤを絶縁材料中に埋め込む工程の前に、キャップ層を用いて少なくとも１つのナノワイヤを覆う工程を含んでも良い。そのようなキャップ層は、更なるＴＦＥＴデバイスの処理中に、上部に規則的で均一な層を形成するための基礎を提供できる。
【００１５】
少なくとも１つのナノワイヤをキャップ層で覆う工程は、例えばシリコンのような、数原子層の半導体材料を形成する工程を含んでも良い。
【００１６】
本発明の具体例にかかる方法では、少なくとも１つのナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、犠牲材料の選択的なエッチバック工程を含んでも良い。これは容易で公知のプロセスである。
【００１７】
本発明の具体例にかかる方法は、更に、ナノワイヤの周囲にゲートスタックを形成する工程を含む。このように、一面のゲートが形成される。
【００１８】
本発明の具体例にかかる方法では、ナノワイヤ中の犠牲材料をヘテロ材料で置き換える工程は、ゲートスタックを形成する前に行っても良い。これは、この時点でゲート誘電体は存在せず、それゆえに、犠牲材料をヘテロ接合材料で置き換えるプロセスにより、ゲート誘電体材料は劣化しないという利点を有する。
【００１９】
しかしながら、代わりの具体例では、ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、ゲートスタックの形成後に行われる。この場合、最後のヘテロ接合は、ヘテロ接合の形成が最初の場合のように多くの熱量に晒されず、これにより、ヘテロ接合からのドーパントの拡散は殆ど起こらない。
【００２０】
本発明の具体例にかかる方法は、少なくとも１つの第１ドーパント型のナノワイヤトンネル電界効果トランジスタ半導体デバイスと、少なくとも１つの第２ドーパント型のナノワイヤトンネル電界効果トランジスタ半導体デバイスとのを作製するための配置に関する。そのような場合、ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換えることは、少なくとも１つの第１ドーパント型のナノワイヤに対して行われ、その後に少なくとも１つの第２ドーパント型のナノワイヤに対して行われる。そのような本発明の具体例にかかる方法は、相補型ＮＷ−ＴＦＥＴの形成を可能にする。
【００２１】
第２の形態では、本発明は、本発明の第１の形態にかかる方法の具体例で得られた半導体デバイスを提供する。
【００２２】
第３の形態では、本発明は、チャネル材料とヘテロ接合を含むナノワイヤを含む少なくとも１つの垂直ＴＦＥＴを含む半導体デバイスを提供する。ナノワイヤは、少なくともチャネル材料とヘテロ接合との界面において、ゲートスタックの下でシェルにより囲まれる。シェルは、例えば結晶シェルでも良い。シェルは、例えばシリコンシェルでも良い。
【００２３】
本発明に具体例にかかる半導体デバイスでは、少なくとも２つの垂直ＴＦＥＴが形成され、少なくとも２つの垂直ＴＦＥＴの少なくとも２つは、異なる型である。第１の型はＮ型のＴＦＥＴでも良く、第２の型はＰ型のＴＦＥＴでも良い。そのようなデバイスは相補型デバイスである。
【００２４】
本発明の具体例にかかるＮＷ−ＴＦＥＴの製造方法の利点は、Ｓｉ系材料とプロセスの知識が、ＮＷ−ＴＦＥＴの作製に使用することができるため、ＮＷ−ＴＦＥＴの製造が、現状のＳｉ系技術デバイスに組み込まれて容易に処理できることである。
【００２５】
本発明の具体例にかかる製造方法は、同じ基板領域上に異なるドーパント型のＮＷ−ＴＦＥＴ（相補型ＴＦＥＴ）のプロセスを可能にする点で、従来の製造方法とは区別される。
【００２６】
本発明の特別で好適な形態は、独立および従属の請求項とともに詳しく述べられる。従属請求項の特徴は、適当に、単に請求項に記載された通りではなく、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良い。
【００２７】
本発明と従来技術を越えて達成される利点をまとめる目的で、本発明の所定の目的と利点が上のように述べられた。もちろん、そのような目的や利点の全てが、本発明の特定の具体例に関して達成される必要が無いことは理解される。このように、例えば当業者は、ここで教示または示唆される他の目的や利点を達成する必要なしに、ここで教示される１つの長所や長所のグループを達成または最適化する方法で、本発明が具体化または実行されることを理解するであろう。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の具体例にかかる相補型垂直ＴＦＥＴの製造方法のフローチャートである。
【図２】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図３】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図４】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図５】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図６】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図７】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図８】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図９】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１０】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１１】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１２】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１３】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１４】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１５】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１６】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１７】本発明の第１の具体例にかかる製造方法の一連のプロセス工程を示す。
【図１８】本発明の第２の具体例にかかる相補型垂直ＴＦＥＴの製造方法のフローチャートである。
【図１９】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２０】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２１】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２２】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２３】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２４】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２５】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２６】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２７】本発明の第２の具体例にかかる製造方法の一連のプロセス工程を示す。
【図２８】第１および第２の具体例にかかる方法の双方で実行できる、ヘテロ接合のための代わりの具体例を示す。
【００２９】
図面は単に模式的であり限定するものではない。図面において、図示目的で、幾つかの要素の大きさは誇張され縮尺通りに記載されていない。
【００３０】
異なる図面において、同一の参照符号は、同一または類似の要素を示す。請求項中の参照符号は、その範囲を限定するように解釈すべきでない。
【具体例の詳細な説明】
【００３１】
本発明は、少なくとも１つのナノワイヤトンネル電界効果トランジスタ半導体デバイスの製造方法を開示する。本発明の具体例にかかる方法は、その上部に犠牲材料の層を有するチャネル材料の層を含むスタックを形成する工程と、スタックから材料を除去して、チャネル材料の層と犠牲材料の層からナノワイヤを形成する工程と、ナノワイヤ中の犠牲材料をヘテロ接合で置き換える工程とを含む。ヘテロ接合材料は、ナノワイヤ中の他の半導体材料とは異なる半導体材料である。
【００３２】
本発明の具体例にかかる方法は、このように、犠牲層の導入と、その後のヘテロ材料によるこの犠牲層の置き換えを含む。
【００３３】
本方法の一つの具体例にかかる方法では、相補型ＴＦＥＴ、即ち、異なるドーパントの型を有するナノワイヤを有するＴＦＥＴが製造される。この具体例にかかる方法では、底部分離層が研磨された後に犠牲層が置き換えられ、（ＣＭＰ後またはウエットエッチバック後に）犠牲層が露出する。次に、犠牲層が、以下の２つの工程（ナノワイヤのそれぞれのドーパント型に対する工程）：
ダミーＰトンネルダイオードの開口およびエッチバックと、Ｐトンネルダイオードの成長、
ダミーＮトンネルダイオードの開口およびエッチバックと、Ｎトンネルダイオードの成長、
によりヘテロ接合により置き換えることができる。
【００３４】
本方法の他の具体例では、犠牲層を有するナノワイヤを含むＴＦＥＴ半導体デバイスは、上部の分離が形成されるまで処理される。次に、犠牲層が、上述のようにヘテロ接合により置き換えられる。
【００３５】
本発明の具体例にかかる方法の利点は、異なるドーパント型のナノワイヤＴＦＥＴ、即ちＮ−ＴＦＥＴおよびＰ−ＴＦＥＴのためのナノワイヤパターニングが同じであることである。ナノワイヤの高さが制御され、双方のデバイスに対して同じスタックが得られても良い。ナノワイヤの直径ΦＮＷが十分小さい場合、底部接合は、マスク注入工程と拡散工程により形成される。
【００３６】
本発明の具体例にかかる方法は、トンネル接合上でのゲートオーバーラップ（可能な限り多くオーバーラップする方が良い）のより良い制御を提供する。チャネル長が制御される。ファセットフリー（facet-free）のチャネル材料が、そこから出発するために形成される。
【００３７】
本発明の具体例にかかる方法は、ダメージの無いウエハ表面、即ちＳｉ表面の上へのエピタキシャル成長を提供する。本発明の具体例にかかる方法は、より少ない緩和を提供する。欠陥に関する問題は、小さな露出成長表面のために接合／チャネル界面で殆ど起こらない。ナノワイヤの直径が小さくなるほど、格子不整合とともに起きる問題はより少なくなる。成長速度のウインドウサイズへの依存性を低減するために、まず結晶ヘテロ接合から始まり、アモルファス層を用いた成長を続ける可能性がある。
【００３８】
特定のドーパントの型について以降で参照された場合、これは説明を容易にするためになされ、発明を限定するものではない。以降で与えられる例において、本発明を変えることなく、材料およびドーパントの型は、他の好適な材料はドーパントの型により置き換えることができる。
【００３９】
本発明は、本発明の多くの具体例の詳細な説明により記載される。本発明の他の具体例が、本発明の真の精神や技術的教示から離れることなく、当業者に知識に従って行え、本発明は添付された請求項の文言によってのみ限定されることは明らかである。特に、本発明の具体例は、ナノワイヤを参照しながら述べられるが、これは発明を限定することを意図するものではなく、この文言は、ナノロッド、ナノウイスカー、および他の細長い、縦軸を有する実質的に円筒または多角形の構造を含む、細長いナノ構造のいかなる例も含むことを意図する。
【００４０】
本発明の第１の具体例にかかる方法は、図１に示されるフローチャートに模式的に示され、以下に詳細に述べられる。しかしながら、これは単に本発明にかかるデバイスを形成するための好適な例を示すだけで、これ以降に記載された一連のプロセス工程は本発明を限定しないことが理解される。
【００４１】
第１の具体例にかかる方法は、少なくとも１つのナノワイヤを有するトンネル電界効果トランジスタ（ＴＦＥＴ）（ＮＷ−ＴＦＥＴとも呼ばれる）の作製を開示し、このナノワイヤは、チャネル領域、ソース／ドレイン領域、ここで呼ばれる底部および上部の接合、およびヘテロ部分を含む。ヘテロ部分は、チャネル領域と、ソース／ドレイン領域の１つとの間に配置される。
【００４２】
第１工程２００では、基板２０が提供される。好適には、基板２０は半導体基板である。特定の具体例では、基板は、例えばシリコン基板、ＩＶ族材料の基板、ＩＩＩ／Ｖ材料の基板、またはシリコンオンインシュレータ（ＳＯＩ）基板である。例えばシリコン基板のような半導体基板２０は、本来的に特定のドーパントの型、例えばｐ型ドープ（例えばＢドープ）で低ドープされても良い。例えば、基板２０のドーピングレベルは、本来的（intrinsic）から１０１６／ｃｃドーピングの範囲でも良い。特定の具体例では、基板２０のドーピングレベルは、本来的（intrinsic）から１０１４／ｃｃドーピングまでの範囲である。ドーピングは、（例えば、基板材料の成長中に適当なドーピングガスを加えることにより）基板材料の形成中に行われても良く、または基板材料の形成後に行われても良い。半導体基板２０は、基板上に形成される、ＮＷ−ＴＦＥＴ構造のためのナノワイヤチャネルおよび底部接合領域を形成するのに好ましい厚さを有し、例えば２０ｎｍと７５０μｍの間である。
【００４３】
基板２０の主表面の上に、犠牲層２１が形成される（工程２０１）。犠牲層は、下方の基板２０に対して、およびその上に形成されるハードマスク２２に対して、選択的に除去できる好適な材料から形成される。犠牲層２１は、ゲートからソースコンタクトを分離するのに十分な膜厚を有し、およびゲートオーバーラップを有しても良く、例えば約１２０ｎｍの膜厚である。犠牲層２１は、例えばアモルファスＳｉＧｅのような、例えばアモルファス半導体材料を含むかまたはからなる。ＳｉＧｅは、シリコン基板２０の上に適用される半導体材料として特に良い。これは、従来のシリコンプロセスの道具を用いてシリコンウエハの上に作製でき、ＳｉおよびＳｉＯ２に対して選択的にエッチングできるためである。
【００４４】
基板２０と犠牲層２１は、共にスタック２４を形成しても良い。
【００４５】
ハードマスク層２２が、スタック２４の上に形成される（工程２０２）。ハードマスク２２は、例えばリソグラフィ（パターニング）中に用いるのに適した材料からなり、例えば低温酸化物または窒化物である。ハードマスク層２２は、犠牲層２１の上に堆積させても良い。ハードマスク２２は、下方の基板２０と犠牲層２１をパターニングした後に形成される。ハードマスク２２は、更なるプロセス中に下方の犠牲層を保護するのに適した膜厚を有し、このため犠牲層の膜厚に依存するこの膜厚は、例えば１ｎｍから１００ｎｍまでの範囲の膜厚である。
【００４６】
次の工程２０３では、ハードマスク層２２、犠牲層２１、および基板２０がパターニングされる。これは、ハードマスク２２の上で、例えばスピンコーティングにより、下方の層をパターニングするために配置された層を形成することにより得られる。下方の層をパターニングするために配置された層はレジスト層でも良い。下方の層をパターニングするために配置された層は、例えばリソグラフィによりそれ自体がパターニングされ、続くプロセス工程中に、下方の層２０、２１の選択された領域を保護するナノメータスケールの一時的なマスク２３を形成しても良い。示された特定の方法では、マスク２３により保護された選択された領域のいくつかは、後に、プロセス中にナノワイヤが形成される領域である。図２に符号２５で示された、マスク２３の他の領域は、ＣＭＰ後に適当な平坦性を確実にするために形成される。
【００４７】
マスク２３は、次に、マスク２３の下方の層、ハードマスク２２、犠牲層２１、および基板２０を処理するために使用される。基板２０の一部と同様に、ハードマスク２２および犠牲層２１は、マスクの特徴２３が存在しない位置から、例えばドライエッチングのような、適当な方法により除去され、これにより基板の残りの部分の上に、少なくとも１つのナノワイヤ３０を形成する。このように形成された少なくとも１つのナノワイヤ３０は、図３に示すような傾斜した底部形状を有しても良い。そのような傾斜した底部形状３１は、ナノワイヤ３０の安定性を改良する。ナノワイヤ３０の直径は、例えば２ｎｍと２００ｎｍの間のような１ｎｍと５００ｎｍの間であり、ナノワイヤの長さは、例えば１０ｎｍと１μｍの間のような５ｎｍと２μｍの間でもよく、材料層の膜厚や基板２０中のエッチング深さに依存する。少なくとも１つのナノワイヤ３０の形成後、少なくとも１つのナノワイヤ３０の下方でウエル注入（工程２０５）が行われ、所定のドーパント型のウエル３２を基板２０中に形成しても良い。例えば、第１ドーパント型のウエル３２（例えばＮ型ウエル）は、第２ドーパント型（Ｐ型）の底部接合を有するナノワイヤ３０が形成された基板２０に形成されても良く、第１ドーパント型（Ｎ型）の底部接合３３を有するナノワイヤ３０が形成された基板２０に形成されても良い。好適なマスクおよび好適なドーパント元素は、ウエル注入を行うために使用され、最初に第１ドーパント型の１またはそれ以上のウエル３２ａと、その後に第２ドーパント型の１またはそれ以上のウエル３２ｂが、（またはその逆に）形成されても良い。同様に図４参照。ウエル注入が行われた後に、アニールが行われて、ドーパント原子が、結晶格子中の置換位置に拡散する。
【００４８】
形成されたウエル３２中およびナノワイヤ３０の底部において、特定のドーパント型を用いて底部接合注入が行われ（工程２０６）、ナノワイヤ３０の底部接合３３を形成する。ドーパント型は、底部接合３３がその中に形成されるウエル３２のドーパント型とは異なる。底部接合３３のために使用されるドーパント型は、デバイスタイプ（動作モード）を決定する。底部接合３３のドーパントレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。特定の具体例では、底部接合３３のドーニングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。好適なマスクおよび好適なドーパント元素が、底部接合注入を行うために使用される。注入が行われた後に、アニールが行われて、結晶格子中とナノワイヤの下方の置換位置に、ドーパント原子を拡散させる。
【００４９】
ウエル注入と底部接合注入の双方は、０°傾斜で行われても良い。その場合、ハードマスク２２と犠牲層２１は、注入中に、ナノワイヤ３０の基板２０材料により形成されたチャネル３４を保護する。
【００５０】
任意的に、増加した保護のために、図示はしないが、注入は、ナノワイヤ３０のチャネル３４の上に、例えば酸化層のような保護層の堆積後に行って、チャネル３４中への種の注入を避けても良い。代わりに、ポストエッチキュアリング酸化物（post etch curing oxide）の存在下で行っても良い。そのようなポストエッチキュアリング酸化物は、ドーパントがチャネル３４中に注入されるのを防止し、存在しうる欠陥をキュアして、エッチングダメージを除去してチャネル３４の側壁を平坦にする。結果の構造を図３に示す。
【００５１】
ウエル３２と底部接合３３の注入後、例えば、エッチバックやレジスト剥離によりハードマスク２２が除去され、例えばその場除去が行われる（工程２０７）。
【００５２】
次の工程２０８で、少なくとも１つのナノワイヤの周囲、および複数のナノワイヤが形成された場合にはナノワイヤ３０の間に、底部絶縁層４０が形成される。この方法で、１またはそれ以上のナノワイヤ３０が、絶縁層４０中に埋められる。この絶縁層４０は、ナノワイヤ３０を互いに絶縁する。底部絶縁層４０は、例えば低誘電率（low-k）酸化物、ＨＤＰ酸化物、または他の好適な絶縁材料、例えば等方的に堆積された絶縁材料のような酸化物を含み、またはからなる。ナノワイヤ３０ａ、３０ｂの傾斜した底部形状３１は、トレンチの充填に有利であり、ナノワイヤの間の空間の充填をより容易にする。更に、ナノワイヤ３０ａ、３０ｂの傾斜した底部形状は、良好な機械的安定性を与える。
【００５３】
底部絶縁層４０は、例えばＣＭＰにより平坦化され、ナノワイヤ３０の上で停止する。代わりに、底部絶縁層４０が、ナノワイヤ３０の上のレベルまで平坦化され、更に、ナノワイヤ３０の上のレベルまでエッチバックされても良い。
【００５４】
少なくとも１つのナノワイヤの周囲に底部絶縁材料４０を形成し、それを平坦化した結果を図４に示す。図４は、異なる型のウエル３２ａ、３２ｂの上にそれぞれ形成され、異なる型の底部接合３３ａ、３３ｂを有する、異なる型の２つのナノワイヤ３０ａ、３０ｂの特別な場合を示す。図４では、先の工程中にＰウエル３２ａとＮウエル３２ｂが形成された具体例が示される。形成された底部接合は、Ｐウエル３２ａ上のナノワイヤ３０ａの底部におけるＮ＋接合３３ａ、およびＮウエル３２ｂ上のナノワイヤ３０ｂの底部におけるＰ＋接合３３ａである。
【００５５】
絶縁層４０の平坦化と、可能なエッチバックの後に、この層４０は、第１の型のトンネル接合のレベル（実際、これは第１の型の１またはそれ以上のナノワイヤのレベルである）で開口され（工程２０９）、これは記載された具体例では、Ｐウエル３２ａ中のＮ＋接合３３ａの上に形成される右側のナノワイヤ３０ａのレベルである。この絶縁層４０の開口では、例えば保護酸化物のような保護材料５０が形成されても良く、レジストパターニングが用いられてもよく、これらは、底部接合３３ａを形成するために、底部接合注入のためのものと、同じレチクルに基づいても良い。このようにして形成されたレジストマスクは、図５の右側に示されたように、特定の型の１またはそれ以上のナノワイヤ３０のレベルで、絶縁層４０を開口するために使用されても良い。
【００５６】
次の工程２１０では、絶縁層４０を開口した後に、絶縁層４０の開口により露出したナノワイヤ３０ａ中の犠牲層２１が、適当な選択除去メカニズムにより除去される。例えば、ｉ−Ｓｉのようなチャネル３４の材料、および酸化物のような絶縁層４０の材料に対して、α−ＳｉＧｅのような犠牲層材料の選択的なエッチバックにより除去される。この得られた孔は、例えばその場堆積により、例えばＰ＋ドープｃ−ＳｉＧｅのような第１の型の適当なトンネルダイオード材料４１を用いて充填される。特定の具体例では、トンネルダイオード材料４１は、ＳｉｘＧｅ１−ｘ（ｘ＞０．５）である。本発明の特定の具体例では、犠牲層２１の除去工程と、トンネルダイオード４１の形成工程が、エピリアクタ中の１つの工程で行われる。トンネルダイオード材料４１のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、ドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。トンネルダイオード材料４１のドーピングレベルは、底部接合３３ａのドーピングレベルより高くても良い。
【００５７】
次の工程２１１では、第１トンネル接合４１の形成後に、例えば保護酸化膜のような保護材料５１が、例えば堆積により、この第１トンネル接合４１の上に形成される。絶縁層４０が、次に、Ｐ＋接合３３ｂの上に形成された第２の型のトンネル接合のレベルで、記載された具体例では左側のナノワイヤ３０ｂのレベルで、開口される。絶縁層４０のこの開口のために、レジストパターニングが用いられ、これは底部Ｐ＋接合注入３３ｂのためのレチクルと同じレチクルに基づいても良い。このように形成されたレジストマスクは、図６の左側に示したように、所定の型の１またはそれ以上のナノワイヤ３０のレベルで、絶縁層４０を開口するために使用してもよい。
【００５８】
次の工程２１２では、絶縁層４０を開口した後に、絶縁層４０の開口により露出したナノワイヤ３０ｂ中の犠牲層２１が、適当な選択除去メカニズムにより除去される。例えば、ｉ−Ｓｉのようなチャネル３４の材料、および酸化物のような絶縁層４０の材料に対して、α−ＳｉＧｅのような犠牲層材料の選択的なエッチバックにより除去される。この得られた孔は、例えばその場堆積により、例えばＮ＋ドープのｃ−ＩＩＩ／Ｖ材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの二元系、三元系、および四元系化合物のような、第２の型の適当なトンネルダイオード材料５２を用いて充填される。本発明の特定の具体例では、犠牲層２１の除去工程と、トンネルダイオード材料５２の形成工程が、エピリアクタ中の１つの工程で行われる。トンネルダイオード材料５２のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、ドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。トンネルダイオード材料５２のドーピングレベルは、底部接合３３ｂのドーピングレベルより高くても良い。
【００５９】
本発明の具体例の特徴は、相補型ＴＦＥＴの場合に、第１の型のナノワイヤ３０ａが開口され、この後に第２の型のナノワイヤ３０ｂが開口されることである。この方法で、異なる型のナノワイヤ３０ａ、３０ｂに対して、異なるプロセスが行える。これは、異なる材料の選択が不可能なブランケット型のプロセスとは異なる。
【００６０】
異なる型のナノワイヤ３０のためのトンネルダイオード材料４１、５２の形成後に、底部絶縁層４０が、例えばエッチバックにより部分的に除去される（工程２１３）。そのような除去は、例えばｉ−Ｓｉのようなチャネル材料や、例えばｃ−ＳｉＧｅやＣ−ＩＩＩ／Ｖ材料のような上部接合のＰ型およびＮ型の材料４１、５２に対して選択的である。部分的な除去後に残される絶縁層材料４０の量は、底部絶縁層６０を形成する。底部絶縁層６０の膜厚は、寄生ゲートキャパシタンスを抑制し、ゲートリークを回避し、デバイスの二極性挙動を抑制し、シート抵抗を低減するためにゲート領域の外側の本来的なＳｉチャネルを可能な限り短くするために必要となるゲート領域の外側の本来的なチャネル長を決定する。
【００６１】
底部絶縁層６０の好適な膜厚を形成した後に、図８に示すように、例えばＳｉ／ＳｉＧｅナノワイヤのような露出したナノワイヤの周囲に、薄い結晶シェル７０を成長する（工程２１４）。シェル７０は、約１ｎｍから約３ｎｍの膜厚を有し、好適には単に数モノレイヤの膜厚である。シェル材料はチャネル材料とヘテロ接合材料に依存し、これはシェル７０が双方と互換性を有しなければならないためである。記載された具体例では、チャネルがｉ−Ｓｉから形成され、ヘテロ接合がｃ−ＳｉＧｅまたはＩＩＩ／Ｖ材料から形成されることを考慮して、Ｓｉはシェル７０の可能性のある候補である。そのようなシェル７０を形成する利点は、接合を越えて、標準的で均一な層がその上に成長されることである。シェル７０は、ヘテロ接合上のゲートオーバーラップ領域で、表面依存のゲート誘電体品質を回避する。シェル７０の膜厚は、集積フローの次のプロセス工程中の、シェル材料の消費（シェル７０は次の工程に耐える）、およびゲートスタックの下でのその存在の電気的影響を考慮に入れて最適化されても良い。
【００６２】
次の工程２１５では、図９に示すように、ゲートスタックは、ナノワイヤ３０ａ、３０ｂのチャネル３４の側壁上に形成され、パターニングされても良い。そのようなゲートスタックは、例えばハフニウム酸化物のような、高誘電率（high-k）酸化物のような、高誘電率（high-k）誘電体層８０を含んでも良く、これは、シェル７０の上と、底部絶縁層６０の上に選択的、部分的に形成される。高誘電率（high-k）誘電体層８０の膜厚は、０．５ｎｍから２０ｎｍの範囲である。ゲート誘電体８０は、チャネル３４の外壁を覆う。高誘電率（high-k）誘電体層８０の上に、金属ゲート８１が形成される。この金属ゲート８１は、ＴＦＥＴの仕事関数を決定する。金属ゲート８１を形成するのに適した金属は、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔおよびそれらの合金である。金属ゲート８１の上に、後に低抵抗金属コンタクトを形成するための好適な材料、例えばａ−Ｓｉ層８２のようなアモルファス半導体層が形成され、これは、ＣＭＯＳ中で、金属ゲート８１を電気的に接続するために使用される。ａ−Ｓｉ層８２の膜厚は、後のプロセス中で得られる、予め決められたシリサイドの膜厚のために最適化される。ゲートスタック全体、即ち高誘電率（high-k）誘電体層８０、金属ゲート８１、およびａ−Ｓｉ層８２は、全体のスタック膜厚が、最小ゲート長を決定するような膜厚を有する。
【００６３】
ゲートスタック８０、８１、８２を形成した後に、異なるゲートスタックを互いに分離するために（図示せず）、ゲートスタックが任意的にパターニングされても良い（工程２１６）。このパターニングは、等方的な方法で、ゲートスタック８０、８１、８２のレジストマスクされたドライエッチングの手段により行われる。特定の具体例では、異なる型のナノワイヤのゲートスタックが互いに電気的に接続されないようにパターニングされる。このパターニングは、金属ゲート８１が誘電体層８０の上に延びないで、それゆえにシェル７０や底部絶縁層６０のいずれとも直接接続しないように行われる。ゲート誘電体８０および金属ゲート８１を含むゲート構造は、全面的なゲート構造として言及される。
【００６４】
ゲートの分離のためのゲートスタックのパターニングは、ゲートスタック堆積の後に、過ぎに行う必要は無く、後に行っても良い。しかしながら、堆積後に直ぐにゲートスタックをパターニングすることは、ＣＭＰのためのダミー構造に近い問題（problems near the dummy structures）を回避する。
【００６５】
次の工程２１７では、ゲートスタック上にゲートハードマスク９０が形成される。このゲートハードマスク９０は、例えばＨＤＰ酸化物のような酸化層でも良い。ゲートハードマスクの材料は、底部絶縁層６０の材料と異なっても良い。形成されたゲートハードマスク９０は、例えばＣＭＰのような機械的平坦化方法により平坦化され、これに続いて、ナノワイヤの周囲のゲートハードマスクの部分を除去するためのエッチバック工程が行われ、図９に示すように、ナノワイヤの上部が露出する。残ったハードマスク９０の膜厚ＴＨＭは、ハードマスク９０を用いたパターニング後に、ゲートスタック８０、８１、８２が、チャネル３４とトンネルダイオード材料４１、５２との間に形成されたトンネル接合の上に重なることを保証するのに十分でなければならない。
【００６６】
もし、ゲートスタック８０、８１、８２が、工程２１６で分離のためにパターニングされなければ、ゲートハードマスク９０は、更に、異なるナノワイヤのゲートが分離される必要があるゲートスタック８０、８１、８２の部分が露出するようにパターニングされる。これを図１０に示す。
【００６７】
ハードマスク９０は、次の工程２１８で、ゲートスタック８０、８１、８２をパターニングするためのハードマスクとして使用される。これは、図１１に示される。ゲートスタック８０、８１、８２のパターニング工程は、ａ−Ｓｉ層８２の露出した部分、金属層８１の露出した部分、および高誘電率（high-k）誘電体層８０の露出した部分の連続した除去工程を含む。ゲートスタック８０、８１、８２をパターニングすることにより、シェル７０の一部が露出する。もし、シェル７０がＳｉシェルの場合、標準ＣＭＯＳのレシピが、更なるプロセスで使用できる。
【００６８】
ゲートハードマスク９０を用いたゲートスタック８０、８１、８２のパターニングにより、ゲート長Ｌｇが規定され、これはハードマスク９０の膜厚ＴＨＭに対応する。更に、ハードマスク９０の膜厚ＴＨＭは、ゲートのオーバーラップＯｇ、即ちゲートがトンネルダイオード材料４１、５２の重なる長さを規定する。
【００６９】
ナノワイヤ３０の傾斜した底部形状３１は、ゲートスタック８０、８１、８２と底部接合３３ａ、３３ｂとの間の直列抵抗とチャネルの長さＬｃを低減しつつ、ゲートスタック８０、８１、８２と基板２０またはウエル３２中の底部接合３３ａ、３３ｂとの間も十分な距離を維持し、これにより、底部接合３３に対する寄生ゲートキャパシタンスを低減する。
【００７０】
ゲートスタック８０、８１、８２のパターニング後に、ナノワイヤの露出部分が絶縁される（工程２１９）。これは、最初に、図１２に示すように、ナノワイヤの露出した部分の側壁に対して絶縁スペーサ１１０を形成することにより、任意的に行われる。更に、絶縁スペーサ１１２が、ゲートハードマスク９０の側壁に形成されても良い。スペーサ１１０、１１２は、例えばＳｉＮのような絶縁層材料のブランケット堆積と、絶縁層の一部を除去して、スペーサ１１０をナノワイヤの露出した部分の側壁上に形成し、スペーサ１１２をゲートハードマスク９０の側壁上に形成することにより形成しても良い。絶縁層材料の部分の除去は、絶縁性層材料のエッチングにより行っても良い。絶縁スペーサ１１０は、ナノワイヤの露出部分を絶縁するために厳格には必要はない。本発明の具体例では、スペーサ１１０を用いない絶縁も可能である。しかしながら、任意的なスペーサ１１０は、金属ゲートの交差汚染（cross contamination）を避けるために有利である。更に、絶縁スペーサ１１０は、歪エンジニアリング（strain engineering）のためのストレッサ（stressor）層として使用しても良い。歪エンジニアリングはバンドギャップの変動に繋がり、トンネル効果の調整を与える。
【００７１】
絶縁スペーサ１１０、１１２の上に、または代わりに、更なる絶縁層１１１を、ゲートハードマスク９０、絶縁スペーサ１１０、１１２、およびナノワイヤの露出部分の上に設けても良い。更に、絶縁層１１１は堆積しても良い。絶縁層１１１は、例えばＨＤＰ酸化物を含む、またはからなっても良い。例えば堆積により形成した後、更に、絶縁層１１１が、ＣＭＰのような機械的な平坦化工程で平坦化されても良く、絶縁材料のエッチバックが行われて、ナノワイヤの上部を露出させても良い（工程２２０）。これは、図１３に示される。更に、絶縁材料１１１は、ゲートハードマスク９０と異なっても良いが、コンタクト領域の更なる開口中に使用されるエッチングと洗浄ケミストリに対して互換性を有するべきである。
【００７２】
絶縁層の膜厚は、得られる絶縁特性により決定され、ソースとドレインとの間のリークを抑制し、ゲートとソースとの間に形成されるキャパシタンスを抑制するのに十分であるべきである。
【００７３】
ナノワイヤ３０の上部を露出させた後に、シェル７０がナノワイヤの上部から、例えばエッチバックされて除去され（工程２２１）、ナノワイヤのトンネルダイオード材料４１、５２を露出させる。図１４参照。図１５に示すように、ナノワイヤのトンネルダイオード材料４１、５２を電気的に被覆するために、トンネルダイオードルーチン材料１３０が形成される（工程２２２）。トンネルダイオードルーチン材料１３０は、例えば１０１８／ｃｃから１０２１／ｃｃの範囲のドーピングレベルを有する高ドープａ−Ｓｉ材料のような導電性材料でも良く、例えば堆積されても良い。ダイオードルーチン材料１３０は、後に、シリサイド化、任意的にはフリーシリサイド化できる最適化膜厚を有する。
【００７４】
例えば堆積のようなトンネルダイオードルーチン材料１３０の形成前に、前処理が行われて、ルーチン材料１３０とナノワイヤとの間の良好な接続を確実にしても良い。前処理は、例えばＨＦ系の前処理でも良い。
【００７５】
トンネルダイオードルーチン材料１３０は、例えばレジストベースのパターニング工程のような従来の方法でオアターニングしても良い。パターニングされたトンネルダイオードルーチン材料１３０は、ナノワイヤを電気的に接続するためのルーチンを形成する。
【００７６】
図面に記載された、本発明の第１の具体例にかかる具体例では、トンネルダイオードルーチン材料１３０の形成およびパターニングの後に、ゲート、接合、および基板のコンタクトが開口される（工程２２３）。これは図１６に示される。それらのコンタクトを開口するために、図１５の構造の上に、レジスト層が形成されても良い。レジスト層は、トンネルダイオードルーチン材料１３０を被覆し保護するが、底部接合、基板、およびゲートのコンタクト領域に向かって開口部を形成する可能性を与えるように、パターニングされても良い。ゲートに向かい、部分的に基板のコンタクト領域に向かう開口部１４０のみが、示されたプロセススキームで実施される。普通のゲート／基板、またはゲート／接合の開口は、底部絶縁層がそれらを分離するために、問題を形成しない。
【００７７】
（図１６には図示しない）レジスト層が、次に、例えばエッチングにより、開口１４０を形成するために保護される。図１７に示すように、側壁上に保護スペーサ１４１を形成することにより、開口１４０の側壁が保護されても良い。これは、例えばＳｉＮのような保護材料層の堆積、および形成された開口１４０の側壁上にスペーサ１４１が形成されるように保護材料層の一部を除去することにより行っても良い。保護材料層の一部を除去する工程は、保護材料層のエッチングにより行っても良い。代わりに、スペーサ１４１の形成よりむしろ、ソフトスパッタエッチング中にその膜厚が考慮される薄い等角の層が堆積されても良い。後者の解決方法は、スペーサを形成するより複雑でない。
【００７８】
底部接合、基板、およびゲートのコンタクト領域に向かって開口を形成した後に、シリサイド化工程（工程２２４）が行われて、コンタクト領域でシリコン材料のシリサイド化が行われる。シリサイド化工程は、露出したシリコンコンタクト領域の上に金属を形成し、従来の方法で双方を互いに反応させて行っても良い。図１７は、コンタクト領域の上にシリサイドを形成した後のデバイスを示す。
【００７９】
接続領域のシリサイド化の後に、開口１４０が、例えば酸化物や従来のＢＥＯＬスタックを用いて、充填材料（図１７）を用いて再充填されても良い。充填材料は、平坦構造を得るために平坦化されても良い。
【００８０】
このようにして得られた半導体デバイスの更なるプロセスは、標準のバックエンドオブライン（back end of line）ＣＭＯＳプロセスに従っても良い。
【００８１】
本発明の第２の具体例にかかる方法は、図１８に示されるフローチャートに模式的に示され、以下に詳細に説明される。しかしながら、これは、本発明にかかるデバイスを形成するための好適な方法の単なる例であり、以降に記載される一連のプロセス工程は本発明を限定するものではない。
【００８２】
本発明の第２の具体例にかかる方法の多くの工程は、本発明の第１の具体例にかかる方法と同じであり、それゆえにここでは上のように詳細には記載しない。第２の具体例の記載中で欠落する詳細は、第１の具体例の記載から取ることができる。第１の具体例にかかる方法と、第２の具体例にかかる方法との間の主な違いは、第１の具体例ではヘテロ接合が製造方法の最初で形成され、一方、第２の具体例では、ヘテロ接合が製造方法の最後で形成されることである。
【００８３】
第１の工程２５０では、基板２０が形成される。図２と上記対応する記載が参照される。好適には、基板２０は、例えばシリコン基板やシリコンオンインシュレータ（ＳＯＩ）基板のような半導体基板である。半導体基板２０は、例えばＰ型ドープのような特定のドーパント型を用いて、例えば本来的から１０１６／ｃｃドーピングまでの範囲であるドーピングレベルを有し、本来的から低ドープでも良い。半導体基板２０は、基板２０の上に形成されるＮＷ−ＴＦＥＴ構造のナノワイヤチャネルと底部接合とを形成するのに適した膜厚、例えば２０ｎｍと７５０μｍの間の膜厚を有する。
【００８４】
基板２０の主表面上に、犠牲層２１が形成される（工程２５１）。犠牲層は、下の基板２０に対して、およびその上に形成されるハードマスク２２に対して、選択的に除去されるいずれかの好適な結晶材料から形成できる。犠牲層２１は、例えば結晶ＳｉＧｅのような結晶半導体材料を含み、またはからなる。ＳｉＧｅは、従来のシリコンプロセスツールセットを用いてシリコンウエハの上に作製できるという点で、シリコン基板２０の上に適用する半導体材料として、特に良好である。犠牲層２１は、ソースコンタクトをゲートから分離するのに少なくとも十分で、ゲートオーバーラップを有する、例えば約１２０μｍのような膜厚を有する。
【００８５】
基板２０と犠牲層２１は、一緒にスタック２４を形成する。
【００８６】
ハードマスク層２２が犠牲層２１の上に形成される（工程２５２）。ハードマスク層２２は、例えば低温酸化物または窒化物のような、リソグラフィ（パターニング）中に用いることができる適当な材料からなる。ハードマスク層２２は後に下方の基板２０と犠牲層２１をパターニングするために形成される。ハードマスク２２は、１ｎｍから１００ｎｍまでの範囲の膜厚、例えば２ｎｍから１０ｎｍまでの膜厚を有する。
【００８７】
次の工程２５３では、ハードマスク層２２、犠牲層２１、および基板２０がパターニングされる。これは、次のプロセス工程中に下方の層２０、２１の選択された領域を保護するナノメータースケールの一時的なマスク２３を形成する下方の層のパターニングのために、ハードマスク２２の上に層を形成することにより得ても良い。記載された特定の方法では、マスク２３により保護された幾つかの選択された領域は、後のプロセス中に、ナノワイヤが形成される領域である。
【００８８】
マスク２３は、次に、マスク２３の下の層、即ちハードマスク２２、犠牲層２１、および基板２０、を処理するために使用される。ハードマスク２２および犠牲層２１は、基板２０の一部と同様に、マスクの配置２３が存在しない位置から、好適な方法により、例えばドライエッチングにより、除去され、これにより、図３に示すように、基板２０の残った部分の上に、少なくとも１つのナノワイヤ２０を形成する。材料層の膜厚および基板２０中のエッチング深さに依存して、ナノワイヤ３０の直径は１ｎｍと５００ｎｍとの間であり、例えば２ｎｍと２００ｎｍの間であり、ナノワイヤの長さは５ｎｍと２μｍとの間であり、例えば１０ｎｍと１μｍの間である。
【００８９】
少なくとも１つのナノワイヤ３０の形成後に、少なくとも１つのナノワイヤ３０の下方に、ウエル注入が行われ（工程２５４）、特定のドーパント型のウエル３２が基板２０中に形成される。異なる型のウエル３２が、基板２０中に形成されても良い。好適なマスクと好適なドーパント元素が、ウエル注入を行うために用いられ、図４に示すように、最初に、第１ドーパント型の１またはそれ以上のウエル３２ａが、その後に、第２ドーパント型の１またはそれ以上のウエル３２ｂが（または逆に）、形成されても良い。ウエル注入が行われた後、ドーパント原子を結晶格子の置換位置に拡散させるためにアニールが行われても良い。
【００９０】
ナノワイヤ３０の底部接合３３を形成するために、形成されたウエル３２中とナノワイヤ３０の底部に、特定のドーパント型を用いて底部接合注入が行われる（工程２５５）。このドーパント型は、底部接合３３がその中に形成されるウエル３２のドーパント型とは異なる。底部接合３３のドーパントレベルは高く、例えば１０１９／ｃｃから５×１０２０／ｃｃの範囲のような、１０１８／ｃｃから１０２１／ｃｃの範囲である。好ましいマスクと好ましいドーパント元素が、底部接合注入を行うために使用される。注入が行われた後に、ドーパント原子を結晶格子の置換位置に拡散させるためにアニールが行われても良い。
【００９１】
ウエル注入と底部接合注入の双方は、０°傾斜の下で行われても良い。その場合、ハードマスク２２と犠牲層２１が、注入中に、ナノワイヤ３０の基板２０の材料から形成されたチャネル３４を保護する。
【００９２】
任意的に、保護を増加するために、図示しないが、チャネル３４中に種が注入されるのを防止するために、ナノワイヤ３０のチャネル３４の上に例えば酸化層のような保護層を堆積した後に注入が行われても良い。代わりに、ポストエッチキュアリング酸化物の存在下で注入が行われても良い。キュアリング構造は図３に示される。
【００９３】
ウエル３２と底部接合３３の注入後に、例えばその場除去が行われ、エッチバックやレジスト剥離によりハードマスク２２が除去される（工程２５６）。
【００９４】
次の工程２５７で、図１９に示すように、ナノワイヤ３０はキャップ層１７０でキャップされる。キャップ層１７０は、ナノワイヤ３０の全ての自由表面上に形成される。キャップ層材料は、キャップ材料とヘテロ接合材料に依存する。これはキャップ層１７０が双方と互換性がなければならないからである。記載された具体例では、チャネルがｉ−Ｓｉから形成され、犠牲層が例えばｃ−ＳｉＧｅのような結晶材料から形成されることを考慮すると、Ｓｉはキャップ層１７０のための可能性のある候補材料である。キャップ層１７０はエピタキシャル成長されても良い。キャップ層１７０の膜厚は１ｎｍから３ｎｍの範囲でも良い。特定の具体例では、キャップ層１７０の膜厚は数原子層より大きく無くても良い。第２の具体例にかかる、このキャップ層１７０の形成は、犠牲層２１が結晶材料である必要があり、そうでなければ、結晶キャップ層１７０がその上に成長しないからである。キャップ層１７０の膜厚は、集積フローの次のプロセス工程中の、このキャップ層１７０の材料の消費、および後に形成されるゲートスタックの下方にこれが存在することによる電気的効果を考慮して最適化される。キャップ層１７０は、ヘテロ接合上のゲートオーバーラップ領域中での、表面依存のゲート誘電体品質を避ける。
【００９５】
本発明の第２の具体例と一致するように、底部接合の形成後のキャップ層１７０の形成は、コンタクト領域の開口中にゲートが接続される必要の無い状況においてのみ可能であることは注意すべきである。これは、この場合、低抵抗ゲート材料が、所望の仕事関数と共に使用できることを意味する。もしそうでなければ、コンタクト領域の開口中に、エッチングはゲートスタックのＳｉに対して選択的であることが必要であるため、キャップ層１７０がエッチングを阻止する。また、ゲートスタックのエッチング中に、このキャップ層を除去することが出来ない。なぜならば、そうでなければ、トンネルダイオードの保護もエッチングされるからである。
【００９６】
次の工程２５８では、図２０にしめすように、少なくとも１つのナノワイヤ３０の底部周辺と、もし複数のナノワイヤ３０が形成された場合はナノワイヤ３０の間に、底部絶縁層６０が形成される。この絶縁層６０は、ナノワイヤ３０を互いに絶縁する。底部絶縁層６０は、例えば低誘電率（low-k）酸化物、ＨＤＰ酸化物または他の好適な絶縁材料のような酸化物を含んでも良い。
【００９７】
次の工程２５９では、図１９に示すように、ゲートスタックは、ナノワイヤ３０のチャネル３４の側壁上に形成されてパターニングされても良い。そのようなゲートスタックは、例えばハフニウム酸化物のような高誘電率（high-k）酸化物のような、高誘電率（high-k）誘電体層８０を含み、この層は、キャップ層１７０の上と、任意的に底部絶縁層６０の上に部分的に形成される。高誘電率（high-k）誘電体層８０の膜厚は、０．５ｎｍから２０ｎｍの範囲でも良い。ゲート誘電体８０が、チャネル３４の外壁を覆う。高誘電率（high-k）誘電体層８０の上に、金属ゲート８１が形成される。この金属ゲートは、ＴＦＥＴの仕事関数を決定する。金属ゲート８１を形成するための好適な金属は、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金である。金属ゲート８１の上に、後に低抵抗金属接続を形成するのに適した材料が形成され、例えばａ−Ｓｉのようなアモルファス半導体層８２が形成され、ＣＭＯＳ中で金属ゲート８１を電気的に接続するために使用される。ａ−Ｓｉ層８２の膜厚は、後にプロセス中に、予め決められたシリサイドの膜厚が得られるように最適化される。全体のゲートスタック、即ち高誘電率（high-k）誘電体層８０、金属ゲート８１、およびａ−Ｓｉ層８２は、全スタック膜厚が最小ゲート長を決定するような膜厚を有する。
【００９８】
ゲートスタック８０、８１、８２を形成した後に、異なるゲートスタックを互いに分離するように、任意的にパターニング（工程２６０）しても良い（図示せず）。このパターニングは、等方的な方法で、レジストマスクを用いたゲートスタック８０、８１、８２のドライエッチングの手段により行われても良い。特別な具体例では、パターニングは、異なる型のナノワイヤのゲートスタックが、互いに電気的に接続されないように行われる。このパターニングは、金属ゲート８１が誘電体層８１の上に延びず、シェル７０または底部絶縁層６０と直接接続しない。ゲート誘電体８０と金属ゲート８１を含むゲート構造は、一面のゲート構造と呼ぶことができる。
【００９９】
ゲートを分離するためのゲートスタックのパターニングは、ゲートスタック堆積の直後に行う必要はなく、後に行っても良い。しかしながら、その堆積の直後にゲートスタックをパターニングすることは、ＣＭＰのためのニアーダミーストラクチュア（near dummy structure）の問題を避ける。
【０１００】
次の工程２６１では、図２２に示すように、ゲートハードマスク９０がゲートスタック上に形成される。ゲートハードマスク９０は、例えばＨＤＰ酸化物のような酸化物層でも良い。ゲートハードマスクの材料は、底部絶縁層６０の材料とは異なっても良い。形成されたハードマスク９０は、例えばＣＭＰのような機械的平坦化方法で平坦化され、続いてナノワイヤの周囲のゲートハードマスク材料の一部を除去するエッチバック工程が行われ、図２２に示すようにナノワイヤの上部が露出する。残ったハードマスク９０の膜厚ＴＨＭは、ハードマスク９０を用いたパターニング後に、ゲートスタック８０、８１、８２が、チャネル３４と犠牲材料２１を置き換えるトンネルダイオード材料との間に形成されたトンネル接合の上を覆うことを保証するのに十分でなければならない。
【０１０１】
工程２１６で、ゲートスタック８０、８１、８２が分離のためにパターニングされない場合、ゲートハードマスク９０は更にパターニングされて、異なるナノワイヤのゲートを分離する必要があるゲートスタック８０、８１、８２の一部を露出させる。これは、図２３に記載される。
【０１０２】
ゲートハードマスク９０は、ゲートスタック８０、８１、８２をパターニングするためのハードマスクとして、次の工程２６２で使用される。これは図２４に示される。ゲートスタック８０、８１、８２のパターニングは、ａ−Ｓｉ層８２の露出した部分、金属層８１の露出した部分、および高誘電率（high-k）誘電体層８０の露出した部分の、連続した除去工程を含む。ゲートスタック８０、８１、８２をパターニングすることにより、キャップ層１７０の一部が露出する。キャップ層１７０がＳｉから形成される場合、標準ＣＭＯＳレシピが更なるプロセス中に使用できる。
【０１０３】
ゲートハードマスク９０を用いるゲートスタック８０、８１、８２のパターニングにより、ゲート長Ｌｇが規定され、これは、ハードマスク９０の膜厚ＴＨＭに対応する。更に、ハードマスク９０の膜厚ＴＨＭはゲートのオーバーラップＯｇ、即ち後にトンネルダイオード材料で置き換えられ犠牲層に重なるゲートの長さを規定する。
【０１０４】
図２５に示すように、ゲートスタック８０、８１、８２のパターニング後に、ナノワイヤ３０の露出した部分が絶縁される（工程２６３）。これは、ナノワイヤの露出した部分の側壁に対して絶縁スペーサ１１０を最初に形成することにより行われる。更に、絶縁スペーサ１１２は、ゲートハードマスク９０の側壁にも形成される。スペーサ１１０、１１２は、例えばＳｉＮのような絶縁層材料をブランケット堆積し、絶縁層材料の一部を除去して形成され、スペーサ１１０がナノワイヤ３０の露出した部分の側壁上に形成され、スペーサ１１２がゲートハードマスク９０の側壁上に形成される。絶縁層材料の一部の除去は、絶縁層材料のエッチングにより行っても良い。絶縁スペーサ１１０は、ナノワイヤを正確に絶縁する必要はない。本発明の具体例では、スペーサ１１０の無い上部絶縁も可能である。それにもかかわらず、任意的なスペーサ１１０は、金属ゲートの交差汚染を避けるために有利である。更に、絶縁スペーサ１１０は、また、歪エンジニアリングのストレッサ層としても使用できる。歪エンジニアリングは、バンドギャップの変動に繋がり、同調効率（efficiency tuning）を調整できる。
【０１０５】
絶縁スペーサ１１０、１１２の上に、またはこれの代わりに、更に絶縁層１１１が、ゲートハードマスク９０、絶縁スペーサ１１０、およびナノワイヤ３０の露出した部分の上に形成されても良い（工程２６２）。更に絶縁層１１１が堆積されても良い。これは、例えばＨＤＰ酸化物を含みまたはからなるものでも良い。例えば堆積により形成された後、更に、絶縁層１１１は、例えばＣＭＰのような機械的平坦化工程により平坦化され、ナノワイヤ３０の上部を露出するように、絶縁材料のエッチバックが行われても良い（工程２６４）。これは図２５に示される。更に、絶縁材料１１１は、ハードマスク材料９０と異なっても良いが、更なる接合領域の開口中に使用されるエッチングおよび洗浄ケミストリと互換性を有するべきである。
【０１０６】
ナノワイヤ３０の上部を露出させた後に、例えばエッチバックにより、ナノワイヤ３０の上部からキャップ層１７０が除去され（工程２６５）、ナノワイヤ３０の犠牲材料２１を露出させる。図２６参照。キャップ層１７０のこのエッチバックは、ナノワイヤ３０の１つの型に対して選択的に行われる。図２６では、右側のナノワイヤ３０ａについて示される。
【０１０７】
キャップ層１７０のそのようなエッチバックのために、レジストパターニングが用いられても良く、これは、底部接合３３ａを形成するための底部接合注入のためのレチクルと同じレチクルに基づいても良い。このように形成されたレジストマスク（図示せず）は、特定の型の１またはそれ以上のナノワイヤ３０でキャップ層１７０をエッチバックするために使用してもよく、一方、他の型のナノワイヤは、キャップ層１７０で覆われたまま残る。
【０１０８】
キャップ層１７０をエッチバックした後に、ナノワイヤ３０ｂのキャップ層１７０をエッチバックすることで露出するナノワイヤ３０ａ中の犠牲層２１が、チャネル３４の材料と、キャップ層１７０の材料に対して、例えばｃ−ＳｉＧｅのような犠牲層材料２１の選択的なエッチバックのような、適当な選択除去メカニズムにより除去される（工程２６６）。得られた孔が、例えばその場堆積により、例えばＰ＋ドープされたｃ−ＳｉＧｅのような好適なトンネルダイオード材料４１で充填される。特別な具体例では、トンネルダイオード材料４１はＳｉ１−ｘＧｅｘであり、ここでｘ＞０．５である。本発明の特定の具体例では、犠牲層２１を除去する工程とトンネルダイオード材料４１を形成する工程は、１つのエピリアクタ中で、１つの工程で行うことができる。トンネルダイオード材料４１のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、このドーピングレベルは１０１９／ｃｃから１０２０／ｃｃの範囲でも良い。トンネルダイオード材料４１のドーピングレベルは、底部接合３３ａのドーピングレベルより高くても良い。
【０１０９】
第１トンネル接合４１の形成後、例えば保護酸化物のような保護材料が、この第１トンネル接合の上に、例えば堆積で形成されても良い（図示せず）。キャップ層１７０が、続いて、具体例では左側のナノワイヤ３０ｂのレベルで示される、第２型のトンネル接合のレベルまでエッチバックされる。キャップ層１７０のこのエッチバックのために、レジストパターニングが用いられても良く、これは底部Ｐ＋接合注入３３ｂのレチクルと同じレチクルに基づいても良い。このように形成されたレジストマスク（図示せず）は、第２の型の１またはそれ以上のナノワイヤ３０ｂのレベルで、キャップ層１７０をエッチバックするのに用いても良い。
【０１１０】
第２の型のナノワイヤ３０ｂのレベルでキャップ層１７０をエッチバックした後、キャップ層１７０のエッチバックにより露出したナノワイヤ３０ｂ中の犠牲層２１が、例えばｉ−Ｓｉのようなチャネル３４の材料と、キャップ層１７０の材料に対して、例えばｃ−ＳｉＧｅのような犠牲層材料２１の選択的エッチバックのような、適当な選択的除去メカニズムにより除去される。得られた孔は、例えばその場堆積により、例えばＮ＋ドープされたｃ−ＩＩＩ／Ｖ材料、例えばＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、またはそれらの二元系、三元系、または四元系化合物のような、好適なトンネルダイオード材料５２を用いて充填される（工程２６７）。本発明の特定の具体例では、犠牲層２１の除去工程と、トンネルダイオード材料５２の形成工程が、エピリアクタ中の１つの工程で行われる。トンネルダイオード材料５１のドーピングレベルは高く、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。本発明の特定の具体例では、ドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。トンネルダイオード材料５２のドーピングレベルは、底部接合３３ｂのドーピングレベルより高くても良い。
【０１１１】
本発明の具体例の特徴は、相補型ＴＦＥＴの場合に、第１の型のナノワイヤ３０ａが最初に開口され、この後に第２の型のナノワイヤ３０ｂが開口されることである。この方法で、異なる型のナノワイヤ３０ａ、３０ｂに対して、同じ基板領域の上に在るにもかかわらず、異なるプロセスが行える。
【０１１２】
プロセスの残りは、第１の具体例に関して記載した通りであり、ここでは再度繰り返さない。これは、トンネルダイオードルーチン材料を形成しパターニングする工程（工程２６８）、ゲート、接合、および基板のコンタクトを開口する工程（工程２６９）、開口部の側壁に保護を形成し、露出したゲート、接合、および基板のコンタクトをシリサイド化する工程（工程２７０）、および充填材料で開口を再充填する工程の幾つかまたは全ての工程を含んでも良い。更に、このように得られた半導体デバイスは、標準のバックエンドオブラインＣＭＯＳプロセスに適合しても良い。
【０１１３】
上述のような第１および第２の具体例の双方において、形成されるヘテロ接合層４１、５２の膜厚およびナノワイヤ３０ａ、３０ｂの直径ΦＮＷに依存して、格子不整合による、チャネル３４とヘテロ接合４１、５２との間の界面において、欠陥が現れる。この問題は、薄い結晶ヘテロ接合、例えば図２８に示すような複数の結晶層２３０、２３１を含む結晶ヘテロ接合を成長し、続いてアモルファス層２３２を用いたヘテロ接合の成長を続けることで解決できる。結晶層２３０、２３１は、例えばｃ−Ｇｅおよびｃ−ＳｉＧｅ層である。これは、小さなウインドウ中でのファセット限定成長（facet limited growth）を避ける。欠陥の無いチャネル／ヘテロ接合界面は、最大Ｇｅ含有量とドーピング濃度を有する結晶層の膜厚を制限することにより得られる。トンネリングは、可能な限り急峻な接合プロファイルとともに低くなる最大バンドギャップに影響されない。本発明の特定の具体例では、例えば１０原子層より多くない、または５原子層より多くない、２０原子層を越えないような数原子層の純粋なＧｅまたは（可能な限り高いＧｅ含有量を有する）ＳｉＧｅが、チャネル３４とのＰ型トンネル接合の界面に形成され、チャネル３４中でのＰ型ドーパントの拡散、例えばＢ拡散を避ける。これは、接合の急峻性を改良する。
【０１１４】
１の具体例では、ｐ＋ソースに対して、層２３１、２３２はＢドープ層でも良い。例えばｃ−Ｇｅ層のような拡散バリア層２３０の下に、ｎ＋Ｓｉ層２３３が形成されても良い。熱量に対する制限は重要である。
【０１１５】
ｎ＋ソース（例えばＩＩＩ−Ｖ材料）に対して、ｐ＋層は層２３３のための良好な選択肢である。ｎ＋領域が、ｐ＋トンネルダイオード２３２とｉ−Ｓｉチャネル３４との間に形成されても良い。
【０１１６】
発明は、図面および先の説明に詳細に開示され、記載されるが、そのような開示や記載は、例示または具体例であり、限定的でないと考えられる。発明は、記載された具体例に限定されない。
【０１１７】
記載された具体例の変形は、請求された発明を実行する当業者により、図面、明細書、および添付の請求の範囲の検討から理解され、果たされる。請求の範囲において、「含む（comprising）」の文言は、他の要素や工程を排除するものではなく、不定冠詞「ａ」、「ａｎ」は複数を排除しない。単体の処理装置または他の単位は、この請求の範囲で列挙された多くの部材の機能を満たす。所定の措置が、相互に異なる従属請求項で列挙されるという単なる事実は、それらの措置の組み合わせが有利に使用できないことを示すものではない。請求の範囲中の参照符号は、範囲を制限するものと解釈すべきでない。
【０１１８】
本発明の所定の特徴または形態を記載する場合の、特定の用語の使用は、用語が関連する発明の特徴や形態の特定の特徴を含むように限定するために、特定の用語をここで再定義することを暗示するものと取るべきではない。
【特許請求の範囲】
【請求項１】
第１ドーパント型の少なくとも１つのナノワイヤトンネル電界効果トランジスタと第２ドーパント型の少なくとも１つのナノワイヤトンネル電界効果トランジスタとを含む相補型ナノワイヤトンネル電界効果トランジスタの製造方法であって、
その上に犠牲材料の層を有するチャネル材料の層を含むスタックを形成する工程と、
チャネル材料の層と犠牲材料の層から、少なくとも１つのナノワイヤを形成するために、スタックから材料を除去する工程と、
第１ドーパント型の少なくとも１つのナノワイヤ中の犠牲材料を、第１ドーピング材料のヘテロ接合材料で置き換えて、その後に、第２ドーパント型の少なくとも１つのナノワイヤ中の犠牲材料を、第２ドーピング材料のヘテロ接合材料で置き換える工程と、を含む方法。
【請求項２】
スタックを形成する工程は、結晶チャネル材料の層を形成する工程を含む請求項１に記載の方法。
【請求項３】
更に、少なくとも１つのナノワイヤを形成した後に、少なくとも１つのナノワイヤを絶縁材料中に埋める工程を含む請求項１に記載の方法。
【請求項４】
更に、少なくとも１つのナノワイヤを絶縁材料中に埋める工程の前に、少なくとも１つのナノワイヤをキャップ層で覆う工程を含む請求項３に記載の方法。
【請求項５】
少なくとも１つのナノワイヤをキャップ層で覆う工程は、数原子層の半導体材料を形成する工程を含む請求項４に記載の方法。
【請求項６】
少なくとも１つのナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、犠牲材料を選択的にエッチバックする工程を含む請求項１に記載の方法。
【請求項７】
更に、ナノワイヤの周囲にゲートスタックを形成する工程を含む請求項１〜６のいずれかに記載の方法。
【請求項８】
ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、ゲートスタックの形成前に行われる請求項７に記載の方法。
【請求項９】
ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、ゲートスタックの形成後に行われる請求項７に記載の方法。
【請求項１０】
チャネル材料とヘテロ接合とを含むナノワイヤを含む少なくとも１つの垂直ＴＦＥＴを含む半導体デバイスであって、少なくともチャネル材料とヘテロ接合との間の界面において、ナノワイヤがシェルで囲まれた半導体デバイス。
【請求項１１】
少なくとも２つの垂直ＴＦＥＴを含み、少なくとも２つの垂直ＴＦＥＴの少なくとも２つが異なる型である請求項１０に記載の半導体デバイス。
【請求項１】
第１ドーパント型の少なくとも１つのナノワイヤトンネル電界効果トランジスタと第２ドーパント型の少なくとも１つのナノワイヤトンネル電界効果トランジスタとを含む相補型ナノワイヤトンネル電界効果トランジスタの製造方法であって、
その上に犠牲材料の層を有するチャネル材料の層を含むスタックを形成する工程と、
チャネル材料の層と犠牲材料の層から、少なくとも１つのナノワイヤを形成するために、スタックから材料を除去する工程と、
第１ドーパント型の少なくとも１つのナノワイヤ中の犠牲材料を、第１ドーピング材料のヘテロ接合材料で置き換えて、その後に、第２ドーパント型の少なくとも１つのナノワイヤ中の犠牲材料を、第２ドーピング材料のヘテロ接合材料で置き換える工程と、を含む方法。
【請求項２】
スタックを形成する工程は、結晶チャネル材料の層を形成する工程を含む請求項１に記載の方法。
【請求項３】
更に、少なくとも１つのナノワイヤを形成した後に、少なくとも１つのナノワイヤを絶縁材料中に埋める工程を含む請求項１に記載の方法。
【請求項４】
更に、少なくとも１つのナノワイヤを絶縁材料中に埋める工程の前に、少なくとも１つのナノワイヤをキャップ層で覆う工程を含む請求項３に記載の方法。
【請求項５】
少なくとも１つのナノワイヤをキャップ層で覆う工程は、数原子層の半導体材料を形成する工程を含む請求項４に記載の方法。
【請求項６】
少なくとも１つのナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、犠牲材料を選択的にエッチバックする工程を含む請求項１に記載の方法。
【請求項７】
更に、ナノワイヤの周囲にゲートスタックを形成する工程を含む請求項１〜６のいずれかに記載の方法。
【請求項８】
ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、ゲートスタックの形成前に行われる請求項７に記載の方法。
【請求項９】
ナノワイヤ中の犠牲材料をヘテロ接合材料で置き換える工程は、ゲートスタックの形成後に行われる請求項７に記載の方法。
【請求項１０】
チャネル材料とヘテロ接合とを含むナノワイヤを含む少なくとも１つの垂直ＴＦＥＴを含む半導体デバイスであって、少なくともチャネル材料とヘテロ接合との間の界面において、ナノワイヤがシェルで囲まれた半導体デバイス。
【請求項１１】
少なくとも２つの垂直ＴＦＥＴを含み、少なくとも２つの垂直ＴＦＥＴの少なくとも２つが異なる型である請求項１０に記載の半導体デバイス。
【図１】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１１−２３８９０９（Ｐ２０１１−２３８９０９Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−８８７８３（Ｐ２０１１−８８７８３）
【出願日】平成２３年４月１３日（２０１１．４．１３）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１１−８８７８３（Ｐ２０１１−８８７８３）
【出願日】平成２３年４月１３日（２０１１．４．１３）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
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