【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
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メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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複数のメモリセルから構成されたフラッシュ電気的消去可能読出し専用メモリ（ＥＥＰＲＯＭ）デバイス（１０）の消去方法は、複数のメモリセル（１０）をプリプログラミングするステップ（１００）と、複数のメモリセル（１０）に消去パルスを印加するステップ（１１０）と、を有し、これに消去検証（１２０）が続く。この消去検証（１２０）の後に、スレッショルド電圧が所定の最小レベル（Ｖ_ＴＭＩＮ）を下回るメモリセルのソフトプログラミング（１３５）と、複数のメモリセル（１０）への正のゲートストレスの印加（１３０）が続く。この消去方法は、過剰消去を防止し、スレッショルド電圧分布を低減する。
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ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。 （もっと読む）

本発明の一実施形態に従って、半導体基板（２１０）、半導体基板上に配置された第１シリコン酸化物層（２１５）、第１シリコン酸化物層上に配置された電荷格納層（２２０）、電荷格納層上に配置された第２シリコン酸化物層（２２５）、及び第２シリコン酸化物層上に配置されたゲート層（２３０）がメモリセル構造に含まれる。例示的な実施形態では、例えば、水素含有量が約０ａｔ％〜約０．５ａｔ％の範囲に減少されたシリコン窒化物が電荷格納層（２２０）に含まれる。電荷格納層（２２０）における水素含有量が減少されることで、結果として電荷損失が減少される。電荷損失が減少された電荷格納層（２２０）が、メモリデバイスにおける閾電圧シフト、プログラミングデータ損失及びプログラミング性能損失を減少する利点を有し、その結果メモリデバイスパフォーマンスを改善する。
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【課題】 カップリング比のばらつきを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 メモリセルの電荷蓄積層１７の上層導電部２３は、互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する。内側面２９側には底面高さ調節層４３があり、外側面３１側には素子分離絶縁層５がある。このため、半導体基板９の位置（Ａ）のメモリセルと位置（Ｂ）のメモリセルとで、立上り部２７の高さが異なっていても、電荷蓄積層１７と制御ゲートＣＧとが対向する領域の面積を同じにできる。 （もっと読む）

本発明は、不揮発性電荷トラッピング型メモリデバイスのアレイを動作させるための方法を述べる。方法は、アレイの実質的に全ての不揮発性メモリデバイスのブロック消去ステップの前に、アレイの実質的に全ての不揮発性メモリデバイスにブロック書き込みするステップを備える。本発明の利点は、これを行なうことにより、さらなる電荷トラッピング型不揮発性メモリデバイスを、基準セルとして使用できることであり、基準セルは、アレイ内のメモリセルのブロック書き込みおよびブロック消去によって書き込みおよび消去され、したがって、基準セルは、アレイ内のメモリセルと同一の繰り返し履歴を示す。この特性を用いて、読み取りパラメータを目盛りセルの経年変化に適応させることができる。また、対応するデバイスも、提供される。
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トランジスタの制御ゲート（２８）およびウェル領域（１２）に、それぞれ、第１および第２の電圧を印加するステップを含む不揮発性メモリのトランジスタ（１０）の電荷蓄積場所から放電するための方法。第１の電圧はトランジスタの制御ゲートに印加され、制御ゲートは、トランジスタの選択ゲート（１８）に隣接して位置する一部を少なくとも有する。トランジスタは、制御ゲートの下に位置するトランジスタの構造の誘電体（２２，２６）内に配置されたナノクラスタ（２４）を有する電荷蓄積場所を含む。最後に、第２の電圧が、制御ゲートの下に位置するウェル領域（１２）に印加される。第１の電圧および第２の電圧の印加により、電荷蓄積場所のナノクラスタから電子を放出するために前記構造の両端に電圧差が発生する。
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ＳｉＣ基板１と、ＳｉＣ基板１表面に形成されたソース３ａ及びドレイン３ｂと、ＳｉＣ表面に接して形成され厚さが１分子層以上のＡｌＮ層５と、その上に形成されたＳｉＯ_２層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極１５とを有しており、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。 （もっと読む）

垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタ構造を有する。１つの実施の形態において、システムはＣＰＵとメモリ装置とを有し、該メモリ装置は複数のメモリセルを有するアレイを具備する。メモリセルは複数の柱状構造とこれら柱状構造間に挿入され、これら柱状構造のうちの１つに近接するフローティングゲート構造とを有する。他の実施の形態において、メモリ装置１０は、複数のメモリセルを有するアレイを具備する。メモリセルは隣接する複数のＦＥＴを有し、これらＦＥＴは、ソース／ドレイン領域と共通のフローティングゲート構造を有し、該フローティングゲート構造は、１つのＦＥＴのソース／ドレイン領域から第１間隔だけ離間し、且つ、他のＦＥＴのソース／ドレイン領域から第２間隔だけ離間している。さらに他の実施の形態において、メモリ装置は、基板上に複数の柱状構造を配置し、これら複数の柱状構造間にフローティングゲートを、これら柱状構造のうちの１つに近接するように挿入することによって形成される。
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不揮発性メモリ（３０）はナノクリスタルメモリセル（５０、５１、５３）を備える。メモリセルトランジスタ（５０、５１、５３）のプログラム及び消去閾値電圧は、プログラム／消去動作の回数の関数として上昇する。読み出し動作の間、基準トランジスタ（４６）がセル電流と比較するための基準電流を供給する。基準トランジスタ（４６）がナノクリスタルを含まないことを除いて、基準トランジスタ（４６）は、メモリセルトランジスタ（５０、５１、５３）を製造する際に用いるのと同様のプロセスで製造される。同様のプロセスを用いて基準トランジスタ（４６）及びメモリセルトランジスタ（５０、５１、５３）双方を製造することにより、基準トランジスタ（４６）の閾値電圧は、メモリセルトランジスタ（５０、５１、５３）の閾値電圧のずれに追従する。基準トランジスタ（４６）のゲートにバイアスをかけるために、読み出し制御回路（４２）が設けられている。読み出し制御回路（４２）は、基準トランジスタ（４６）のドレイン電流を検知し、基準電流をセル電流に対して実質的に一定値に維持するように、ゲートバイアス電圧を調節する。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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メモリは、チャネル領域（１７２５）を含む半導体構造（１１０５）の対向する側壁に隣接するゲート構造と、ゲート構造と対向する側壁との間にある複数の電荷蓄積場所（１７１３、１７１５、１７０９及び１７１１）とを有する。チャネル領域は、２つの電流端子領域間に配置され、それらの電流端子領域は一例ではソース／ドレイン領域としての役割を果たす。メモリセルは、メモリセルのアレイ（１８０１）内に実装することができ、一方のゲート構造が１つのワード線に結合され、他方のゲート構造が別のワード線に結合される。一例では、各セルは、それぞれが１ビットのデータを記憶する、４つの電荷蓄積場所を含む。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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ＳＯＮＯＳフラッシュメモリセル（２４）をＵＶにより誘発される電荷から保護する方法であって、ＳＯＮＯＳフラッシュメモリセル（２４）を半導体デバイス（１０、５０）に製造するステップと、ＳＯＮＯＳフラッシュメモリセル（２４）上に、少なくとも１つのＵＶ保護層（３８、４６、４８、又は５２）を蒸着させるステップとを含み、ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。ＳＯＮＯＳフラッシュメモリセル（２４）と、少なくとも１つのＵＶ保護層（３８、４６、４８又は５２）（ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる）を含むＳＯＮＯＳフラッシュメモリデバイス（１０、５０）が提供される。
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半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

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【課題】下層のポリシリコン膜を酸化させることなく、酸素アニールによりＨＴＯ膜を十分に改質させ、電気的にリークが少ないトンネル酸化膜を形成する半導体装置の製造方法を提供すること。
【解決手段】ポリシリコン膜からなる第１フローティングゲート１６上に、窒化膜２６又は酸窒化膜２８を介してＨＴＯ膜を成膜し、酸素アニール処理を施して、トンネル酸化膜１８（ＨＴＯ膜）を形成する。 （もっと読む）