【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。 （もっと読む）

【課題】比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現する。
【解決手段】不揮発性半導体記憶装置は、第１配線５４と、第２配線５５と、一端を前記第１配線５４に、他端を前記第２配線５５にそれぞれ電気的に接続されたメモリセル４０とを具備する。メモリセル４０は、抵抗値の変化で情報を記憶する抵抗変化層４１と、抵抗変化層４１の両端にそれぞれ接続され、貴金属を含まない第１電極５１及び第２電極５２とを備える。第１電極５１は、外側電極４３と、外側電極４３と抵抗変化層４１との間に設けられた界面電極４２とを含む。界面電極４２の膜厚は、外側電極４３の膜厚よりも薄い。界面電極４２の抵抗率は、外側電極４３の抵抗率よりも高い。第１電極５１の抵抗値Ｒｓは、抵抗変化層５２の低抵抗状態の抵抗値Ｒｏｎよりも低い。 （もっと読む）

【課題】ＬＳＩプロセスによって製造可能な分子メモリ装置の製造方法を提供する。
【解決手段】実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、前記第１配線層上に犠牲膜を形成する工程と、前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、前記芯材の側面上に第２配線を形成する工程と、前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、を備える。 （もっと読む）

【課題】クラックの発生が抑制された圧電体層を有する圧電素子を具備する液体噴射ヘッド及び液体噴射装置並びに圧電素子を提供する。
【解決手段】ノズル開口２１から液体を吐出する液体噴射ヘッドＩであって、圧電体層７０と圧電体層７０に設けられた電極６０，８０を備えた圧電素子３００を具備し、圧電体層７０は、ビスマス、鉄、バリウム及びチタンを含みペロブスカイト構造を有する複合酸化物からなり、平均結晶粒径が１２０ｎｍ以上２５２ｎｍ以下である液体噴射ヘッドＩとする。 （もっと読む）

【課題】 従来、オフ電流が大きいため、オフ動作が不安定になることが避けられなかったMIM型ReRAM素子において、電極の片方を金属からp型Si半導体に変更してMIS型にすることにより、10μA以下のオフ電流で安定して動作するReRAM素子を提供する。
【解決手段】 ReRAM素子のオフ動作が、ホットエレクトロン化によるオフ機構による場合は、電子の活性化エネルギーが必要なため、オフ電流が大きくなる問題があった。オフ機構の原理を見直し、活性化エネルギーの必要がない電圧によるpn接合部の空乏化によるオフ機構に変更することにより、極めて低消費電力のReRAM素子を提供することができる。 （もっと読む）

【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。 （もっと読む）

【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。 （もっと読む）

【課題】隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにする。
【解決手段】基板１００内の素子分離領域２２０で囲まれた活性領域と、活性領域内に形成された埋め込みゲート電極４１０ａ、４１０ｂと、埋め込みゲート電極４１０ａ、４１０ｂの間に設けられ、かつ埋め込みゲート電極４１０ａ、４１０ｂの底部の深さまで形成された拡散層領域３２０を有する。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）

【課題】カップリング比の増大と書き込み／消去時のリーク電流の低減とを実現する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１１と、半導体層１１上の第１の絶縁層１３と、第１の絶縁層１３上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁層１５と、第２の絶縁層１５上の制御ゲート電極１６とを備える。第２の絶縁層１５は、電荷蓄積層１４側から制御ゲート電極１６側に向かって、第１のランタンアルミネート層LAO、ランタンアルミシリケート層LASO及び第２のランタンアルミネート層LAOを備える。 （もっと読む）

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタク
ト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及
びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層
を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。
また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出
するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクト
ホールを埋めるように形成されている。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供する。トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。 （もっと読む）

【課題】不揮発性を有し、書き込み回数に制限のない新たな構造の半導体装置を提供する。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】一定時間電力が供給されない状況でも記憶内容の保持が可能な半導体装置を提供すること。さらに、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させること。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成することで、トランジスタと容量素子の占有面積の低減を図る。 （もっと読む）

【課題】キャパシタ上の絶縁膜とキャパシタの形成されていない領域上の絶縁膜と平坦化する際に、キャパシタ上の絶縁膜を一部エッチング除去した後平坦化すると、両者の境界部に残る絶縁膜隆起部が剥がれてくぼみ等の欠陥が発生するのを抑制する。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の最短距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下する。キャパシタ上のエッチング開口端形状として鋸刃型などの形状、開口端側面を傾斜形状とする、又はスリットを形成する。 （もっと読む）

【課題】シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルのショートチャネル効果を抑制する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に順に形成された第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタとを備える。さらに、前記装置は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有する１層以上の絶縁膜を備える。さらに、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい。 （もっと読む）

【課題】メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１のゲート絶縁膜、第１のフローティングゲート電極、第１のゲート間絶縁膜、第１のコントロールゲート電極、第１のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。メモリセルゲート電極の側壁部に保護膜を形成し、その一部を第１のコントロールゲート電極の側壁部の一部が露出するよう除去する。金属膜を形成し、熱処理により、金属膜と第１のコントロールゲート電極を反応させ第１の金属半導体化合物層を形成する。メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、第１のコントロールゲート電極の上面よりも半導体基板から離れた位置に空隙の上端が位置する層間絶縁膜を形成する。 （もっと読む）

【課題】三次元構造を有する相変化メモリの熱ディスターブを抑制する。
【解決手段】三次元構造を有する相変化メモリにおいて、選択用ＭＯＳトランジスタのゲート絶縁膜として、高い熱伝導率を有する材料を使用し、相変化記録膜からＳｉチャネル層に伝達する熱を良好にゲート電極に拡散させる。これにより、記録ビットから発生する熱が非選択の隣接ビットに拡散し、隣接ビットのデータを消去する熱ディスターブを抑制する。高い熱伝導率を有するゲート絶縁膜材料としては、ＢＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＴｉＯ_２、Ｓｉ_３Ｎ_４、ＺｎＯなどを挙げることができる。 （もっと読む）

【課題】短チャネル効果が抑制され、微細化を実現しつつ、安定した電気的特性を付与する半導体装置を提供する。また、上記半導体装置を作製する。
【解決手段】酸化物絶縁層に設けたトレンチに、トレンチに沿って成膜される酸化物半導体膜と、酸化物半導体膜と接するソース電極及びドレイン電極と、酸化物半導体膜上のゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有する半導体装置（トランジスタ）を設ける。該トレンチは下端コーナ部に曲面を有し、側部が酸化物絶縁層上面に対して略垂直な側面を有する。また、トレンチの上端の幅がトレンチの側面の幅の１倍以上１．５倍以下である。 （もっと読む）