半導体装置
【課題】ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供する。トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することを課題の一つとする。
【０００７】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを課題の一つとする。
【０００８】
また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置を提供することを課題の一つとする。
【０００９】
上記課題のうち、少なくともいずれか一を解決することを課題とする。
【課題を解決するための手段】
【００１０】
半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。
【００１１】
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
【００１２】
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
【００１３】
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に間隔を有して設けられた一対の第１の酸化物半導体層と、酸化物絶縁層及び一対の第１の酸化物半導体層上に接して設けられたチャネル形成領域を含む第２の酸化物半導体層と、酸化物絶縁層及び第２の酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に第２の酸化物半導体層と重なるゲート電極層とを有し、第２の酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
【００１４】
酸化物半導体層又は第２の酸化物半導体層は、非単結晶半導体であって、ｃ軸配向した結晶領域を含んでもよい。
【００１５】
酸化物半導体層又は第２の酸化物半導体層は、非単結晶半導体であって、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製することができる。
【００１６】
酸化物半導体層又は第２の酸化物半導体層において、ゲート電極層と重畳しない領域は、ドーパントを含む構成としてもよい。
【００１７】
また、酸化物半導体層又は第２の酸化物半導体層において、ソース電極層またはドレイン電極層と重畳しない領域は、ソース電極層またはドレイン電極層と重畳する領域よりも高い酸素濃度を有する構成としてもよい。
【００１８】
また、ゲート電極層をマスクとして酸化物半導体層に自己整合的にドーパントを導入し、酸化物半導体層においてチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ドーパントを含む低抵抗領域を形成してもよい。ドーパントは、酸化物半導体層の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【００１９】
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を有することにより、該トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【００２０】
また、酸化物半導体層に水素若しくは水分を放出させる加熱処理（脱水化又は脱水素化処理）を行ってもよい。また、酸化物半導体層として結晶性酸化物半導体層を用いる場合、結晶化のための加熱処理を行ってもよい。
【００２１】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
【００２２】
よって、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を供給することが好ましい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
【００２３】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜を酸化物半導体層と接して設けることによって、該酸化物絶縁膜から酸化物半導体層へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体層及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層への酸素の供給を行ってもよい。
【００２４】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００２５】
さらに、好ましくはトランジスタに設けられる酸化物半導体層は、酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている膜とするとよい。この場合、酸素の含有量は、酸化物半導体の化学量論的組成比を超える程度とする。あるいは、酸素の含有量は、単結晶の場合の酸素の量を超える程度とする。酸化物半導体の格子間に酸素が存在する場合もある。
【００２６】
水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。よって、該酸化物半導体層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。
【００２７】
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【発明の効果】
【００２８】
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。
【００２９】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
【００３０】
また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置及び半導体装置の作製方法の一形態を説明する図。
【図２】半導体装置の一形態を説明する図。
【図３】半導体装置の一形態を説明する図。
【図４】半導体装置及び半導体装置の作製方法の一形態を説明する図。
【図５】半導体装置の一形態を示す断面図、平面図及び回路図。
【図６】半導体装置の一形態を示す回路図及び斜視図。
【図７】半導体装置の一形態を示す断面図及び平面図。
【図８】半導体装置の一形態を示す回路図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】酸化物半導体のエネルギーバンド図を示す図。
【図１３】酸化物半導体膜のＸＲＤ測定結果を示す図。
【図１４】トランジスタ１の電気特性評価を示す図。
【図１５】トランジスタ２の電気特性及び信頼性評価を示す図。
【図１６】酸化物半導体膜のＴＥＭ写真図。
【図１７】トランジスタのリーク電流の示す図。
【発明を実施するための形態】
【００３２】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３３】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図３を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
【００３４】
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
【００３５】
図１（Ａ）乃至（Ｅ）に示すトランジスタ４４０ａは、トップゲート構造を有するプレーナ型のトランジスタの例である。
【００３６】
トランジスタ４４０ａは、酸化物絶縁層４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ４４０ａ上には、絶縁膜４０７が形成されている。
【００３７】
図１は、酸化物半導体層４０３上において、ソース電極層４０５ａ、及びドレイン電極層４０５ｂとゲート電極層４０１とは重ならない構造であるが、図２（Ａ）で示すトランジスタ４４０ｂのようにソース電極層４０５ａ、及びドレイン電極層４０５ｂとゲート電極層４０１とが一部重なる構造であってもよい。
【００３８】
酸化物半導体層４０３は、インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層（ＩＧＺＯ層ともいう）である。
【００３９】
酸化物半導体層４０３は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットを用いたスパッタリング法によって作製することができる。
【００４０】
酸化物半導体は非単結晶であり、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００４１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４３】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００４４】
【数１】
【００４５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４６】
酸化物半導体層４０３として、結晶を含み、結晶性を有する酸化物半導体層（結晶性酸化物半導体層）を用いることができる。結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。
【００４７】
例えば、結晶性酸化物半導体層として、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層を用いることができる。
【００４８】
表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ；ＣＡＡＣともいう）を含む酸化物半導体（ＣＡＡＣ―ＯＳ）層である。
【００４９】
ＣＡＡＣ―ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶である。ＣＡＡＣを含む薄膜とは、ｃ軸に対しては結晶化した薄膜であり、ａｂ面に対しては必ずしも配列していない。
【００５０】
広義に、ＣＡＡＣとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む。
【００５１】
ＣＡＡＣを含む薄膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣを含む薄膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５２】
ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む薄膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面やＣＡＡＣの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣを含む薄膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【００５３】
該結晶性酸化物半導体層とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。
【００５４】
ｃ軸配向を有した結晶性酸化物半導体層を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００５５】
酸化物半導体層４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００５６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００５７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００５８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００５９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【００６０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００６１】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【００６２】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【００６３】
図１（Ａ）乃至（Ｅ）にトランジスタ４４０ａを用いて、作製方法の一例を示す。
【００６４】
まず、絶縁表面を有する基板４００上に酸化物絶縁層４３６を形成する。
【００６５】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００６６】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。
【００６７】
酸化物絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
【００６８】
酸化物絶縁層４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよい。
【００６９】
本実施の形態では酸化物絶縁層４３６としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
【００７０】
また、酸化物絶縁層４３６と基板４００との間に窒化物絶縁膜を設けてもよい。
窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。
【００７１】
次に、酸化物絶縁層４３６上に酸化物半導体層４０３を形成する。
【００７２】
酸化物絶縁層４３６は、酸化物半導体層４０３と接するため、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、酸化物絶縁層４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような酸化物絶縁層４３６を用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。酸化物半導体層４０３へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
【００７３】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層４３６を酸化物半導体層４０３と接して設けることによって、該酸化物絶縁層４３６から酸化物半導体層４０３へ酸素を供給することができる。酸化物半導体層４０３及び酸化物絶縁層４３６を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層４０３への酸素の供給を行ってもよい。
【００７４】
酸化物半導体層４０３の形成工程において、酸化物半導体層４０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体層４０３の成膜の前処理として、スパッタリング装置の予備加熱室で酸化物絶縁層４３６が形成された基板を予備加熱し、基板及び酸化物絶縁層４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【００７５】
酸化物絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。
【００７６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００７７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
【００７８】
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【００７９】
なお、本実施の形態において、酸化物半導体層４０３を、スパッタリング法で作製するためのターゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
【００８０】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
【００８１】
酸化物半導体層４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８２】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
【００８３】
また、酸化物絶縁層４３６と酸化物半導体層４０３とを大気に解放せずに連続的に形成することが好ましい。酸化物絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成すると、酸化物絶縁層４３６表面に水素や水分などの不純物が吸着することを防止することができる。
【００８４】
酸化物半導体層４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層に加工して形成することができる。
【００８５】
また、島状の酸化物半導体層４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００８６】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【００８７】
また、酸化物半導体層４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【００８８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００８９】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【００９０】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９１】
また、加熱処理で酸化物半導体層４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及び電気的にＩ型（真性）化することができる。
【００９２】
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体層４０３加工前の膜状の酸化物半導体膜の形成後、絶縁膜４０７の形成前であれば、トランジスタ４４０ａの作製工程においてどのタイミングで行ってもよい。例えば、膜状の酸化物半導体膜の形成後、又は島状の酸化物半導体層４０３形成後に行うことができる。
【００９３】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９４】
脱水化又は脱水素化のための加熱処理を、酸化物半導体層４０３として島状に加工される前、膜状の酸化物半導体膜が酸化物絶縁層４３６を覆った状態で行うと、酸化物絶縁層４３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。
【００９５】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９６】
脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４０３を高純度化、及び電気的にＩ型（真性）化することができる。高純度化し、電気的にＩ型（真性）化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９７】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００９８】
酸素の導入工程は、酸化物半導体層４０３に酸素導入する場合、酸化物半導体層４０３に直接導入してもよいし、ゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層４０３へ直接導入する場合は、プラズマ処理なども用いることができる。
【００９９】
酸化物半導体層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層４０３への酸素の導入は複数回行ってもよい。
【０１００】
次いで、酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。該導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１０１】
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスクを除去する。
【０１０２】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを覆うゲート絶縁膜４０２を形成する（図１（Ｃ）参照）。
【０１０３】
なお、ゲート絶縁膜４０２の被覆性を向上させるために、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面の平坦性が良好であることが好ましい。
【０１０４】
ゲート絶縁膜４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１０５】
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。
【０１０６】
また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。
【０１０７】
そして、ゲート電極層４０１をプラズマＣＶＤ法又はスパッタリング法等により、ゲート絶縁膜４０２上に形成する（図１（Ｂ）参照）。ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０８】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０９】
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１１０】
次に、ゲート電極層４０１、ソース電極層４０５ａ、及びドレイン電極層４０５ｂをマスクとして酸化物半導体層４０３にドーパント４２１を導入し、低抵抗領域４０４ａ、４０４ｂを形成する。
【０１１１】
ソース電極層４０５ａ、及びドレイン電極層４０５ｂの膜厚や、ドーパント４２１の導入条件によっては、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ下の酸化物半導体層４０３にもドーパント４２１が導入される場合と導入されない場合があり、また導入されても濃度が低くソース電極層４０５ａ、又はドレイン電極層４０５ｂ下以外の低抵抗領域と比べて抵抗が高い領域となる場合もある。
【０１１２】
図２（Ｂ）で示すトランジスタ４４０ｃは、ソース電極層４０５ａ、ドレイン電極層４０５ｂとして膜厚の薄い、例えば１０ｎｍのタングステン膜を形成する。このようにソース電極層４０５ａ、ドレイン電極層４０５ｂの膜厚が薄いと、低抵抗領域を形成するために酸化物半導体層４０３へドーパントを導入する場合、ソース電極層４０５ａ、ドレイン電極層４０５ｂを通過してソース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導体層４０３にもドーパントを導入することができる。従って、トランジスタ４４０ｃはソース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導体層４０３の領域も低抵抗領域４０４ａ、４０４ｂが形成されている。
【０１１３】
ドーパント４２１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１１４】
ドーパント４２１は、注入法により、他の膜（例えば絶縁膜４０７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ）を通過して、酸化物半導体層４０３に導入することもできる。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４２１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０１１５】
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４２１としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント４２１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１１６】
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１１７】
ドーパント４２１を導入する際に、基板４００を加熱しながら行ってもよい。
【０１１８】
なお、酸化物半導体層４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１１９】
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１２０】
酸化物半導体層４０３を結晶性酸化物半導体膜とした場合、ドーパント４２１の導入により、一部非晶質化する場合がある。この場合、ドーパント４２１の導入後に加熱処理を行うことによって、酸化物半導体層４０３の結晶性を回復することができる。
【０１２１】
よって酸化物半導体層４０３において、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂが設けられた酸化物半導体層４０３が形成される。
【０１２２】
以上の工程で、本実施の形態のトランジスタ４４０ａが作製される（図１（Ｃ）参照）。インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であるＩＧＺＯ膜を用いた酸化物半導体層４０３を用いることによって、トランジスタ４４０ａに高いオン特性（電界効果移動度）、低いオフ電流、高い信頼性を付与することが可能となる。
【０１２３】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０７を形成する（図１（Ｄ）参照）。
【０１２４】
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。絶縁膜４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２５】
また、絶縁膜４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１２６】
絶縁膜４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。
【０１２７】
絶縁膜４０７は、スパッタリング法など、絶縁膜４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、絶縁膜４０７において、酸化物半導体層４０３に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体層４０３への酸素の供給源となるために好ましい。
【０１２８】
本実施の形態では、絶縁膜４０７として膜厚１００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。
【０１２９】
酸化物半導体膜の成膜時と同様に、絶縁膜４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜４０７に含まれる不純物の濃度を低減できる。また、絶縁膜４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１３０】
絶縁膜４０７を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１３１】
酸化物半導体層４０３上に設けられる絶縁膜４０７として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１３２】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
【０１３３】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１３４】
また、ゲート絶縁膜４０２及び絶縁膜４０７にソース電極層４０５ａ、ドレイン電極層４０５ｂに達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂと電気的に接続する配線層４６５ａ、４６５ｂを形成する（図１（Ｅ）参照）。配線層４６５ａ、４６５ｂを用いて他のトランジスタと接続させ、様々な回路を構成することができる。
【０１３５】
また、図２（Ｃ）に示すトランジスタ４４０ｄのように、ソース電極層４０５ａ、ドレイン電極層４０５ｂを設けずに、酸化物半導体層４０３に直接配線層４６５ａ、４６５ｂを接するように設けてもよい。
【０１３６】
配線層４６５ａ、配線層４６５ｂはゲート電極層４０１、ソース電極層４０５ａ、４０５ｂと同様の材料及び方法を用いて形成することができる。例えば、配線層４６５ａ、配線層４６５ｂとして窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１３７】
高純度化され、酸素欠損が補填された酸化物半導体層４０３は、水素、水などの不純物が十分に除去されており、酸化物半導体層４０３中の水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下である。なお、酸化物半導体層４０３中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【０１３８】
本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体層４０３を用いたトランジスタ４４０ａは、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり室温にて１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは５０ｚＡ／μｍ以下レベルにまで低くすることができる。
【０１３９】
以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。
【０１４０】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
【０１４１】
また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置を提供することができる。
【０１４２】
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図３及び図４を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【０１４３】
図３（Ａ）乃至（Ｃ）に示すトランジスタ４５０は、トップゲート構造のトランジスタの一例である。図３（Ａ）は平面図であり、図３（Ａ）中の一点鎖線Ｘ−Ｙで切断した断面が図３（Ｂ）に相当し、図３（Ａ）中の一点鎖線Ｖ−Ｗで切断した断面が図３（Ｃ）に相当する。
【０１４４】
チャネル長方向の断面図である図３（Ｂ）に示すように、トランジスタ４５０は、酸化物絶縁層４３６が設けられた絶縁表面を有する基板４００上に、第１の酸化物半導体層である酸化物半導体層４０８ａ、４０８ｂ、チャネル形成領域４０９、低抵抗領域４１４ａ、４１４ｂを含む第２の酸化物半導体層である酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。酸化物半導体層４０８ａ、４０８ｂは、酸化物絶縁層４３６上に接して間隔を有して形成され、酸化物半導体層４０３は酸化物半導体層４０８ａ、４０８ｂ及び酸化物絶縁層４３６と接して形成される。
【０１４５】
図３（Ｃ）は、チャネル幅方向の断面図であり、酸化物半導体層４０３は端部に２０度〜５０度のテーパーを有している。端部が垂直であると酸素が抜けやすく酸素欠陥を生じやすいが、端部にテーパーを有することで酸素欠陥を抑制し、トランジスタ４５０のリーク電流（寄生チャネル）の発生を低減している。
【０１４６】
膜厚３〜５ｎｍの酸化物半導体層４０３の下に酸化物半導体層４０８ａ、４０８ｂを設けることで、ソース電極層４０５ａ、４０５ｂとのコンタクト抵抗を低下させることができる。
【０１４７】
低抵抗領域４１４ａ、４１４ｂはゲート電極層４０１をマスクとして酸化物半導体層４０３へドーパントを導入することで形成することができる。また、低抵抗領域は金属元素を拡散させることによっても形成することができる。ドーパント及び金属元素の拡散を用いて低抵抗領域を形成することで、より配線層とのコンタクト抵抗を低下させることができる。
【０１４８】
また、ゲート電極層４０１の側面にサイドウォール構造の側壁絶縁層を設けてもよい。トランジスタ４５０は、ゲート電極層４０１の側面に膜厚の薄い側壁絶縁層４１２ａ、４１２ｂが設けられている。側壁絶縁層４１２ａ、４１２ｂは、ゲート電極層４０１を覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって絶縁膜を加工し、ゲート電極層４０１の側壁に自己整合的にサイドウォール構造の側壁絶縁層４１２ａ、４１２ｂを形成すればよい。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。
【０１４９】
側壁絶縁層４１２ａ、４１２ｂを設けることで、ゲート電極層４０１と低抵抗領域４０４ａ、４０４ｂとのショートを防止することができる。
【０１５０】
酸化物半導体層４０８ａ、４０８ｂ全体にドーパントを導入して低抵抗領域とすると、酸化物半導体層４０８ａ、４０８ｂ下、酸化物絶縁層４３６側からも他の導電層と電気的接続を行うことができる。
【０１５１】
酸化物半導体層４０３をインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である高い電界効果移動度のＩＧＺＯ膜を用いて、膜厚を３〜５ｎｍと薄くおさえることによってショートチャネル効果によるトランジスタのノーマリーオンを防止することができる。
【０１５２】
酸化物半導体層４０８ａ、４０８ｂとしては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５３】
酸化物半導体層４０８ａ、４０８ｂとして、酸化インジウム、酸化スズ、酸化亜鉛のような導電性の高い酸化物半導体層を用いてもよい。
【０１５４】
本実施の形態では、酸化物半導体層４０８ａ、４０８ｂとして、インジウム：ガリウム：亜鉛の組成比が１：１：１の酸化物ターゲットで作製された酸化物半導体層を用いる。
【０１５５】
酸化物半導体層４０８ａ、４０８ｂの膜厚は２０〜５０ｎｍとすればよい。
【０１５６】
トランジスタ４５０の作製方法の一例を図４（Ａ）乃至（Ｅ）に示す。
【０１５７】
まず、絶縁表面を有する基板４００上に酸化物絶縁層４３６を形成し、酸化物絶縁層４３６上に酸化物半導体膜４４４を形成する（図４（Ａ）参照）。本実施の形態では酸化物半導体膜４４４をインジウム：ガリウム：亜鉛の組成比が１：１：１の酸化物ターゲットを用いてスパッタリング法により形成する。
【０１５８】
次に酸化物半導体膜４４４をフォトリソグラフィ工程によって島状に加工し、一対の間隔を有して設けられた酸化物半導体層４０８ａ、４０８ｂを形成する。酸化物半導体層４０８ａ、４０８ｂ及び酸化物絶縁層４３６に接して酸化物半導体層４０３を形成する（図４（Ｂ）参照）。酸化物半導体層４０３は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットを用いてスパッタリング法により形成する。酸化物半導体層４０３の端部はテーパーを有する形状が好ましく、本実施の形態では３０度のテーパーを有する形状とする。
【０１５９】
次いで、酸化物半導体層４０３上にゲート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１の側面を覆う側壁絶縁層４１２ａ、４１２ｂを形成する（図４（Ｃ）参照）。ゲート絶縁膜４０２は酸化物半導体層４０３上に絶縁膜を形成し、該絶縁膜をゲート電極層４０１及び側壁絶縁層４１２ａ、４１２ｂをマスクとしてエッチングすることで形成することができる。なお、酸化物半導体層４０３の一部は露出する。
【０１６０】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１上に、酸化物半導体層４０３の一部と接して、金属元素を含む膜４１７を形成する（図１（Ｃ）参照）。
【０１６１】
金属元素を含む膜４１７としては、金属膜、金属酸化物膜、金属窒化物膜等が挙げられる。
【０１６２】
金属元素を含む膜中の金属元素としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、及びニッケル（Ｎｉ）のいずれかから選択される一以上を用いることができる。金属元素を含む膜として、上記金属元素のいずれかから選択される一以上を含む金属膜、金属酸化物膜、又は金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を用いることができる。また、金属元素を含む膜にリン（Ｐ）、ホウ素（Ｂ）などのドーパントを含ませてもよい。本実施の形態において金属元素を含む膜４１７は導電性を有する。
【０１６３】
金属元素を含む膜４１７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。金属元素を含む膜４１７の膜厚は５ｎｍ以上３０ｎｍ以下とすればよい。
【０１６４】
本実施の形態では、金属元素を含む膜４１７として膜厚１０ｎｍのアルミニウム膜をスパッタリング法によって形成する。
【０１６５】
次に、ゲート絶縁膜４０２、ゲート電極層４０１、及び側壁絶縁層４１２ａ、４１２ｂをマスクとして、酸化物半導体層４０３に金属元素を含む膜４１７を通過してドーパント４２１を選択的に導入し、低抵抗領域を形成する（図４（Ｄ）参照）。
【０１６６】
ドーパント４２１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１６７】
上記ドーパントは金属元素を含む膜４１７に含ませてもよい。
【０１６８】
ドーパント４２１は、注入法により、金属元素を含む膜４１７を通過して、酸化物半導体層４０３に導入する。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４２１の単体のイオンあるいは水素化物やフッ化物、塩化物のイオンを用いると好ましい。
【０１６９】
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる金属元素を含む膜４１７の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて、イオン注入法でホウ素イオンの注入を行う場合、加速電圧１５ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１７０】
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１７１】
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
【０１７２】
なお、酸化物半導体層４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１７３】
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１７４】
次に、金属元素を含む膜４１７及び酸化物半導体層４０３の一部が接した状態で加熱処理を行う。加熱処理は酸素雰囲気下で行うことが好ましい。加熱処理は減圧下、窒素雰囲気下でも行うことできる。また、加熱温度は１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１７５】
例えば、加熱処理装置の一つである電気炉に基板を導入し、金属元素を含む膜４１７及び酸化物半導体層４０３に対して酸素雰囲気下２００℃において１時間の加熱処理を行う。
【０１７６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１７７】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７８】
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７９】
加熱処理により、金属元素を含む膜４１７から酸化物半導体層４０３へ金属元素が導入され、低抵抗領域４１４ａ、４１４ｂが形成される。よって酸化物半導体層４０３において、チャネル形成領域４０９を挟んで、ドーパント及び金属元素を含む低抵抗領域４１４ａ、４１４ｂが形成される。
【０１８０】
本実施の形態では、ドーパントとしてホウ素、金属元素としてアルミニウムを用いたため、低抵抗領域４１４ａ、４１４ｂはホウ素及びアルミニウムを含む。
【０１８１】
次に金属元素を含む膜４１７をエッチングにより除去する。本実施の形態ではウェットエッチング法により金属元素を含む膜４１７を除去する。
【０１８２】
以上の工程で、本実施の形態のトランジスタ４５０が作製される。チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４１４ａ、４１４ｂを含む酸化物半導体層４０３を有することにより、該トランジスタ４５０はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０１８３】
低抵抗領域４１４ａ、４１４ｂはソース領域、又はドレイン領域として機能させることができる。低抵抗領域４１４ａ、４１４ｂを設けることによって、低抵抗領域４１４ａ、４１４ｂの間に形成されるチャネル形成領域４０９に加わる電界を緩和させることができる。また、低抵抗領域４１４ａ、４１４ｂにおいて酸化物半導体層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとを電気的に接続させることによって、酸化物半導体層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとの接触抵抗を低減することができる。
【０１８４】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１８５】
本実施の形態では、トランジスタ４５０上に平坦化絶縁膜４１５を形成する。また、平坦化絶縁膜４１５に酸化物半導体層４０３達する開口を形成し、開口に酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する（図４（Ｅ）参照）。
【０１８６】
以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。
【０１８７】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
【０１８８】
また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装置を提供することができる。
【０１８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９０】
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１又は実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１または２で示すトランジスタのいずれの構造も適用することができる。
【０１９１】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１９２】
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１９３】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一の構成とすることができる。
【０１９４】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１９５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１９６】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１９７】
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１９８】
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１９９】
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、絶縁層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０２００】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁層１５０、絶縁層１５２及びゲート絶縁膜１４６などに形成された開口に形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
【０２０１】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４３ｂは、トランジスタ１６０のゲート電極１２８と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２０２】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を直接接触させて行ってもよいし、間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０２０３】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０２０４】
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０２０５】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０６】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０２０７】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０２０８】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２１０】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１１】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１２】
また、トランジスタ１６２は、インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いるため、しきい値電圧がプラスであるトランジスタとすることができる。該トランジスタを採用することで、半導体装置の高性能化を達成することができる。さらに、本実施の形態の半導体装置は、長期間の使用に際しても、しきい値電圧がシフトしにくいトランジスタを用いるため、半導体装置の高信頼性化を図ることができる。
【０２１３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１４】
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１又は実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１または２で示すトランジスタのいずれの構造も適用することができる。
【０２１５】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
【０２１６】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０２１７】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２１８】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２１９】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２２０】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０２２１】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２２２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２４】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２２５】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０２２６】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２２７】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２２８】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２２９】
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０２３０】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
【０２３１】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の平面図を、図７（Ｂ）に図７（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
【０２３２】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一の構成とすることができる。
【０２３３】
図７（Ｂ）に示すように、電極５０２及び電極５０４上にトランジスタ１６２が設けられている。電極５０２は、図６（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図６（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
【０２３４】
また、図７（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁膜１４６を介して酸化物半導体層１４４上に設けられたゲート電極１４８ａは、ワード線５０９と電気的に接続する。
【０２３５】
また、図７（Ｃ）に、メモリセルアレイ２５１と、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
【０２３６】
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２３７】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図７（Ｂ）で示すように電極５０４、酸化物半導体層１４４、ゲート絶縁膜１４６、電極５０６が積層されることによって形成される。上記のような組成を有する酸化物半導体層の比誘電率は非常に高いため（比誘電率で６６）、これを誘電体膜として用いることにより容量素子２５４が必要とする面積を縮小することができる。
【０２３８】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４０】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０２４１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２４２】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２４３】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２４４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２４５】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４６】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、画像データ（入力画像データ）の信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２４７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２４８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２４９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２５０】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５１】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２５２】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２５４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例１】
【０２５５】
本実施例では、インジウム、ガリウム、及び亜鉛を含む酸化物半導体膜（ＩＧＺＯ膜）を作製し、酸化物半導体膜のイオン化ポテンシャルの測定を行い、その結果に基づきエネルギーバンド図を計算した。本明細書において、イオン化ポテンシャルの値は、バンドギャップ（エネルギーギャップ）と電子親和力を加算した値であり、バンドギャップの値は、材料の単膜の分光エリプソメトリーで測定して得られる値を用いる。また、酸化物半導体膜の組成分析を行った。
【０２５６】
まず、分光エリプソメトリーで測定して得られたバンドギャップの結果を示す。
【０２５７】
試料となる酸化物半導体膜として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を３００℃とし、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
【０２５８】
バンドギャップは、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下において成膜し、成膜後熱処理なしの試料では２．８３ｅＶ、成膜後４５０℃で熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９０ｅＶ、成膜後６５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９４ｅＶ、また、酸素雰囲気（酸素１００％）下において成膜し、成膜後熱処理なしの試料では２．８２ｅＶ、成膜後４５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．８９ｅＶ、成膜後６５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９４ｅＶであり、約２．８ｅＶ〜２．９ｅＶであった。
【０２５９】
また、単結晶シリコン基板上に、酸素雰囲気（酸素１００％）下、基板温度３００℃、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により膜厚１５ｎｍで成膜して得られたＩＧＺＯ膜を、該膜の表面側からスパッタリングしながら紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｃｔｒｏｓｃｏｐｙ）によるイオン化ポテンシャルを測定した。なお、イオン化ポテンシャルは真空準位から価電子帯までのエネルギー差を表す。
【０２６０】
イオン化ポテンシャルの値から分光エリプソメトリーで測定したバンドギャップを引くことで伝導帯のエネルギーを算出し、この、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜したＩＧＺＯ膜のバンド構造を作成した。ただし、ＩＧＺＯ膜のバンドギャップは２．８ｅＶとした。その結果が図１２となる。
【０２６１】
次に、単結晶シリコン基板上に、酸素雰囲気（酸素１００％）下、基板温度３００℃、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により膜厚１５ｎｍで成膜して得られたＩＧＺＯ膜の組成をＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化して評価した。
【０２６２】
ＩＧＺＯ膜において、インジウム（Ｉｎ）が２３．７ａｔｏｍｉｃ％、ガリウム（Ｇａ）が７．５ａｔｏｍｉｃ％、亜鉛（Ｚｎ）が９ａｔｏｍｉｃ％、酸素（Ｏ）が５９．７ａｔｏｍｉｃ％であった。
【０２６３】
また、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜したＩＧＺＯ膜のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。
【０２６４】
試料として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を室温、２００℃、３００℃、又は４００℃とし、成膜雰囲気をアルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）とし、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
【０２６５】
それぞれのＩＧＺＯ膜についてｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図１３に示す。図１３において、縦軸はｘ線回折強度（任意単位）であり、横軸は回転角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。
【０２６６】
図１３に示すように、室温で成膜したＩＧＺＯ膜は、ＸＲＤスペクトルでは結晶を示すピークが見られず非晶質酸化物半導体膜であることが確認できた。また、２００℃、３００℃、又は４００℃で成膜したＩＧＺＯ膜は、図１３に示すようにＸＲＤスペクトルにおいて、２θ＝３１°近傍に、結晶に起因するピークが見られ、結晶性酸化物半導体膜であることが確認できた。
【０２６７】
次にＩＧＺＯ膜の端面を切り出し、高分解能透過電子顕微鏡（日立ハイテクノロジー製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、ＩＧＺＯ膜の断面観察を行った。
【０２６８】
試料として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を３００℃、成膜雰囲気をアルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）とし、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
【０２６９】
図１６（Ａ）に成膜後加熱処理なし、図１６（Ｂ）に成膜後４５０℃熱処理（窒素雰囲気下１時間の後、酸素雰囲気下１時間）、図１６（Ｃ）に成膜後６５０℃熱処理（窒素雰囲気下１時間の後、酸素雰囲気下１時間）のＩＧＺＯ膜の断面におけるＴＥＭ像を示す。
【０２７０】
図１６（Ａ）乃至（Ｃ）に示すように、表面に概略垂直なｃ軸を有している結晶（ＣＡＡＣ）を含むＩＧＺＯ膜が確認できた。
【０２７１】
以上のように、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて非単結晶のＩＧＺＯ膜が得られることが確認できた。
【実施例２】
【０２７２】
本実施例では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜されたＩＧＺＯ膜を有するトランジスタを作製し、電気特性及び信頼性の評価を行った。
【０２７３】
トランジスタとして、図１に示すトランジスタ４４０ａの構造のトランジスタ１、及び図２（Ａ）に示すトランジスタ４４０ｂの構造のトランジスタ２を作製した。以下にトランジスタ１及びトランジスタ２の作製方法を示す。
【０２７４】
ガラス基板上に絶縁層としてスパッタリング法を用いて、膜厚３００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素雰囲気下、圧力０．４Ｐａ、電源１．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。
【０２７５】
酸化シリコン膜表面を研磨処理後、酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源１．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２００℃とした。
【０２７６】
次に、温度４５０℃、窒素雰囲気下１時間の熱処理後、酸素雰囲気下１時間の熱処理を行った。ＩＧＺＯ膜をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工した。
【０２７７】
スパッタリング法により膜厚５０ｎｍのタングステン膜（成膜条件：アルゴン雰囲気下、圧力０．８Ｐａ、電源電力１ｋＷ）を成膜し、ＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ：１０ｓｃｃｍ）、電源電力５００Ｗ、バイアス電力１５０Ｗ、圧力１．０Ｐａ）してソース電極層及びドレイン電極層を形成した。
【０２７８】
次にＣＶＤ法により酸化窒化シリコン膜を３０ｎｍ成膜し、ゲート絶縁膜を形成した。
【０２７９】
スパッタリング法により膜厚１５ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ）及び膜厚１３５ｎｍのタングステン膜（成膜条件：アルゴン雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜し、エッチング法により、エッチング（第１エッチング条件：エッチングガス（Ｃｌ２：ＳＦ６：Ｏ２＝３３ｓｃｃｍ：３３ｓｃｃｍ：１０ｓｃｃｍ、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ）（第２エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ）してゲート電極層を形成した。
【０２８０】
トランジスタ１のみ、ゲート電極層、ソース電極層及びドレイン電極層をマスクとしてイオン注入法によりＩＧＺＯ膜に、リン（Ｐ）イオンを注入した。なお、リン（Ｐ）イオンの注入条件は加速電圧４０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
【０２８１】
絶縁膜としてゲート電極層上に、スパッタリング法により酸化アルミニウム膜（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を成膜し、ＣＶＤ法により酸化窒化シリコン膜を３００ｎｍ積層した。
【０２８２】
次に、ゲート絶縁膜及び絶縁膜にＩＧＺＯ膜に達する開口を形成し、該開口にスパッタリング法により膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（Ａｒ＝２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力１２ｋＷ）、膜厚１００ｎｍのアルミニウム膜（成膜条件：アルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力１ｋＷ）、膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（Ａｒ＝２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力１２ｋＷ）の積層を成膜し、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）して、配線層を形成した。
【０２８３】
以上の工程でトランジスタ１及びトランジスタ２を作製した。なお、トランジスタ１においては、チャネル長（Ｌ）は３．２μｍ及びチャネル幅（Ｗ）は１０．１μｍ、酸化物半導体膜上においてソース電極層、ドレイン電極層、及びゲート電極層のどれとも重ならない領域のチャネル長方向の幅（Ｌｏｆｆともいう）は０．１５μｍとした。一方、なお、トランジスタ２においては、チャネル長（Ｌ）は２．９μｍ及びチャネル幅（Ｗ）は１０．１μｍ、酸化物半導体膜上においてソース電極層又はドレイン電極層がゲート電極層と重なる領域のチャネル長方向の幅（Ｌｏｖともいう）は１．１５μｍとした。
【０２８４】
得られたトランジスタ１及びトランジスタ２の電気特性、及びトランジスタ１においては信頼性評価も行った。トランジスタ２のドレイン電圧（Ｖｄ）が３Ｖ、０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を図１４に、トランジスタ１のドレイン電圧（Ｖｄ）が３Ｖ、０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を図１５（Ａ）（Ｂ）に示す。
【０２８５】
図１４及び図１５に示すようにトランジスタ１及びトランジスタ２は、高いオン特性を示し、電界効果移動度は２０ｃｍ２／Ｖｓ付近であり、トランジスタ２においては２０ｃｍ２／Ｖｓを超える電界効果移動度であった。
【０２８６】
トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以下、ＧＢＴ（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と呼ぶ。）がある。ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ＧＢＴ試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。ＧＢＴ試験前後において、しきい値電圧の変化量が小さいほど信頼性が高い。
【０２８７】
トランジスタが形成されている基板を一定の温度に維持し、トランジスタのソースとドレインを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。基板の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも高く、「−ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも低い。
【０２８８】
ＧＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びドレインと、の間の電位差をゲート絶縁層の厚さで除して決定される。
【０２８９】
本実施例ではトランジスタ１にＧＢＴ試験を行った。まず＋ＧＢＴ試験として、基板温度を４０℃とし、Ｖｄを３Ｖとし、トランジスタ１のＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに６Ｖを印加し、そのまま大気雰囲気下で１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度４０℃とし、Ｖｄを１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ測定を行った。＋ＧＢＴ試験結果を図１５（Ａ）に示す。
【０２９０】
同様に、−ＧＢＴ試験まず基板温度を４０℃とし、Ｖ（ｄｓ）を１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−６Ｖを印加し、そのまま大気雰囲気下で１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度４０℃とし、Ｖｄを１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ測定を行った。−ＧＢＴ試験結果を図１５（Ｂ）に示す。
【０２９１】
なお、図１５（Ａ）（Ｂ）において、ＧＢＴ試験前を太線、試験後を細線で示している。
【０２９２】
図１５（Ａ）（Ｂ）に示すように、トランジスタ１の＋ＧＢＴ試験および−ＧＢＴ試験によるしきい値電圧の変動は、ほとんど見られなかった。従って、本実施例のトランジスタは、ＧＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことが確認できた。
【０２９３】
また、トランジスタ１と同様の作製行程によって、チャネル長（Ｌ）を０．８μｍ、チャネル幅（Ｗ）を１０００μｍ、Ｌｏｆｆを０．３μｍとしたトランジスタを作製し、当該トランジスタのオフリーク電流（オフ電流）を測定した。測定は、１２５℃または８５℃の条件下にて行った。測定結果を図１７に示す。
【０２９４】
図１７より、本実施例に係るトランジスタを８５℃において４１．５時間動作させた場合のオフリーク電流は、０．５ｚＡ／μｍであり、極めて低い値であった。
【０２９５】
以上より、本実施例のトランジスタは、オフ電流値が極めて低く、信頼性の高いトランジスタであることが示された。
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することを課題の一つとする。
【０００７】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを課題の一つとする。
【０００８】
また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置を提供することを課題の一つとする。
【０００９】
上記課題のうち、少なくともいずれか一を解決することを課題とする。
【課題を解決するための手段】
【００１０】
半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。
【００１１】
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
【００１２】
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と重なるゲート電極層とを有し、酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
【００１３】
本明細書で開示する発明の構成の一形態は、酸化物絶縁層上に間隔を有して設けられた一対の第１の酸化物半導体層と、酸化物絶縁層及び一対の第１の酸化物半導体層上に接して設けられたチャネル形成領域を含む第２の酸化物半導体層と、酸化物絶縁層及び第２の酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に第２の酸化物半導体層と重なるゲート電極層とを有し、第２の酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である半導体装置である。
【００１４】
酸化物半導体層又は第２の酸化物半導体層は、非単結晶半導体であって、ｃ軸配向した結晶領域を含んでもよい。
【００１５】
酸化物半導体層又は第２の酸化物半導体層は、非単結晶半導体であって、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製することができる。
【００１６】
酸化物半導体層又は第２の酸化物半導体層において、ゲート電極層と重畳しない領域は、ドーパントを含む構成としてもよい。
【００１７】
また、酸化物半導体層又は第２の酸化物半導体層において、ソース電極層またはドレイン電極層と重畳しない領域は、ソース電極層またはドレイン電極層と重畳する領域よりも高い酸素濃度を有する構成としてもよい。
【００１８】
また、ゲート電極層をマスクとして酸化物半導体層に自己整合的にドーパントを導入し、酸化物半導体層においてチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ドーパントを含む低抵抗領域を形成してもよい。ドーパントは、酸化物半導体層の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【００１９】
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を有することにより、該トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【００２０】
また、酸化物半導体層に水素若しくは水分を放出させる加熱処理（脱水化又は脱水素化処理）を行ってもよい。また、酸化物半導体層として結晶性酸化物半導体層を用いる場合、結晶化のための加熱処理を行ってもよい。
【００２１】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
【００２２】
よって、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を供給することが好ましい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
【００２３】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜を酸化物半導体層と接して設けることによって、該酸化物絶縁膜から酸化物半導体層へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体層及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層への酸素の供給を行ってもよい。
【００２４】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００２５】
さらに、好ましくはトランジスタに設けられる酸化物半導体層は、酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている膜とするとよい。この場合、酸素の含有量は、酸化物半導体の化学量論的組成比を超える程度とする。あるいは、酸素の含有量は、単結晶の場合の酸素の量を超える程度とする。酸化物半導体の格子間に酸素が存在する場合もある。
【００２６】
水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。よって、該酸化物半導体層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。
【００２７】
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【発明の効果】
【００２８】
酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。
【００２９】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
【００３０】
また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置及び半導体装置の作製方法の一形態を説明する図。
【図２】半導体装置の一形態を説明する図。
【図３】半導体装置の一形態を説明する図。
【図４】半導体装置及び半導体装置の作製方法の一形態を説明する図。
【図５】半導体装置の一形態を示す断面図、平面図及び回路図。
【図６】半導体装置の一形態を示す回路図及び斜視図。
【図７】半導体装置の一形態を示す断面図及び平面図。
【図８】半導体装置の一形態を示す回路図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】酸化物半導体のエネルギーバンド図を示す図。
【図１３】酸化物半導体膜のＸＲＤ測定結果を示す図。
【図１４】トランジスタ１の電気特性評価を示す図。
【図１５】トランジスタ２の電気特性及び信頼性評価を示す図。
【図１６】酸化物半導体膜のＴＥＭ写真図。
【図１７】トランジスタのリーク電流の示す図。
【発明を実施するための形態】
【００３２】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３３】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図３を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
【００３４】
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
【００３５】
図１（Ａ）乃至（Ｅ）に示すトランジスタ４４０ａは、トップゲート構造を有するプレーナ型のトランジスタの例である。
【００３６】
トランジスタ４４０ａは、酸化物絶縁層４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ４４０ａ上には、絶縁膜４０７が形成されている。
【００３７】
図１は、酸化物半導体層４０３上において、ソース電極層４０５ａ、及びドレイン電極層４０５ｂとゲート電極層４０１とは重ならない構造であるが、図２（Ａ）で示すトランジスタ４４０ｂのようにソース電極層４０５ａ、及びドレイン電極層４０５ｂとゲート電極層４０１とが一部重なる構造であってもよい。
【００３８】
酸化物半導体層４０３は、インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層（ＩＧＺＯ層ともいう）である。
【００３９】
酸化物半導体層４０３は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットを用いたスパッタリング法によって作製することができる。
【００４０】
酸化物半導体は非単結晶であり、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００４１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４３】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００４４】
【数１】
【００４５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４６】
酸化物半導体層４０３として、結晶を含み、結晶性を有する酸化物半導体層（結晶性酸化物半導体層）を用いることができる。結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。
【００４７】
例えば、結晶性酸化物半導体層として、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層を用いることができる。
【００４８】
表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ；ＣＡＡＣともいう）を含む酸化物半導体（ＣＡＡＣ―ＯＳ）層である。
【００４９】
ＣＡＡＣ―ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶である。ＣＡＡＣを含む薄膜とは、ｃ軸に対しては結晶化した薄膜であり、ａｂ面に対しては必ずしも配列していない。
【００５０】
広義に、ＣＡＡＣとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む。
【００５１】
ＣＡＡＣを含む薄膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣを含む薄膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５２】
ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む薄膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面やＣＡＡＣの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣを含む薄膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【００５３】
該結晶性酸化物半導体層とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。
【００５４】
ｃ軸配向を有した結晶性酸化物半導体層を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００５５】
酸化物半導体層４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００５６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００５７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００５８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００５９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【００６０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００６１】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【００６２】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【００６３】
図１（Ａ）乃至（Ｅ）にトランジスタ４４０ａを用いて、作製方法の一例を示す。
【００６４】
まず、絶縁表面を有する基板４００上に酸化物絶縁層４３６を形成する。
【００６５】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００６６】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。
【００６７】
酸化物絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
【００６８】
酸化物絶縁層４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半導体層４０３を順に積層してもよい。
【００６９】
本実施の形態では酸化物絶縁層４３６としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
【００７０】
また、酸化物絶縁層４３６と基板４００との間に窒化物絶縁膜を設けてもよい。
窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。
【００７１】
次に、酸化物絶縁層４３６上に酸化物半導体層４０３を形成する。
【００７２】
酸化物絶縁層４３６は、酸化物半導体層４０３と接するため、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、酸化物絶縁層４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような酸化物絶縁層４３６を用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。酸化物半導体層４０３へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
【００７３】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層４３６を酸化物半導体層４０３と接して設けることによって、該酸化物絶縁層４３６から酸化物半導体層４０３へ酸素を供給することができる。酸化物半導体層４０３及び酸化物絶縁層４３６を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層４０３への酸素の供給を行ってもよい。
【００７４】
酸化物半導体層４０３の形成工程において、酸化物半導体層４０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体層４０３の成膜の前処理として、スパッタリング装置の予備加熱室で酸化物絶縁層４３６が形成された基板を予備加熱し、基板及び酸化物絶縁層４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【００７５】
酸化物絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。
【００７６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００７７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
【００７８】
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【００７９】
なお、本実施の形態において、酸化物半導体層４０３を、スパッタリング法で作製するためのターゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
【００８０】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
【００８１】
酸化物半導体層４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８２】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
【００８３】
また、酸化物絶縁層４３６と酸化物半導体層４０３とを大気に解放せずに連続的に形成することが好ましい。酸化物絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成すると、酸化物絶縁層４３６表面に水素や水分などの不純物が吸着することを防止することができる。
【００８４】
酸化物半導体層４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層に加工して形成することができる。
【００８５】
また、島状の酸化物半導体層４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００８６】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【００８７】
また、酸化物半導体層４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【００８８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００８９】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【００９０】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９１】
また、加熱処理で酸化物半導体層４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及び電気的にＩ型（真性）化することができる。
【００９２】
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体層４０３加工前の膜状の酸化物半導体膜の形成後、絶縁膜４０７の形成前であれば、トランジスタ４４０ａの作製工程においてどのタイミングで行ってもよい。例えば、膜状の酸化物半導体膜の形成後、又は島状の酸化物半導体層４０３形成後に行うことができる。
【００９３】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９４】
脱水化又は脱水素化のための加熱処理を、酸化物半導体層４０３として島状に加工される前、膜状の酸化物半導体膜が酸化物絶縁層４３６を覆った状態で行うと、酸化物絶縁層４３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。
【００９５】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９６】
脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４０３を高純度化、及び電気的にＩ型（真性）化することができる。高純度化し、電気的にＩ型（真性）化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９７】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００９８】
酸素の導入工程は、酸化物半導体層４０３に酸素導入する場合、酸化物半導体層４０３に直接導入してもよいし、ゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層４０３へ直接導入する場合は、プラズマ処理なども用いることができる。
【００９９】
酸化物半導体層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層４０３への酸素の導入は複数回行ってもよい。
【０１００】
次いで、酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。該導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１０１】
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスクを除去する。
【０１０２】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを覆うゲート絶縁膜４０２を形成する（図１（Ｃ）参照）。
【０１０３】
なお、ゲート絶縁膜４０２の被覆性を向上させるために、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ表面の平坦性が良好であることが好ましい。
【０１０４】
ゲート絶縁膜４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１０５】
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。
【０１０６】
また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。
【０１０７】
そして、ゲート電極層４０１をプラズマＣＶＤ法又はスパッタリング法等により、ゲート絶縁膜４０２上に形成する（図１（Ｂ）参照）。ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０８】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０９】
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１１０】
次に、ゲート電極層４０１、ソース電極層４０５ａ、及びドレイン電極層４０５ｂをマスクとして酸化物半導体層４０３にドーパント４２１を導入し、低抵抗領域４０４ａ、４０４ｂを形成する。
【０１１１】
ソース電極層４０５ａ、及びドレイン電極層４０５ｂの膜厚や、ドーパント４２１の導入条件によっては、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ下の酸化物半導体層４０３にもドーパント４２１が導入される場合と導入されない場合があり、また導入されても濃度が低くソース電極層４０５ａ、又はドレイン電極層４０５ｂ下以外の低抵抗領域と比べて抵抗が高い領域となる場合もある。
【０１１２】
図２（Ｂ）で示すトランジスタ４４０ｃは、ソース電極層４０５ａ、ドレイン電極層４０５ｂとして膜厚の薄い、例えば１０ｎｍのタングステン膜を形成する。このようにソース電極層４０５ａ、ドレイン電極層４０５ｂの膜厚が薄いと、低抵抗領域を形成するために酸化物半導体層４０３へドーパントを導入する場合、ソース電極層４０５ａ、ドレイン電極層４０５ｂを通過してソース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導体層４０３にもドーパントを導入することができる。従って、トランジスタ４４０ｃはソース電極層４０５ａ、ドレイン電極層４０５ｂ下の酸化物半導体層４０３の領域も低抵抗領域４０４ａ、４０４ｂが形成されている。
【０１１３】
ドーパント４２１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１１４】
ドーパント４２１は、注入法により、他の膜（例えば絶縁膜４０７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ）を通過して、酸化物半導体層４０３に導入することもできる。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４２１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０１１５】
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４２１としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント４２１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１１６】
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１１７】
ドーパント４２１を導入する際に、基板４００を加熱しながら行ってもよい。
【０１１８】
なお、酸化物半導体層４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１１９】
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１２０】
酸化物半導体層４０３を結晶性酸化物半導体膜とした場合、ドーパント４２１の導入により、一部非晶質化する場合がある。この場合、ドーパント４２１の導入後に加熱処理を行うことによって、酸化物半導体層４０３の結晶性を回復することができる。
【０１２１】
よって酸化物半導体層４０３において、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂが設けられた酸化物半導体層４０３が形成される。
【０１２２】
以上の工程で、本実施の形態のトランジスタ４４０ａが作製される（図１（Ｃ）参照）。インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であるＩＧＺＯ膜を用いた酸化物半導体層４０３を用いることによって、トランジスタ４４０ａに高いオン特性（電界効果移動度）、低いオフ電流、高い信頼性を付与することが可能となる。
【０１２３】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０７を形成する（図１（Ｄ）参照）。
【０１２４】
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。絶縁膜４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２５】
また、絶縁膜４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１２６】
絶縁膜４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。
【０１２７】
絶縁膜４０７は、スパッタリング法など、絶縁膜４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、絶縁膜４０７において、酸化物半導体層４０３に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体層４０３への酸素の供給源となるために好ましい。
【０１２８】
本実施の形態では、絶縁膜４０７として膜厚１００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。
【０１２９】
酸化物半導体膜の成膜時と同様に、絶縁膜４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜４０７に含まれる不純物の濃度を低減できる。また、絶縁膜４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１３０】
絶縁膜４０７を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１３１】
酸化物半導体層４０３上に設けられる絶縁膜４０７として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１３２】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
【０１３３】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１３４】
また、ゲート絶縁膜４０２及び絶縁膜４０７にソース電極層４０５ａ、ドレイン電極層４０５ｂに達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂと電気的に接続する配線層４６５ａ、４６５ｂを形成する（図１（Ｅ）参照）。配線層４６５ａ、４６５ｂを用いて他のトランジスタと接続させ、様々な回路を構成することができる。
【０１３５】
また、図２（Ｃ）に示すトランジスタ４４０ｄのように、ソース電極層４０５ａ、ドレイン電極層４０５ｂを設けずに、酸化物半導体層４０３に直接配線層４６５ａ、４６５ｂを接するように設けてもよい。
【０１３６】
配線層４６５ａ、配線層４６５ｂはゲート電極層４０１、ソース電極層４０５ａ、４０５ｂと同様の材料及び方法を用いて形成することができる。例えば、配線層４６５ａ、配線層４６５ｂとして窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１３７】
高純度化され、酸素欠損が補填された酸化物半導体層４０３は、水素、水などの不純物が十分に除去されており、酸化物半導体層４０３中の水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下である。なお、酸化物半導体層４０３中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【０１３８】
本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体層４０３を用いたトランジスタ４４０ａは、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり室温にて１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは５０ｚＡ／μｍ以下レベルにまで低くすることができる。
【０１３９】
以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。
【０１４０】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
【０１４１】
また、長期間の使用に際しても、しきい値電圧が変動しにくく、信頼性の高い半導体装置を提供することができる。
【０１４２】
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図３及び図４を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【０１４３】
図３（Ａ）乃至（Ｃ）に示すトランジスタ４５０は、トップゲート構造のトランジスタの一例である。図３（Ａ）は平面図であり、図３（Ａ）中の一点鎖線Ｘ−Ｙで切断した断面が図３（Ｂ）に相当し、図３（Ａ）中の一点鎖線Ｖ−Ｗで切断した断面が図３（Ｃ）に相当する。
【０１４４】
チャネル長方向の断面図である図３（Ｂ）に示すように、トランジスタ４５０は、酸化物絶縁層４３６が設けられた絶縁表面を有する基板４００上に、第１の酸化物半導体層である酸化物半導体層４０８ａ、４０８ｂ、チャネル形成領域４０９、低抵抗領域４１４ａ、４１４ｂを含む第２の酸化物半導体層である酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。酸化物半導体層４０８ａ、４０８ｂは、酸化物絶縁層４３６上に接して間隔を有して形成され、酸化物半導体層４０３は酸化物半導体層４０８ａ、４０８ｂ及び酸化物絶縁層４３６と接して形成される。
【０１４５】
図３（Ｃ）は、チャネル幅方向の断面図であり、酸化物半導体層４０３は端部に２０度〜５０度のテーパーを有している。端部が垂直であると酸素が抜けやすく酸素欠陥を生じやすいが、端部にテーパーを有することで酸素欠陥を抑制し、トランジスタ４５０のリーク電流（寄生チャネル）の発生を低減している。
【０１４６】
膜厚３〜５ｎｍの酸化物半導体層４０３の下に酸化物半導体層４０８ａ、４０８ｂを設けることで、ソース電極層４０５ａ、４０５ｂとのコンタクト抵抗を低下させることができる。
【０１４７】
低抵抗領域４１４ａ、４１４ｂはゲート電極層４０１をマスクとして酸化物半導体層４０３へドーパントを導入することで形成することができる。また、低抵抗領域は金属元素を拡散させることによっても形成することができる。ドーパント及び金属元素の拡散を用いて低抵抗領域を形成することで、より配線層とのコンタクト抵抗を低下させることができる。
【０１４８】
また、ゲート電極層４０１の側面にサイドウォール構造の側壁絶縁層を設けてもよい。トランジスタ４５０は、ゲート電極層４０１の側面に膜厚の薄い側壁絶縁層４１２ａ、４１２ｂが設けられている。側壁絶縁層４１２ａ、４１２ｂは、ゲート電極層４０１を覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって絶縁膜を加工し、ゲート電極層４０１の側壁に自己整合的にサイドウォール構造の側壁絶縁層４１２ａ、４１２ｂを形成すればよい。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。
【０１４９】
側壁絶縁層４１２ａ、４１２ｂを設けることで、ゲート電極層４０１と低抵抗領域４０４ａ、４０４ｂとのショートを防止することができる。
【０１５０】
酸化物半導体層４０８ａ、４０８ｂ全体にドーパントを導入して低抵抗領域とすると、酸化物半導体層４０８ａ、４０８ｂ下、酸化物絶縁層４３６側からも他の導電層と電気的接続を行うことができる。
【０１５１】
酸化物半導体層４０３をインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である高い電界効果移動度のＩＧＺＯ膜を用いて、膜厚を３〜５ｎｍと薄くおさえることによってショートチャネル効果によるトランジスタのノーマリーオンを防止することができる。
【０１５２】
酸化物半導体層４０８ａ、４０８ｂとしては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５３】
酸化物半導体層４０８ａ、４０８ｂとして、酸化インジウム、酸化スズ、酸化亜鉛のような導電性の高い酸化物半導体層を用いてもよい。
【０１５４】
本実施の形態では、酸化物半導体層４０８ａ、４０８ｂとして、インジウム：ガリウム：亜鉛の組成比が１：１：１の酸化物ターゲットで作製された酸化物半導体層を用いる。
【０１５５】
酸化物半導体層４０８ａ、４０８ｂの膜厚は２０〜５０ｎｍとすればよい。
【０１５６】
トランジスタ４５０の作製方法の一例を図４（Ａ）乃至（Ｅ）に示す。
【０１５７】
まず、絶縁表面を有する基板４００上に酸化物絶縁層４３６を形成し、酸化物絶縁層４３６上に酸化物半導体膜４４４を形成する（図４（Ａ）参照）。本実施の形態では酸化物半導体膜４４４をインジウム：ガリウム：亜鉛の組成比が１：１：１の酸化物ターゲットを用いてスパッタリング法により形成する。
【０１５８】
次に酸化物半導体膜４４４をフォトリソグラフィ工程によって島状に加工し、一対の間隔を有して設けられた酸化物半導体層４０８ａ、４０８ｂを形成する。酸化物半導体層４０８ａ、４０８ｂ及び酸化物絶縁層４３６に接して酸化物半導体層４０３を形成する（図４（Ｂ）参照）。酸化物半導体層４０３は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットを用いてスパッタリング法により形成する。酸化物半導体層４０３の端部はテーパーを有する形状が好ましく、本実施の形態では３０度のテーパーを有する形状とする。
【０１５９】
次いで、酸化物半導体層４０３上にゲート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１の側面を覆う側壁絶縁層４１２ａ、４１２ｂを形成する（図４（Ｃ）参照）。ゲート絶縁膜４０２は酸化物半導体層４０３上に絶縁膜を形成し、該絶縁膜をゲート電極層４０１及び側壁絶縁層４１２ａ、４１２ｂをマスクとしてエッチングすることで形成することができる。なお、酸化物半導体層４０３の一部は露出する。
【０１６０】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１上に、酸化物半導体層４０３の一部と接して、金属元素を含む膜４１７を形成する（図１（Ｃ）参照）。
【０１６１】
金属元素を含む膜４１７としては、金属膜、金属酸化物膜、金属窒化物膜等が挙げられる。
【０１６２】
金属元素を含む膜中の金属元素としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、及びニッケル（Ｎｉ）のいずれかから選択される一以上を用いることができる。金属元素を含む膜として、上記金属元素のいずれかから選択される一以上を含む金属膜、金属酸化物膜、又は金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を用いることができる。また、金属元素を含む膜にリン（Ｐ）、ホウ素（Ｂ）などのドーパントを含ませてもよい。本実施の形態において金属元素を含む膜４１７は導電性を有する。
【０１６３】
金属元素を含む膜４１７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。金属元素を含む膜４１７の膜厚は５ｎｍ以上３０ｎｍ以下とすればよい。
【０１６４】
本実施の形態では、金属元素を含む膜４１７として膜厚１０ｎｍのアルミニウム膜をスパッタリング法によって形成する。
【０１６５】
次に、ゲート絶縁膜４０２、ゲート電極層４０１、及び側壁絶縁層４１２ａ、４１２ｂをマスクとして、酸化物半導体層４０３に金属元素を含む膜４１７を通過してドーパント４２１を選択的に導入し、低抵抗領域を形成する（図４（Ｄ）参照）。
【０１６６】
ドーパント４２１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１６７】
上記ドーパントは金属元素を含む膜４１７に含ませてもよい。
【０１６８】
ドーパント４２１は、注入法により、金属元素を含む膜４１７を通過して、酸化物半導体層４０３に導入する。ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４２１の単体のイオンあるいは水素化物やフッ化物、塩化物のイオンを用いると好ましい。
【０１６９】
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる金属元素を含む膜４１７の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて、イオン注入法でホウ素イオンの注入を行う場合、加速電圧１５ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１７０】
低抵抗領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１７１】
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
【０１７２】
なお、酸化物半導体層４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１７３】
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１７４】
次に、金属元素を含む膜４１７及び酸化物半導体層４０３の一部が接した状態で加熱処理を行う。加熱処理は酸素雰囲気下で行うことが好ましい。加熱処理は減圧下、窒素雰囲気下でも行うことできる。また、加熱温度は１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１７５】
例えば、加熱処理装置の一つである電気炉に基板を導入し、金属元素を含む膜４１７及び酸化物半導体層４０３に対して酸素雰囲気下２００℃において１時間の加熱処理を行う。
【０１７６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１７７】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７８】
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７９】
加熱処理により、金属元素を含む膜４１７から酸化物半導体層４０３へ金属元素が導入され、低抵抗領域４１４ａ、４１４ｂが形成される。よって酸化物半導体層４０３において、チャネル形成領域４０９を挟んで、ドーパント及び金属元素を含む低抵抗領域４１４ａ、４１４ｂが形成される。
【０１８０】
本実施の形態では、ドーパントとしてホウ素、金属元素としてアルミニウムを用いたため、低抵抗領域４１４ａ、４１４ｂはホウ素及びアルミニウムを含む。
【０１８１】
次に金属元素を含む膜４１７をエッチングにより除去する。本実施の形態ではウェットエッチング法により金属元素を含む膜４１７を除去する。
【０１８２】
以上の工程で、本実施の形態のトランジスタ４５０が作製される。チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４１４ａ、４１４ｂを含む酸化物半導体層４０３を有することにより、該トランジスタ４５０はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０１８３】
低抵抗領域４１４ａ、４１４ｂはソース領域、又はドレイン領域として機能させることができる。低抵抗領域４１４ａ、４１４ｂを設けることによって、低抵抗領域４１４ａ、４１４ｂの間に形成されるチャネル形成領域４０９に加わる電界を緩和させることができる。また、低抵抗領域４１４ａ、４１４ｂにおいて酸化物半導体層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとを電気的に接続させることによって、酸化物半導体層４０３とソース電極層４０５ａ及びドレイン電極層４０５ｂとの接触抵抗を低減することができる。
【０１８４】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１８５】
本実施の形態では、トランジスタ４５０上に平坦化絶縁膜４１５を形成する。また、平坦化絶縁膜４１５に酸化物半導体層４０３達する開口を形成し、開口に酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する（図４（Ｅ）参照）。
【０１８６】
以上のように、酸化物半導体をチャネル形成領域に用いたトランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供することができる。
【０１８７】
また、より高性能な半導体装置を実現するため、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
【０１８８】
また、長期間の使用に際しても、しきい値電圧がシフトしにくく、信頼性の高い半導体装置を提供することができる。
【０１８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９０】
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１又は実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１または２で示すトランジスタのいずれの構造も適用することができる。
【０１９１】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１９２】
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１９３】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一の構成とすることができる。
【０１９４】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１９５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１９６】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１９７】
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１９８】
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１９９】
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、絶縁層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０２００】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁層１５０、絶縁層１５２及びゲート絶縁膜１４６などに形成された開口に形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
【０２０１】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４３ｂは、トランジスタ１６０のゲート電極１２８と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２０２】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を直接接触させて行ってもよいし、間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０２０３】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０２０４】
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０２０５】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０６】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０２０７】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０２０８】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２１０】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１１】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１２】
また、トランジスタ１６２は、インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いるため、しきい値電圧がプラスであるトランジスタとすることができる。該トランジスタを採用することで、半導体装置の高性能化を達成することができる。さらに、本実施の形態の半導体装置は、長期間の使用に際しても、しきい値電圧がシフトしにくいトランジスタを用いるため、半導体装置の高信頼性化を図ることができる。
【０２１３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１４】
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１又は実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１または２で示すトランジスタのいずれの構造も適用することができる。
【０２１５】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
【０２１６】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０２１７】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２１８】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２１９】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２２０】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０２２１】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２２２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２４】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２２５】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０２２６】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２２７】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２２８】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２２９】
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０２３０】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
【０２３１】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の平面図を、図７（Ｂ）に図７（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
【０２３２】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一の構成とすることができる。
【０２３３】
図７（Ｂ）に示すように、電極５０２及び電極５０４上にトランジスタ１６２が設けられている。電極５０２は、図６（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図６（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
【０２３４】
また、図７（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁膜１４６を介して酸化物半導体層１４４上に設けられたゲート電極１４８ａは、ワード線５０９と電気的に接続する。
【０２３５】
また、図７（Ｃ）に、メモリセルアレイ２５１と、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
【０２３６】
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２３７】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。インジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図７（Ｂ）で示すように電極５０４、酸化物半導体層１４４、ゲート絶縁膜１４６、電極５０６が積層されることによって形成される。上記のような組成を有する酸化物半導体層の比誘電率は非常に高いため（比誘電率で６６）、これを誘電体膜として用いることにより容量素子２５４が必要とする面積を縮小することができる。
【０２３８】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４０】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０２４１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２４２】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２４３】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２４４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２４５】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４６】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、画像データ（入力画像データ）の信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２４７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２４８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２４９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２５０】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５１】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２５２】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２５４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例１】
【０２５５】
本実施例では、インジウム、ガリウム、及び亜鉛を含む酸化物半導体膜（ＩＧＺＯ膜）を作製し、酸化物半導体膜のイオン化ポテンシャルの測定を行い、その結果に基づきエネルギーバンド図を計算した。本明細書において、イオン化ポテンシャルの値は、バンドギャップ（エネルギーギャップ）と電子親和力を加算した値であり、バンドギャップの値は、材料の単膜の分光エリプソメトリーで測定して得られる値を用いる。また、酸化物半導体膜の組成分析を行った。
【０２５６】
まず、分光エリプソメトリーで測定して得られたバンドギャップの結果を示す。
【０２５７】
試料となる酸化物半導体膜として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を３００℃とし、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
【０２５８】
バンドギャップは、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下において成膜し、成膜後熱処理なしの試料では２．８３ｅＶ、成膜後４５０℃で熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９０ｅＶ、成膜後６５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９４ｅＶ、また、酸素雰囲気（酸素１００％）下において成膜し、成膜後熱処理なしの試料では２．８２ｅＶ、成膜後４５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．８９ｅＶ、成膜後６５０℃熱処理（窒素雰囲気下で１時間の後、酸素雰囲気下で１時間）した試料は２．９４ｅＶであり、約２．８ｅＶ〜２．９ｅＶであった。
【０２５９】
また、単結晶シリコン基板上に、酸素雰囲気（酸素１００％）下、基板温度３００℃、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により膜厚１５ｎｍで成膜して得られたＩＧＺＯ膜を、該膜の表面側からスパッタリングしながら紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｃｔｒｏｓｃｏｐｙ）によるイオン化ポテンシャルを測定した。なお、イオン化ポテンシャルは真空準位から価電子帯までのエネルギー差を表す。
【０２６０】
イオン化ポテンシャルの値から分光エリプソメトリーで測定したバンドギャップを引くことで伝導帯のエネルギーを算出し、この、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜したＩＧＺＯ膜のバンド構造を作成した。ただし、ＩＧＺＯ膜のバンドギャップは２．８ｅＶとした。その結果が図１２となる。
【０２６１】
次に、単結晶シリコン基板上に、酸素雰囲気（酸素１００％）下、基板温度３００℃、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により膜厚１５ｎｍで成膜して得られたＩＧＺＯ膜の組成をＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化して評価した。
【０２６２】
ＩＧＺＯ膜において、インジウム（Ｉｎ）が２３．７ａｔｏｍｉｃ％、ガリウム（Ｇａ）が７．５ａｔｏｍｉｃ％、亜鉛（Ｚｎ）が９ａｔｏｍｉｃ％、酸素（Ｏ）が５９．７ａｔｏｍｉｃ％であった。
【０２６３】
また、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜したＩＧＺＯ膜のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。
【０２６４】
試料として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を室温、２００℃、３００℃、又は４００℃とし、成膜雰囲気をアルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）とし、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
【０２６５】
それぞれのＩＧＺＯ膜についてｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図１３に示す。図１３において、縦軸はｘ線回折強度（任意単位）であり、横軸は回転角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。
【０２６６】
図１３に示すように、室温で成膜したＩＧＺＯ膜は、ＸＲＤスペクトルでは結晶を示すピークが見られず非晶質酸化物半導体膜であることが確認できた。また、２００℃、３００℃、又は４００℃で成膜したＩＧＺＯ膜は、図１３に示すようにＸＲＤスペクトルにおいて、２θ＝３１°近傍に、結晶に起因するピークが見られ、結晶性酸化物半導体膜であることが確認できた。
【０２６７】
次にＩＧＺＯ膜の端面を切り出し、高分解能透過電子顕微鏡（日立ハイテクノロジー製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、ＩＧＺＯ膜の断面観察を行った。
【０２６８】
試料として、石英基板上にスパッタリング法を用いて膜厚１００ｎｍのＩＧＺＯ膜を成膜した。成膜条件は、基板温度を３００℃、成膜雰囲気をアルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）とし、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いた。
【０２６９】
図１６（Ａ）に成膜後加熱処理なし、図１６（Ｂ）に成膜後４５０℃熱処理（窒素雰囲気下１時間の後、酸素雰囲気下１時間）、図１６（Ｃ）に成膜後６５０℃熱処理（窒素雰囲気下１時間の後、酸素雰囲気下１時間）のＩＧＺＯ膜の断面におけるＴＥＭ像を示す。
【０２７０】
図１６（Ａ）乃至（Ｃ）に示すように、表面に概略垂直なｃ軸を有している結晶（ＣＡＡＣ）を含むＩＧＺＯ膜が確認できた。
【０２７１】
以上のように、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて非単結晶のＩＧＺＯ膜が得られることが確認できた。
【実施例２】
【０２７２】
本実施例では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜されたＩＧＺＯ膜を有するトランジスタを作製し、電気特性及び信頼性の評価を行った。
【０２７３】
トランジスタとして、図１に示すトランジスタ４４０ａの構造のトランジスタ１、及び図２（Ａ）に示すトランジスタ４４０ｂの構造のトランジスタ２を作製した。以下にトランジスタ１及びトランジスタ２の作製方法を示す。
【０２７４】
ガラス基板上に絶縁層としてスパッタリング法を用いて、膜厚３００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素雰囲気下、圧力０．４Ｐａ、電源１．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。
【０２７５】
酸化シリコン膜表面を研磨処理後、酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源１．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２００℃とした。
【０２７６】
次に、温度４５０℃、窒素雰囲気下１時間の熱処理後、酸素雰囲気下１時間の熱処理を行った。ＩＧＺＯ膜をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工した。
【０２７７】
スパッタリング法により膜厚５０ｎｍのタングステン膜（成膜条件：アルゴン雰囲気下、圧力０．８Ｐａ、電源電力１ｋＷ）を成膜し、ＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ：１０ｓｃｃｍ）、電源電力５００Ｗ、バイアス電力１５０Ｗ、圧力１．０Ｐａ）してソース電極層及びドレイン電極層を形成した。
【０２７８】
次にＣＶＤ法により酸化窒化シリコン膜を３０ｎｍ成膜し、ゲート絶縁膜を形成した。
【０２７９】
スパッタリング法により膜厚１５ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ）及び膜厚１３５ｎｍのタングステン膜（成膜条件：アルゴン雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜し、エッチング法により、エッチング（第１エッチング条件：エッチングガス（Ｃｌ２：ＳＦ６：Ｏ２＝３３ｓｃｃｍ：３３ｓｃｃｍ：１０ｓｃｃｍ、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ）（第２エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ）してゲート電極層を形成した。
【０２８０】
トランジスタ１のみ、ゲート電極層、ソース電極層及びドレイン電極層をマスクとしてイオン注入法によりＩＧＺＯ膜に、リン（Ｐ）イオンを注入した。なお、リン（Ｐ）イオンの注入条件は加速電圧４０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
【０２８１】
絶縁膜としてゲート電極層上に、スパッタリング法により酸化アルミニウム膜（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を成膜し、ＣＶＤ法により酸化窒化シリコン膜を３００ｎｍ積層した。
【０２８２】
次に、ゲート絶縁膜及び絶縁膜にＩＧＺＯ膜に達する開口を形成し、該開口にスパッタリング法により膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（Ａｒ＝２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力１２ｋＷ）、膜厚１００ｎｍのアルミニウム膜（成膜条件：アルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力１ｋＷ）、膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（Ａｒ＝２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力１２ｋＷ）の積層を成膜し、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）して、配線層を形成した。
【０２８３】
以上の工程でトランジスタ１及びトランジスタ２を作製した。なお、トランジスタ１においては、チャネル長（Ｌ）は３．２μｍ及びチャネル幅（Ｗ）は１０．１μｍ、酸化物半導体膜上においてソース電極層、ドレイン電極層、及びゲート電極層のどれとも重ならない領域のチャネル長方向の幅（Ｌｏｆｆともいう）は０．１５μｍとした。一方、なお、トランジスタ２においては、チャネル長（Ｌ）は２．９μｍ及びチャネル幅（Ｗ）は１０．１μｍ、酸化物半導体膜上においてソース電極層又はドレイン電極層がゲート電極層と重なる領域のチャネル長方向の幅（Ｌｏｖともいう）は１．１５μｍとした。
【０２８４】
得られたトランジスタ１及びトランジスタ２の電気特性、及びトランジスタ１においては信頼性評価も行った。トランジスタ２のドレイン電圧（Ｖｄ）が３Ｖ、０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を図１４に、トランジスタ１のドレイン電圧（Ｖｄ）が３Ｖ、０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を図１５（Ａ）（Ｂ）に示す。
【０２８５】
図１４及び図１５に示すようにトランジスタ１及びトランジスタ２は、高いオン特性を示し、電界効果移動度は２０ｃｍ２／Ｖｓ付近であり、トランジスタ２においては２０ｃｍ２／Ｖｓを超える電界効果移動度であった。
【０２８６】
トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以下、ＧＢＴ（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と呼ぶ。）がある。ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ＧＢＴ試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。ＧＢＴ試験前後において、しきい値電圧の変化量が小さいほど信頼性が高い。
【０２８７】
トランジスタが形成されている基板を一定の温度に維持し、トランジスタのソースとドレインを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。基板の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも高く、「−ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも低い。
【０２８８】
ＧＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びドレインと、の間の電位差をゲート絶縁層の厚さで除して決定される。
【０２８９】
本実施例ではトランジスタ１にＧＢＴ試験を行った。まず＋ＧＢＴ試験として、基板温度を４０℃とし、Ｖｄを３Ｖとし、トランジスタ１のＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに６Ｖを印加し、そのまま大気雰囲気下で１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度４０℃とし、Ｖｄを１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ測定を行った。＋ＧＢＴ試験結果を図１５（Ａ）に示す。
【０２９０】
同様に、−ＧＢＴ試験まず基板温度を４０℃とし、Ｖ（ｄｓ）を１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−６Ｖを印加し、そのまま大気雰囲気下で１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度４０℃とし、Ｖｄを１０Ｖとし、トランジスタ１のＶｇ−Ｉｄ測定を行った。−ＧＢＴ試験結果を図１５（Ｂ）に示す。
【０２９１】
なお、図１５（Ａ）（Ｂ）において、ＧＢＴ試験前を太線、試験後を細線で示している。
【０２９２】
図１５（Ａ）（Ｂ）に示すように、トランジスタ１の＋ＧＢＴ試験および−ＧＢＴ試験によるしきい値電圧の変動は、ほとんど見られなかった。従って、本実施例のトランジスタは、ＧＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことが確認できた。
【０２９３】
また、トランジスタ１と同様の作製行程によって、チャネル長（Ｌ）を０．８μｍ、チャネル幅（Ｗ）を１０００μｍ、Ｌｏｆｆを０．３μｍとしたトランジスタを作製し、当該トランジスタのオフリーク電流（オフ電流）を測定した。測定は、１２５℃または８５℃の条件下にて行った。測定結果を図１７に示す。
【０２９４】
図１７より、本実施例に係るトランジスタを８５℃において４１．５時間動作させた場合のオフリーク電流は、０．５ｚＡ／μｍであり、極めて低い値であった。
【０２９５】
以上より、本実施例のトランジスタは、オフ電流値が極めて低く、信頼性の高いトランジスタであることが示された。
【特許請求の範囲】
【請求項１】
酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記酸化物半導体層と重なるゲート電極層とを有し、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であることを特徴とする半導体装置。
【請求項２】
酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上にソース電極層及びドレイン電極層と、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記酸化物半導体層と重なるゲート電極層とを有し、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、前記酸化物半導体層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記酸化物半導体層は、ｃ軸配向した結晶領域を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記酸化物半導体層は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製されたものであることを特徴とする半導体装置。
【請求項６】
酸化物絶縁層上に間隔を有して設けられた一対の第１の酸化物半導体層と、
前記酸化物絶縁層及び前記一対の第１の酸化物半導体層上に接して設けられたチャネル形成領域を含む第２の酸化物半導体層と、
前記酸化物絶縁層及び前記第２の酸化物半導体層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記第２の酸化物半導体層と重なるゲート電極層とを有し、
前記第２の酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であることを特徴とする半導体装置。
【請求項７】
請求項６において、前記第２の酸化物半導体層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項８】
請求項６又は請求項７において、前記第２の酸化物半導体層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項９】
請求項６乃至８のいずれか一項において、前記第２の酸化物半導体層は、ｃ軸配向した結晶領域を含むことを特徴とする半導体装置。
【請求項１０】
請求項６乃至９のいずれか一項において、前記第２の酸化物半導体層は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製されたものであることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、前記ゲート電極層の側面に側壁絶縁層を有することを特徴とする半導体装置。
【請求項１】
酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記酸化物半導体層と重なるゲート電極層とを有し、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であることを特徴とする半導体装置。
【請求項２】
酸化物絶縁層上に設けられたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上にソース電極層及びドレイン電極層と、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記酸化物半導体層と重なるゲート電極層とを有し、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、前記酸化物半導体層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記酸化物半導体層は、ｃ軸配向した結晶領域を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記酸化物半導体層は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製されたものであることを特徴とする半導体装置。
【請求項６】
酸化物絶縁層上に間隔を有して設けられた一対の第１の酸化物半導体層と、
前記酸化物絶縁層及び前記一対の第１の酸化物半導体層上に接して設けられたチャネル形成領域を含む第２の酸化物半導体層と、
前記酸化物絶縁層及び前記第２の酸化物半導体層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記第２の酸化物半導体層と重なるゲート電極層とを有し、
前記第２の酸化物半導体層はインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上であることを特徴とする半導体装置。
【請求項７】
請求項６において、前記第２の酸化物半導体層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項８】
請求項６又は請求項７において、前記第２の酸化物半導体層において、前記ゲート電極層と重畳しない領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項９】
請求項６乃至８のいずれか一項において、前記第２の酸化物半導体層は、ｃ軸配向した結晶領域を含むことを特徴とする半導体装置。
【請求項１０】
請求項６乃至９のいずれか一項において、前記第２の酸化物半導体層は、インジウム：ガリウム：亜鉛の組成比が３：１：２の酸化物ターゲットで作製されたものであることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、前記ゲート電極層の側面に側壁絶縁層を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−４８２１６（Ｐ２０１３−４８２１６Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−１５７１１５（Ｐ２０１２−１５７１１５）
【出願日】平成２４年７月１３日（２０１２．７．１３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２４年７月１３日（２０１２．７．１３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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