【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】電極膜ＷＬと層間絶縁膜１４を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔１８を形成する工程と、前記貫通孔の内部に電荷蓄積膜２３と、絶縁膜２４ａと、ゲルマニウムを用いた第１の膜２５と、アルミニウムを用いた第２の膜２７を形成する工程と、置換熱処理で、前記第１の膜と前記第２の膜を置換し前記第２の膜の前記絶縁膜とは反対の側にゲルマニウムを成長させて半導体ピラーＳＰを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第２の膜を選択的に除去することで、前記絶縁膜と前記半導体ピラーとの間に空隙２４ｂを形成する工程と、を備えている。前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる。 （もっと読む）

【課題】制御ゲート電極および浮遊ゲート電極を備えた構成において、制御ゲート電極を構成する多結晶シリコンの空乏化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、ワード線は、その下層の高さが上層の高さよりも低い。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】エッチング加工がし易く、データ保持の劣化を抑制する。
【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備える。前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層である。前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層である。前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である。 （もっと読む）

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。 （もっと読む）

【課題】チャネル移動度を向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板２０上に設けられたメモリトランジスタ４０と選択トランジスタ５０を有する。メモリトランジスタ４０は、導電層４１ａ〜４１ｄ、メモリゲート絶縁層４３、柱状半導体層４４、及び酸化層４５を有する。導電層４１は、メモリトランジスタ４０のゲートとして機能する。メモリゲート絶縁層４３は、導電層の側面に接する。半導体層４４は、導電層と共にメモリゲート絶縁層４３を一方の側面で挟み、半導体基板２０に対して垂直方向に延び、メモリトランジスタ４０のボディとして機能する。酸化層４５は、半導体層４４の他方の側面に接する。半導体層４４は、シリコンゲルマニウムにて構成される。酸化層４５は、酸化シリコンにて構成される。 （もっと読む）

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。 （もっと読む）

【課題】メモリセルアレイおよび周辺回路の両方において、ワード線またはゲート電極を適切にシリサイド化することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、互いに電気的に接続されたフローティングゲートおよびコントロールゲートを含むゲート電極と、ゲート電極のうちフローティングゲートの側面を被覆する側壁膜と、ゲート電極のうちコントロールゲートの側面を被覆し側壁膜上に設けられたスペーサとを備えたトランジスタを含む周辺回路、を備え、メモリセルおよび周辺回路において、コントロールゲートの上部はシリサイド化されている。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に、第２絶縁膜２６から離間する第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】ナノ構造を有し、高い比誘電率を有する強誘電体を提供すること。
【解決手段】格子定数が下記式（１）：
１≦（ａ_２／ａ_１）×１００≦８０ （１）
（式（１）中、ａ_１は第一強誘電材料の格子定数であり、ａ_２は第二強誘電材料の格子定数であり、ａ_１＞ａ_２である。）
で表される条件を満たす第一強誘電材料および第二強誘電材料のうちの一方の無機成分からなるマトリックス中に、前記第一強誘電材料および前記第二強誘電材料のうちの他方の無機成分が、球状、柱状およびジャイロイド状からなる群から選択される形状で、三次元的且つ周期的に配置しており、繰り返し構造の一単位の長さの平均値が１ｎｍ〜１００ｎｍである三次元的周期構造を有していることを特徴とするナノヘテロ構造強誘電体。 （もっと読む）

【課題】ワード線の引き出し領域において、アスペクト比を低くすることによりパターンの倒壊等を防止する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセル領域と、前記半導体基板上に設けられたワード線の引き出し領域とを備える。前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備える。前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられる。 （もっと読む）

【課題】上下２層のメモリセル構成部材を一括して加工してメモリセルを形成する際に、引き出し部でのパターンの撚れを抑制する不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、メモリセル部１００は、ワード線ＷＬとビット線ＢＬの交差位置に、ワード線ＷＬとビット線ＢＬに挟持されるようにメモリセルＭＣが配置されるメモリ層とを有する。コンタクト部１１０は、メモリセル部１００のワード線ＷＬとビット線ＢＬの延在方向に配置される。また、ワード線引き出し部１２０Ｗは、メモリセル部１００とワード線コンタクトＷＣとをワード線ＷＬによって接続し、ビット線引き出し部１２０Ｂは、メモリセル部１００とビット線コンタクトＢＣとをビット線ＢＬによって接続する。ワード線およびビット線引き出し部１２０Ｗ，１２０Ｂを構成するワード線ＷＬとビット線ＢＬの直下のメモリ層に対応する層にダミーパターンＤＰを備える。 （もっと読む）

【課題】ガードリング周辺のメモリセル領域から周辺回路領域へのエッチング液の染み込みを防止する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。 （もっと読む）