不揮発性半導体記憶装置
【課題】エッチング加工がし易く、データ保持の劣化を抑制する。
【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備える。前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層である。前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層である。前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である。
【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備える。前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層である。前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層である。前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスがある。
【０００３】
この種のメモリデバイスにおいて、複数の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造がある。
【０００４】
電極層を含む積層体を形成する前に、バックゲートとなる下地層には凹部（空間部）が形成され、その凹部に犠牲膜が埋め込まれる。この後、下地層上に複数の電極層と複数の電極層のそれぞれの間に形成された犠牲層を含む積層体を形成した後、柱状部のホールを形成し、そのホールを通じて凹部内の犠牲膜および犠牲層を選択的にエッチングによって除去する。この後、ホール内、凹部内、および複数の電極層のそれぞれ間に、電荷蓄積膜、チャネルボディ層を形成して不揮発性半導体記憶装置を形成する。
【０００５】
しかし、複数の電極層のそれぞれは不純物元素を含有する。この不純物元素が製造プロセスの進行中に犠牲層にまで拡散すると、犠牲層を充分にエッチング除去できない場合がある。また、電極層のエッジ部に生じる電界によってデータ保持が劣化する場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０４０５３３号公報
【特許文献２】特開２０１１−１０８９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、エッチング加工がし易く、データ保持の劣化が抑制された不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備える。
【０００９】
前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層である。前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層である。前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】参考例に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
【図１１】第２実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置について斜視模式図を用いて説明する。
【００１２】
図１は、第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図６（ｂ）を用いて説明する。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１３】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１４】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層とする。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図３（ａ）においては、半導体層（リン添加シリコン層）１１が、バックゲートＢＧに対応する。
【００１５】
バックゲートＢＧ上には、複数の絶縁膜３０Ｂ（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１６】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１７】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１８】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間、隣り合う電極層ＷＬ１Ｓの間、隣り合う電極層ＷＬ２Ｓの間、隣り合う電極層ＷＬ３Ｓの間、隣り合う電極層ＷＬ４Ｓの間には、図６（ｂ）に示す絶縁層６２が設けられている。
【００１９】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄのそれぞれの上下には、拡散抑制層４０が設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓのそれぞれの上下には、拡散抑制層４０が設けられている。
【００２０】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００２１】
複数の電極層ＷＬのそれぞれは、例えば、不純物元素（第１の不純物元素）を含む、導電性を有する半導体層である。この不純物元素としては、ホウ素（Ｂ）等の第１３族元素である。あるいは、不純物元素として、リン（Ｐ）、ヒ素（Ａｓ）等の第１５族元素を用いてよい。以下の説明では、電極層ＷＬの一例としては、ホウ素含有ポリシリコン層を挙げて説明する。拡散抑制層４０は、第１の不純物元素とは異なる不純物元素（第２の不純物元素）を含む半導体層（例えば、ポリシリコン層）である。第２の不純物元素としては、例えば、炭素（Ｃ）が挙げられる。拡散抑制層４０は、第１の不純物元素が電極層ＷＬから電極層ＷＬ外へ拡散するのを抑制する。絶縁膜３０Ｂは、例えば、後述するＯＮＯ構造を有する。
【００２２】
実施形態では、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３０Ｂと、複数の電極層ＷＬのそれぞれと複数の絶縁膜３０Ｂのそれぞれとの間に設けられた拡散抑制層４０と、を有する積層構造を積層体５３Ａとしている。積層体５３Ａは、下地層の上に設けられている。
【００２３】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物元素が添加され、充分な導電性を有するシリコン層である。
【００２４】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物元素が添加され導電性を有するシリコン層である。
【００２５】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２６】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物元素が添加され導電性を有するシリコン層である。
【００２７】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２８】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体５３Ａには、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２９】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、無添加ポリシリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。
【００３０】
換言すれば、メモリ膜３０Ａは、積層体５３Ａを積層体５３Ａの積層方向に貫通するメモリホールＭＨの側壁に設けられている。また、チャネルボディ層２０は、メモリホールＭＨ内に設けられたメモリ膜３０Ａの内側に設けられている。また、複数の電極層ＷＬのそれぞれは、チャネルボディ層２０にメモリ膜３０Ａを介して対向するゲート電極である。
【００３１】
チャネルボディ層２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜ＧＤが設けられている。チャネルボディ層２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜ＧＤが設けられている。
【００３２】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で充填する構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３３】
メモリ膜３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２、および絶縁膜３３が設けられている。絶縁膜３１、電荷蓄積膜３２、および絶縁膜３３の組がメモリ膜３０Ａである。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、絶縁膜３０Ｂは、ＯＮＯ構造を有する層が対向し、２層になった層である。
【００３４】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３５】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３６】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。絶縁膜３１および絶縁膜３３は、複数層からなっていても構わない。
【００３７】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
【００３８】
ソース側選択ゲートＳＧＳ、チャネルボディ層２０およびそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線ＳＬと接続されている。
【００３９】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００４０】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４１】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４２】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体５３Ａの積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４３】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４４】
次に、不揮発性半導体記憶装置１の製造過程について説明する。
図３〜図６は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図１のＹ方向に対して平行に、メモリホールＭＨの中心を切断したときの断面図である。
【００４５】
まず、図３（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１を形成する。この半導体層１１は、例えば、リン添加シリコン層である。このリン添加シリコン層は、上述したバックゲートＢＧに対応している。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。
【００４６】
続いて、半導体層１１に、フォトリソグラフィプロセスによって、溝１３を形成する。溝１３の位置は、半導体層１１にメモリホールＭＨの下端を連結する連結部ＪＰの位置に対応している。
【００４７】
次に、図３（ｂ）に示すように、溝１３内に絶縁膜３７を形成し、溝１３内に絶縁膜３７を介して無添加シリコン犠牲膜１５を形成する。無添加シリコン犠牲膜１５は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜１５の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜１５の間の半導体層１１の表面を表出させる。
【００４８】
この段階で、下地層１２上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層１１が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲膜１５によって挟まれた半導体層１１であり、被エッチング領域とは、無添加シリコン犠牲膜１５である。無添加シリコン犠牲膜１５は、Ｘ方向もしくはＹ方向に所定の間隔で複数配置されている。
【００４９】
次に、図３（ｃ）に示すように、半導体層１１の上および無添加シリコン犠牲膜１５の上に絶縁層５０を形成する。絶縁層５０は、エッチングの際のストップ層として機能する。絶縁層５０の材質は、例えば、シリコン酸化物（ＳｉＯ２）である。
【００５０】
続いて、下地層１２の上に、絶縁層５０を介して、積層体５３Ｂを形成する。積層体５３Ｂは、それぞれ交互に積層された複数の電極層ＷＬと複数の被エッチング層５２と、複数の電極層ＷＬのそれぞれと複数の被エッチング層５２のそれぞれとの間に設けられた拡散抑制層４０と、を有する。
【００５１】
積層体５３Ｂは、電極層ＷＬと被エッチング層５２とが多段積層された積層体である。また、積層体５３Ｂは、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。電極層ＷＬは、例えば、ホウ素添加ポリシリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。被エッチング層５２は、無添加ポリシリコン層である。拡散抑制層４０は、炭素が添加されたポリシリコン層である。
【００５２】
図４（ａ）からは、下地層１２の表示を省略する。
図４（ａ）に示すように、フィトリソグラフィプロセスによって、積層体５３Ｂの表面から絶縁層５０にまで達するスリット６０を形成する。スリット６０は、Ｘ方向に延在する。この段階で、積層体５３Ｂがスリット６０によってＹ方向に分断される。この際、絶縁層５０は、エッチングストップ層として機能する。すなわち、絶縁層５０の存在によって、オーバーエッチングが抑制されて、スリット６０の下端が無添加シリコン犠牲膜１５にまで達することはない。
【００５３】
次に、図４（ｂ）に示すように、スリット６０内に絶縁層６２を形成する。絶縁層６２の材質は、例えば、窒化シリコン（Ｓｉ３Ｎ４）である。絶縁層６２については、必要に応じて、その余剰部分をエッチバックによって取り除き、最上層の拡散抑制層４０を表出させる。
【００５４】
次に、図４（ｃ）に示すように、層間絶縁膜６５を、積層体５３Ｂの上および絶縁層６２の上に形成する。層間絶縁膜６５は、例えば、酸化シリコン膜である。続いて、層間絶縁膜６５の上に、必要に応じて、拡散抑制層４０を形成する。続いて、層間絶縁膜６５の上に拡散抑制層４０を介して選択ゲートＳＧを形成する。層間絶縁膜６５と選択ゲートＳＧとの間にも拡散抑制層４０を介設することで、層間絶縁膜６５へのホウ素の拡散を防止する。これにより、フッ酸系溶液処理による層間絶縁膜６５表面のダメージが抑制される。選択ゲートＳＧの材質は、ホウ素添加ポリシリコンである。さらに、選択ゲートＳＧの上には、選択ゲートＳＧを保護するための酸化膜を形成する（図示しない）。
【００５５】
次に、図５（ａ）に示すように、フォトリソグラフィプロセスによって、積層体５３Ｂに、無添加シリコン犠牲膜１５（被エッチング領域）に達する一対のホール７０を形成する。一対のホール７０は、絶縁層６２を挟み、積層体５３Ｂの上面から下面にまで貫通している。また、一対のホール７０の内部では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００５６】
次に、図５（ｂ）に示すように、無添加シリコン犠牲膜１５（被エッチング領域）と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２を一対のホール７０を通じて除去する。例えば、アルカリ系薬液処理をホール７０内に導入することにより、無添加シリコン犠牲膜１５および被エッチング層５２を一対のホール７０を通じて除去する。
【００５７】
アルカリ系薬液としては、ＫＯＨ（水酸化カリウム）溶液が用いられる。電極層ＷＬは、例えば、ホウ素添加ポリシリコン層であり、被エッチング層５２は、無添加ポリシリコン層である。アルカリ系薬液処理によって、無添加ポリシリコン層である被エッチング層５２のみが選択的に除去される。半導体層１１には、一対のホール７０のそれぞれの下端とつながった空間部（凹部）７１が形成される。一対のホール７０を形成した後、複数の電極層ＷＬのそれぞれの表面が露出する。
【００５８】
次に、図６（ａ）に示すように、一対のホール７０のそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０Ａを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁膜３０Ｂを形成する。また、空間部７１の内壁に、電荷蓄積膜３２を含む絶縁層３０Ｃを形成する。メモリ膜３０Ａ、絶縁膜３０Ｂ、および絶縁層３０Ｃは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。
【００５９】
続いて、メモリ膜３０Ａの表面および絶縁層３０Ｃの表面に、チャネルボディ層２０を形成する。チャネルボディ層２０については、ホール７０内および空間部７１内に完全に充填するほか、完全に充填せず、チャネルボディ層２０を筒状にする形態も実施形態に含まれる。
【００６０】
次に、図６（ｂ）に示すように、フォトリソグラフィプロセスによって、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。
【００６１】
図６（ｂ）に示す不揮発性半導体記憶装置１は、不純物元素を含む半導体層１１を備える。半導体層１１は、図１で例示したバックゲートＢＧに対応している。
【００６２】
不揮発性半導体記憶装置１は、半導体層１１の表面に設けられ絶縁層３０Ｃを備える。不揮発性半導体記憶装置１は、半導体層１１の上および絶縁層３０Ｃの上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３０Ｂとを有し、複数の電極層ＷＬのそれぞれと複数の絶縁膜３０Ｂのそれぞれとの間に設けられた拡散抑制層４０を含む積層体５３Ａを備える。複数の電極層ＷＬとは、電極層ＷＬ１Ｄ、電極層ＷＬ２Ｄ、電極層ＷＬ３Ｄ、電極層ＷＬ４Ｄ、電極層ＷＬ１Ｓ、電極層ＷＬ２Ｓ、電極層ＷＬ３Ｓ、電極層ＷＬ４Ｓである。
【００６３】
不揮発性半導体記憶装置１は、積層体５３Ａを積層体５３Ａの積層方向に貫通して形成された一対のホール７０のそれぞれの側壁に設けられた電荷蓄積膜３２を備える。
【００６４】
不揮発性半導体記憶装置１は、一対のホール７０内のそれぞれの電荷蓄積膜３２の内側に設けられたチャネルボディ層２０を備える。
【００６５】
不揮発性半導体記憶装置１は、積層体５３Ａの上に設けられた積層体５４を備える。積層体５４は、層間絶縁膜６５と、層間絶縁膜６５の上に設けられた選択ゲートＳＧと、を有する。選択ゲートＳＧとは、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳである。層間絶縁膜６５と選択ゲートＳＧとの間には、拡散抑制層４０を介設してもよい。
【００６６】
不揮発性半導体記憶装置１は、積層体５４を積層体５４の積層方向に貫通して形成されたホール７０の側壁に設けられたゲート絶縁膜ＧＤを備える。このゲート絶縁膜ＧＤとは、ドレイン側選択ゲートＳＧＤのゲート絶縁膜ＧＤ、およびソース側選択ゲートＳＧＳのゲート絶縁膜ＧＤである。不揮発性半導体記憶装置１は、ホール７０内におけるゲート絶縁膜ＧＤの内側にも、チャネルボディ層２０を備える。
【００６７】
不揮発性半導体記憶装置１において、一対のホール７０内に設けられたチャネルボディ層２０のそれぞれの下端どうしは絶縁層３０Ｃ内においてつながれている。絶縁層３０Ｃは、バックゲートＢＧのバックゲート絶縁膜として機能する。
【００６８】
不揮発性半導体記憶装置１は、一対のホール７０の間に挟まれ、積層体５３Ａの表面から積層体５３Ａを貫通し絶縁層５０に達する絶縁層６２を備える。
【００６９】
次に、電極膜ＷＬの上下に、拡散抑制層４０を設けたときの作用を説明する。その前に、第１実施形態とは別の形態である参考例を説明する。
図７は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００７０】
参考例では、図７（ａ）に示すように、電極層ＷＬの上下に拡散抑制層４０を設けない状態で、製造プロセスを進行させる。加工対象である積層体５３Ｂには、成膜プロセス、フォトリソグラフィプロセス等によって、熱が与えられる。従って、電極層ＷＬに含まれる不純物元素は、製造プロセスの進行中に被エッチング層５２内に拡散する場合がある。例えば、図中の丸印は、不純物元素を表し、矢印は不純物元素が拡散する方向を表している。製造プロセスにおいて、積層体５３Ｂへの加熱が積み重ねられると、電極層ＷＬの内部に収まっていた不純物元素も被エッチング層５２に拡散する場合がある。この場合、加熱後の不純物濃度は、加熱前の不純物濃度に比べて全体的に低くなり、電極層ＷＬの深さ方向の不純物濃度プロファイルは比較的フラットになる。
【００７１】
従って、積層体５３Ｂにホール７０を形成した後には、図７（ｂ）に示すように、不純物元素が添加された電極層ＷＬと、同じく不純物元素が添加された被エッチング層５２がホール７０内で表出する。電極層ＷＬおよび被エッチング層５２の主成分は、ともにシリコンである。また、両者は同じ不純物元素を含む。このため、参考例では、電極層ＷＬと被エッチング層５２とのエッチングの選択比が低くなってしまう。
【００７２】
このような状態で、ホール７０内に、アルカリ系溶液を充填すると、被エッチング層５２が充分に除去されず、電極層ＷＬの上下に被エッチング層５２が残渣となって残存する場合がある。この状態を、図７（ｃ）に示す。
【００７３】
残渣となった被エッチング層５２は、不純物元素が添加されて導電性を有する。また、残渣の存在によって電極層ＷＬの間の間隔は目標よりも狭くなる。従って、参考例では、電極層ＷＬ間の絶縁性が劣化する可能性がある。
【００７４】
これに対し、第１実施形態では、電極層ＷＬの上下に、拡散抑制層４０を設けて製造プロセスを進行させている。
【００７５】
図８は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００７６】
第１実施形態では、図８（ａ）に示すように、電極層ＷＬと被エッチング層５２との間に、拡散抑制層４０を介設している。従って、製造プロセスの進行中に積層体５３Ｂに熱が与えられても、電極層ＷＬに含まれる不純物元素が被エッチング層５２内に拡散し難くなる。拡散抑制層４０は、不純物元素の被エッチング層５２内への拡散を抑制する効果を有する膜である。これは、拡散抑制層４０が電極層ＷＬに含まれる不純物元素のバリア層となるためである。
【００７７】
また、拡散抑制層４０を電極層ＷＬの上下に形成しても、電極層ＷＬの主成分、拡散抑制層４０の主成分、および被エッチング層５２の主成分は、ともにシリコンである。従って、ドライエッチングによって、ホール７０を形成する際には、エッチング用のガス種を電極層ＷＬ、拡散抑制層４０、および被エッチング層５２のそれぞれに応じて変更する必要がない。すなわち、ホール７０を同種のエッチャントで一括して形成することができる。そして、電極層ＷＬの主成分、拡散抑制層４０の主成分、および被エッチング層５２の主成分は、ともにシリコンなので、ホール７０の断面形状がストレート形状に近い形状になる。
【００７８】
拡散抑制層４０の材質として、炭素含有シリコンではなく、炭化シリコン（ＳｉＣ）もしくは窒化シリコン（Ｓｉ３Ｎ４）を用いる方策もある。しかし、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ３Ｎ４）は、電極層ＷＬおよび拡散抑制層４０とは主成分が異なる。このため、ドライエッチングによって、ホール７０を形成する際には、拡散抑制層の専用のエッチャントに切り替える工程が必要になり、同種のエッチャントを以て一括してホール７０を形成することができない。また、炭化シリコン（ＳｉＣ）や窒化シリコン（Ｓｉ３Ｎ４）は、シリコン（Ｓｉ）に比べて、難エッチング材である。このため、ホール７０の断面形状がいびつになる場合もある。
【００７９】
次に、第１実施形態では、図８（ｂ）のように形成したホール７０内に、アルカリ系溶液を充填する。第１実施形態では、電極層ＷＬと被エッチング層５２との間に拡散抑制層４０を設けているので、電極層ＷＬから被エッチング層５２に不純物元素が拡散され難い。従って、電極層ＷＬと被エッチング層５２とのエッチングの選択比は低くならず、図８（ｃ）に示すように、電極層ＷＬの間から被エッチング層５２が容易に取り除かれる。この後、電極層ＷＬの間に、絶縁膜３０Ｂを形成する。これにより、電極層ＷＬ間の絶縁性が良好に保たれる。
【００８０】
また、参考例に係る製造方法で製造したメモリ膜３０Ａには、電極膜ＷＬのエッジ部に発生するフリンジ電界によってデータ保持（data retention）が劣化する場合がある。
【００８１】
図９は、参考例に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
参考例では、電極層ＷＬが直接的に絶縁膜３０Ｂに接している。
【００８２】
図９（ａ）には、データの消去時の様子が示されている。データ消去の際には、電極膜ＷＬ側に、負電位を印加し、チャネルボディ層２０側に正電位を印加する。この際、電極膜ＷＬをＰ形半導体とみなすと、電極層ＷＬと絶縁膜３０Ｂとの界面から電極層ＷＬ側に空乏層が伸びる。
【００８３】
空乏層が形成されているとき、電極膜ＷＬとチャネルボディ層２０との間には、電極膜ＷＬの中心部とチャネルボディ層２０との間に電界Ｅ１が形成される。このほか、電極膜ＷＬのエッジ部とチャネルボディ層２０との間にもフリンジ電界Ｅ２が形成される。フリンジ電界Ｅ２は、絶縁膜３０Ｂの一部（例えば、電極膜ＷＬのエッジ部付近の絶縁膜３０Ｂ）にまで拡がる。このフリンジ電界Ｅ２によって、チャネルボディ層２０側からメモリ膜３０Ａの電荷蓄積膜３２に正孔が移動する。すなわち、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２に正孔が書き込まれる。
【００８４】
次に、図９（ｂ）に示すように、データの書き込みを行う。データの書き込みの際には、電極膜ＷＬ側に、正電位が印加され、チャネルボディ層２０側に負電位が印加される。この場合、上述した空乏層は形成されず、電極膜ＷＬからチャネルボディ層２０側からメモリ膜３０Ａの電荷蓄積膜３２に電子が移動する。すなわち、電極膜ＷＬの電荷蓄積膜３２に電子が書き込まれる。
【００８５】
しかし、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２には、消去時において正孔が既に書き込まれている。このため、データの書き込み後において、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２では、正孔と電子の再結合が起きる。すなわち、電荷蓄積膜３２に蓄積された電子の一部が消失する可能性がある。従って、参考例では、データ保持が劣化する場合がある。特に、不揮発性半導体記憶装置の微細化が進み、電極膜ＷＬの薄膜化が進行すると、このデータ保持の劣化が顕著に表れる。
【００８６】
これに対し、第１実施形態に係る不揮発性半導体記憶装置では、参考例に比べてデータ保持の劣化が起き難い。
【００８７】
図１０は、第１実施形態に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
【００８８】
第１実施形態に係る不揮発性半導体記憶装置１では、電極層ＷＬと絶縁膜３０Ｂとの間に、拡散抑制層４０が介在している。
【００８９】
図１０（ａ）には、データの消去時の様子と、電極層ＷＬ内および拡散抑制層４０内の不純物濃度プロファイルが示されている。
【００９０】
上述したように、電極層ＷＬに含まれるホウ素は、製造プロセスの進行中に、電極層ＷＬ外に拡散する。しかし、電極層ＷＬの上下には、拡散抑制層４０が設けられたために、ホウ素は、被エッチング層５２にまでは拡散し難い。ただし、加熱される前の拡散抑制層４０には、ホウ素が含まれていない。従って、電極層ＷＬから拡散抑制層４０には、ある程度のホウ素が拡散する。これにより、製造プロセスが終了した後の電極層ＷＬ内のホウ素濃度は、電極層ＷＬの深さ方向において、電極層ＷＬの上面の側および下面の側よりも、上面と下面との間の電極層ＷＬの中央部のほうが相対的に高くなる。
【００９１】
データ消去の際には、電極膜ＷＬ側に、負電位を印加し、チャネルボディ層２０側に正電位を印加する。この際、電極膜ＷＬをＰ形半導体とみなすと、電極層ＷＬと絶縁膜３０Ｂとの界面から電極層ＷＬ側に空乏層が伸びる。
【００９２】
空乏層が伸びる長さは、不純物濃度に反比例するため、空乏層は、電極膜ＷＬの電極膜ＷＬの深さ方向の中心部で短くなり、拡散抑制層４０側ほど長くなる。空乏層が形成されているときは、電極膜ＷＬとチャネルボディ層２０との間に電界が形成される。空乏層は、電極膜ＷＬの中心部で短く、拡散抑制層４０側ほど長いので、電極膜ＷＬの中心部に形成される電界Ｅ１１の勾配は、拡散抑制層４０側に形成される電界Ｅ１２の勾配よりも急峻になる。
【００９３】
また、フリンジ電界Ｅ２は、導電性が高い電極膜ＷＬのエッジ部分に形成される。しかし、フリンジ電界Ｅ２は、拡散抑制層４０の存在によって、絶縁膜３０Ｂの一部にまでは拡がらない。すなわち、フリンジ電界Ｅ２は、電極膜ＷＬおよび拡散抑制層４０と、チャネルボディ層２０と、の間に収められる。データの消去時には、フリンジ電界Ｅ２によって電荷蓄積膜３２に正孔が書き込まれるが、フリンジ電界Ｅ２によって正孔が書き込まれる部分は、拡散抑制層４０とチャネルボディ層２０との間の電荷蓄積膜３２になる。
【００９４】
次に、図１０（ｂ）に示すように、データの書き込みを行う。データの書き込みの際には、電極膜ＷＬ側に、正電位が印加され、チャネルボディ層２０側に負電位が印加される。この場合、空乏層は形成されず、電極膜ＷＬからチャネルボディ層２０側からメモリ膜３０Ａの電荷蓄積膜３２に電子が移動する。すなわち、電極膜ＷＬの電荷蓄積膜３２に電子が書き込まれる。
【００９５】
データの書き込みの際には、いわゆる順バイアスであり、空乏層は形成されないので、電界Ｅ３の勾配は、電極膜ＷＬに印加された電位とチャネルボディ層２０に印加された電位との差によって決定される。従って、電界Ｅ３は、電極膜ＷＬの深さ方向においてほぼ一様になる。また、拡散抑制層４０は、電極膜ＷＬに直接的に接している。従って、拡散抑制層４０の電位は、電極膜ＷＬの電位と同じになっている。すなわち、電極膜ＷＬおよび拡散抑制層４０と、チャネルボディ層２０と、の間の電界Ｅ３の勾配は、電極膜ＷＬの深さ方向においてほぼ一様になる。
【００９６】
拡散抑制層４０とチャネルボディ層２０との間の電荷蓄積膜３２に書き込まれた正孔は、電界Ｅ３によって拡散抑制層４０から電荷蓄積膜３２に移動する電子によって消去される。すなわち、第１実施形態では、データの書き込み後において、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２で正孔と電子の再結合が起き難い。すなわち、第１実施形態によれば、電極膜ＷＬとチャネルボディ層２０との間の電荷蓄積膜３２に蓄積された電子の一部が消失せず、データ保持の劣化が抑制される。
【００９７】
このように、第１実施形態によれば、エッチング加工がし易く、データ保持の劣化が抑制された不揮発性半導体記憶装置１が形成される。
【００９８】
（第２実施形態）
図１１は、第２実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
【００９９】
第２実施形態に係る不揮発性半導体記憶装置２において、メモリストリングはＵ字状に限らず、図１１に示すようにＩ字状であってもよい。図１１には導電部分のみを示し、絶縁部分の図示は省略している。
【０１００】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。電極層ＷＬの上下には、拡散抑制層４０が設けられている。
【０１０１】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１０２】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１、２ 不揮発性半導体記憶装置
１０ 基板
１１ 半導体層
１２ 下地層
１３ 溝
１５ 無添加シリコン犠牲膜
２０ チャネルボディ層
３０Ａ メモリ膜
３０Ｂ、３１、３３、３７ 絶縁膜
３０Ｃ、５０、６２ 絶縁層
３２ 電荷蓄積膜
４０ 拡散抑制層
５２ 被エッチング層
５３Ａ、５３Ｂ、５４ 積層体
６０ スリット
６５ 層間絶縁膜
７０ ホール
７１ 空間部
ＢＧ バックゲート
ＢＧＴ バックゲートトランジスタ
ＢＬ ビット線
ＢＬ 各ビット線
ＣＬ 柱状部
Ｅ１、Ｅ１１、Ｅ１２、Ｅ３ 電界
Ｅ２ フリンジ電界
ＪＰ 連結部
ＧＤ ゲート絶縁膜
ＭＣ メモリセル
ＭＨ メモリホール
ＭＳ メモリストリング
ＳＧ 選択ゲート
ＳＧＤ ドレイン側選択ゲート
ＳＧＳ ソース側選択ゲート
ＳＬ ソース線
ＳＴＤ ドレイン側選択トランジスタ
ＳＴＳ ソース側選択トランジスタ
ＷＬ 電極層
ＷＬ１Ｄ〜ＷＬ４Ｄ 電極層
ＷＬ１Ｓ〜ＷＬ４Ｓ 電極層
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスがある。
【０００３】
この種のメモリデバイスにおいて、複数の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造がある。
【０００４】
電極層を含む積層体を形成する前に、バックゲートとなる下地層には凹部（空間部）が形成され、その凹部に犠牲膜が埋め込まれる。この後、下地層上に複数の電極層と複数の電極層のそれぞれの間に形成された犠牲層を含む積層体を形成した後、柱状部のホールを形成し、そのホールを通じて凹部内の犠牲膜および犠牲層を選択的にエッチングによって除去する。この後、ホール内、凹部内、および複数の電極層のそれぞれ間に、電荷蓄積膜、チャネルボディ層を形成して不揮発性半導体記憶装置を形成する。
【０００５】
しかし、複数の電極層のそれぞれは不純物元素を含有する。この不純物元素が製造プロセスの進行中に犠牲層にまで拡散すると、犠牲層を充分にエッチング除去できない場合がある。また、電極層のエッジ部に生じる電界によってデータ保持が劣化する場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０４０５３３号公報
【特許文献２】特開２０１１−１０８９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、エッチング加工がし易く、データ保持の劣化が抑制された不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備える。
【０００９】
前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層である。前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層である。前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】参考例に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
【図１１】第２実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置について斜視模式図を用いて説明する。
【００１２】
図１は、第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図６（ｂ）を用いて説明する。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１３】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１４】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層とする。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図３（ａ）においては、半導体層（リン添加シリコン層）１１が、バックゲートＢＧに対応する。
【００１５】
バックゲートＢＧ上には、複数の絶縁膜３０Ｂ（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１６】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１７】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１８】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間、隣り合う電極層ＷＬ１Ｓの間、隣り合う電極層ＷＬ２Ｓの間、隣り合う電極層ＷＬ３Ｓの間、隣り合う電極層ＷＬ４Ｓの間には、図６（ｂ）に示す絶縁層６２が設けられている。
【００１９】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄのそれぞれの上下には、拡散抑制層４０が設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓのそれぞれの上下には、拡散抑制層４０が設けられている。
【００２０】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００２１】
複数の電極層ＷＬのそれぞれは、例えば、不純物元素（第１の不純物元素）を含む、導電性を有する半導体層である。この不純物元素としては、ホウ素（Ｂ）等の第１３族元素である。あるいは、不純物元素として、リン（Ｐ）、ヒ素（Ａｓ）等の第１５族元素を用いてよい。以下の説明では、電極層ＷＬの一例としては、ホウ素含有ポリシリコン層を挙げて説明する。拡散抑制層４０は、第１の不純物元素とは異なる不純物元素（第２の不純物元素）を含む半導体層（例えば、ポリシリコン層）である。第２の不純物元素としては、例えば、炭素（Ｃ）が挙げられる。拡散抑制層４０は、第１の不純物元素が電極層ＷＬから電極層ＷＬ外へ拡散するのを抑制する。絶縁膜３０Ｂは、例えば、後述するＯＮＯ構造を有する。
【００２２】
実施形態では、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３０Ｂと、複数の電極層ＷＬのそれぞれと複数の絶縁膜３０Ｂのそれぞれとの間に設けられた拡散抑制層４０と、を有する積層構造を積層体５３Ａとしている。積層体５３Ａは、下地層の上に設けられている。
【００２３】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物元素が添加され、充分な導電性を有するシリコン層である。
【００２４】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物元素が添加され導電性を有するシリコン層である。
【００２５】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２６】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物元素が添加され導電性を有するシリコン層である。
【００２７】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２８】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体５３Ａには、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２９】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、無添加ポリシリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。
【００３０】
換言すれば、メモリ膜３０Ａは、積層体５３Ａを積層体５３Ａの積層方向に貫通するメモリホールＭＨの側壁に設けられている。また、チャネルボディ層２０は、メモリホールＭＨ内に設けられたメモリ膜３０Ａの内側に設けられている。また、複数の電極層ＷＬのそれぞれは、チャネルボディ層２０にメモリ膜３０Ａを介して対向するゲート電極である。
【００３１】
チャネルボディ層２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜ＧＤが設けられている。チャネルボディ層２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜ＧＤが設けられている。
【００３２】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で充填する構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３３】
メモリ膜３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２、および絶縁膜３３が設けられている。絶縁膜３１、電荷蓄積膜３２、および絶縁膜３３の組がメモリ膜３０Ａである。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、絶縁膜３０Ｂは、ＯＮＯ構造を有する層が対向し、２層になった層である。
【００３４】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３５】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３６】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。絶縁膜３１および絶縁膜３３は、複数層からなっていても構わない。
【００３７】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
【００３８】
ソース側選択ゲートＳＧＳ、チャネルボディ層２０およびそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線ＳＬと接続されている。
【００３９】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００４０】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４１】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４２】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体５３Ａの積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４３】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４４】
次に、不揮発性半導体記憶装置１の製造過程について説明する。
図３〜図６は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図１のＹ方向に対して平行に、メモリホールＭＨの中心を切断したときの断面図である。
【００４５】
まず、図３（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１を形成する。この半導体層１１は、例えば、リン添加シリコン層である。このリン添加シリコン層は、上述したバックゲートＢＧに対応している。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。
【００４６】
続いて、半導体層１１に、フォトリソグラフィプロセスによって、溝１３を形成する。溝１３の位置は、半導体層１１にメモリホールＭＨの下端を連結する連結部ＪＰの位置に対応している。
【００４７】
次に、図３（ｂ）に示すように、溝１３内に絶縁膜３７を形成し、溝１３内に絶縁膜３７を介して無添加シリコン犠牲膜１５を形成する。無添加シリコン犠牲膜１５は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜１５の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜１５の間の半導体層１１の表面を表出させる。
【００４８】
この段階で、下地層１２上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層１１が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲膜１５によって挟まれた半導体層１１であり、被エッチング領域とは、無添加シリコン犠牲膜１５である。無添加シリコン犠牲膜１５は、Ｘ方向もしくはＹ方向に所定の間隔で複数配置されている。
【００４９】
次に、図３（ｃ）に示すように、半導体層１１の上および無添加シリコン犠牲膜１５の上に絶縁層５０を形成する。絶縁層５０は、エッチングの際のストップ層として機能する。絶縁層５０の材質は、例えば、シリコン酸化物（ＳｉＯ２）である。
【００５０】
続いて、下地層１２の上に、絶縁層５０を介して、積層体５３Ｂを形成する。積層体５３Ｂは、それぞれ交互に積層された複数の電極層ＷＬと複数の被エッチング層５２と、複数の電極層ＷＬのそれぞれと複数の被エッチング層５２のそれぞれとの間に設けられた拡散抑制層４０と、を有する。
【００５１】
積層体５３Ｂは、電極層ＷＬと被エッチング層５２とが多段積層された積層体である。また、積層体５３Ｂは、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。電極層ＷＬは、例えば、ホウ素添加ポリシリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。被エッチング層５２は、無添加ポリシリコン層である。拡散抑制層４０は、炭素が添加されたポリシリコン層である。
【００５２】
図４（ａ）からは、下地層１２の表示を省略する。
図４（ａ）に示すように、フィトリソグラフィプロセスによって、積層体５３Ｂの表面から絶縁層５０にまで達するスリット６０を形成する。スリット６０は、Ｘ方向に延在する。この段階で、積層体５３Ｂがスリット６０によってＹ方向に分断される。この際、絶縁層５０は、エッチングストップ層として機能する。すなわち、絶縁層５０の存在によって、オーバーエッチングが抑制されて、スリット６０の下端が無添加シリコン犠牲膜１５にまで達することはない。
【００５３】
次に、図４（ｂ）に示すように、スリット６０内に絶縁層６２を形成する。絶縁層６２の材質は、例えば、窒化シリコン（Ｓｉ３Ｎ４）である。絶縁層６２については、必要に応じて、その余剰部分をエッチバックによって取り除き、最上層の拡散抑制層４０を表出させる。
【００５４】
次に、図４（ｃ）に示すように、層間絶縁膜６５を、積層体５３Ｂの上および絶縁層６２の上に形成する。層間絶縁膜６５は、例えば、酸化シリコン膜である。続いて、層間絶縁膜６５の上に、必要に応じて、拡散抑制層４０を形成する。続いて、層間絶縁膜６５の上に拡散抑制層４０を介して選択ゲートＳＧを形成する。層間絶縁膜６５と選択ゲートＳＧとの間にも拡散抑制層４０を介設することで、層間絶縁膜６５へのホウ素の拡散を防止する。これにより、フッ酸系溶液処理による層間絶縁膜６５表面のダメージが抑制される。選択ゲートＳＧの材質は、ホウ素添加ポリシリコンである。さらに、選択ゲートＳＧの上には、選択ゲートＳＧを保護するための酸化膜を形成する（図示しない）。
【００５５】
次に、図５（ａ）に示すように、フォトリソグラフィプロセスによって、積層体５３Ｂに、無添加シリコン犠牲膜１５（被エッチング領域）に達する一対のホール７０を形成する。一対のホール７０は、絶縁層６２を挟み、積層体５３Ｂの上面から下面にまで貫通している。また、一対のホール７０の内部では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００５６】
次に、図５（ｂ）に示すように、無添加シリコン犠牲膜１５（被エッチング領域）と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２を一対のホール７０を通じて除去する。例えば、アルカリ系薬液処理をホール７０内に導入することにより、無添加シリコン犠牲膜１５および被エッチング層５２を一対のホール７０を通じて除去する。
【００５７】
アルカリ系薬液としては、ＫＯＨ（水酸化カリウム）溶液が用いられる。電極層ＷＬは、例えば、ホウ素添加ポリシリコン層であり、被エッチング層５２は、無添加ポリシリコン層である。アルカリ系薬液処理によって、無添加ポリシリコン層である被エッチング層５２のみが選択的に除去される。半導体層１１には、一対のホール７０のそれぞれの下端とつながった空間部（凹部）７１が形成される。一対のホール７０を形成した後、複数の電極層ＷＬのそれぞれの表面が露出する。
【００５８】
次に、図６（ａ）に示すように、一対のホール７０のそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０Ａを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁膜３０Ｂを形成する。また、空間部７１の内壁に、電荷蓄積膜３２を含む絶縁層３０Ｃを形成する。メモリ膜３０Ａ、絶縁膜３０Ｂ、および絶縁層３０Ｃは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。
【００５９】
続いて、メモリ膜３０Ａの表面および絶縁層３０Ｃの表面に、チャネルボディ層２０を形成する。チャネルボディ層２０については、ホール７０内および空間部７１内に完全に充填するほか、完全に充填せず、チャネルボディ層２０を筒状にする形態も実施形態に含まれる。
【００６０】
次に、図６（ｂ）に示すように、フォトリソグラフィプロセスによって、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。
【００６１】
図６（ｂ）に示す不揮発性半導体記憶装置１は、不純物元素を含む半導体層１１を備える。半導体層１１は、図１で例示したバックゲートＢＧに対応している。
【００６２】
不揮発性半導体記憶装置１は、半導体層１１の表面に設けられ絶縁層３０Ｃを備える。不揮発性半導体記憶装置１は、半導体層１１の上および絶縁層３０Ｃの上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３０Ｂとを有し、複数の電極層ＷＬのそれぞれと複数の絶縁膜３０Ｂのそれぞれとの間に設けられた拡散抑制層４０を含む積層体５３Ａを備える。複数の電極層ＷＬとは、電極層ＷＬ１Ｄ、電極層ＷＬ２Ｄ、電極層ＷＬ３Ｄ、電極層ＷＬ４Ｄ、電極層ＷＬ１Ｓ、電極層ＷＬ２Ｓ、電極層ＷＬ３Ｓ、電極層ＷＬ４Ｓである。
【００６３】
不揮発性半導体記憶装置１は、積層体５３Ａを積層体５３Ａの積層方向に貫通して形成された一対のホール７０のそれぞれの側壁に設けられた電荷蓄積膜３２を備える。
【００６４】
不揮発性半導体記憶装置１は、一対のホール７０内のそれぞれの電荷蓄積膜３２の内側に設けられたチャネルボディ層２０を備える。
【００６５】
不揮発性半導体記憶装置１は、積層体５３Ａの上に設けられた積層体５４を備える。積層体５４は、層間絶縁膜６５と、層間絶縁膜６５の上に設けられた選択ゲートＳＧと、を有する。選択ゲートＳＧとは、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳである。層間絶縁膜６５と選択ゲートＳＧとの間には、拡散抑制層４０を介設してもよい。
【００６６】
不揮発性半導体記憶装置１は、積層体５４を積層体５４の積層方向に貫通して形成されたホール７０の側壁に設けられたゲート絶縁膜ＧＤを備える。このゲート絶縁膜ＧＤとは、ドレイン側選択ゲートＳＧＤのゲート絶縁膜ＧＤ、およびソース側選択ゲートＳＧＳのゲート絶縁膜ＧＤである。不揮発性半導体記憶装置１は、ホール７０内におけるゲート絶縁膜ＧＤの内側にも、チャネルボディ層２０を備える。
【００６７】
不揮発性半導体記憶装置１において、一対のホール７０内に設けられたチャネルボディ層２０のそれぞれの下端どうしは絶縁層３０Ｃ内においてつながれている。絶縁層３０Ｃは、バックゲートＢＧのバックゲート絶縁膜として機能する。
【００６８】
不揮発性半導体記憶装置１は、一対のホール７０の間に挟まれ、積層体５３Ａの表面から積層体５３Ａを貫通し絶縁層５０に達する絶縁層６２を備える。
【００６９】
次に、電極膜ＷＬの上下に、拡散抑制層４０を設けたときの作用を説明する。その前に、第１実施形態とは別の形態である参考例を説明する。
図７は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００７０】
参考例では、図７（ａ）に示すように、電極層ＷＬの上下に拡散抑制層４０を設けない状態で、製造プロセスを進行させる。加工対象である積層体５３Ｂには、成膜プロセス、フォトリソグラフィプロセス等によって、熱が与えられる。従って、電極層ＷＬに含まれる不純物元素は、製造プロセスの進行中に被エッチング層５２内に拡散する場合がある。例えば、図中の丸印は、不純物元素を表し、矢印は不純物元素が拡散する方向を表している。製造プロセスにおいて、積層体５３Ｂへの加熱が積み重ねられると、電極層ＷＬの内部に収まっていた不純物元素も被エッチング層５２に拡散する場合がある。この場合、加熱後の不純物濃度は、加熱前の不純物濃度に比べて全体的に低くなり、電極層ＷＬの深さ方向の不純物濃度プロファイルは比較的フラットになる。
【００７１】
従って、積層体５３Ｂにホール７０を形成した後には、図７（ｂ）に示すように、不純物元素が添加された電極層ＷＬと、同じく不純物元素が添加された被エッチング層５２がホール７０内で表出する。電極層ＷＬおよび被エッチング層５２の主成分は、ともにシリコンである。また、両者は同じ不純物元素を含む。このため、参考例では、電極層ＷＬと被エッチング層５２とのエッチングの選択比が低くなってしまう。
【００７２】
このような状態で、ホール７０内に、アルカリ系溶液を充填すると、被エッチング層５２が充分に除去されず、電極層ＷＬの上下に被エッチング層５２が残渣となって残存する場合がある。この状態を、図７（ｃ）に示す。
【００７３】
残渣となった被エッチング層５２は、不純物元素が添加されて導電性を有する。また、残渣の存在によって電極層ＷＬの間の間隔は目標よりも狭くなる。従って、参考例では、電極層ＷＬ間の絶縁性が劣化する可能性がある。
【００７４】
これに対し、第１実施形態では、電極層ＷＬの上下に、拡散抑制層４０を設けて製造プロセスを進行させている。
【００７５】
図８は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００７６】
第１実施形態では、図８（ａ）に示すように、電極層ＷＬと被エッチング層５２との間に、拡散抑制層４０を介設している。従って、製造プロセスの進行中に積層体５３Ｂに熱が与えられても、電極層ＷＬに含まれる不純物元素が被エッチング層５２内に拡散し難くなる。拡散抑制層４０は、不純物元素の被エッチング層５２内への拡散を抑制する効果を有する膜である。これは、拡散抑制層４０が電極層ＷＬに含まれる不純物元素のバリア層となるためである。
【００７７】
また、拡散抑制層４０を電極層ＷＬの上下に形成しても、電極層ＷＬの主成分、拡散抑制層４０の主成分、および被エッチング層５２の主成分は、ともにシリコンである。従って、ドライエッチングによって、ホール７０を形成する際には、エッチング用のガス種を電極層ＷＬ、拡散抑制層４０、および被エッチング層５２のそれぞれに応じて変更する必要がない。すなわち、ホール７０を同種のエッチャントで一括して形成することができる。そして、電極層ＷＬの主成分、拡散抑制層４０の主成分、および被エッチング層５２の主成分は、ともにシリコンなので、ホール７０の断面形状がストレート形状に近い形状になる。
【００７８】
拡散抑制層４０の材質として、炭素含有シリコンではなく、炭化シリコン（ＳｉＣ）もしくは窒化シリコン（Ｓｉ３Ｎ４）を用いる方策もある。しかし、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ３Ｎ４）は、電極層ＷＬおよび拡散抑制層４０とは主成分が異なる。このため、ドライエッチングによって、ホール７０を形成する際には、拡散抑制層の専用のエッチャントに切り替える工程が必要になり、同種のエッチャントを以て一括してホール７０を形成することができない。また、炭化シリコン（ＳｉＣ）や窒化シリコン（Ｓｉ３Ｎ４）は、シリコン（Ｓｉ）に比べて、難エッチング材である。このため、ホール７０の断面形状がいびつになる場合もある。
【００７９】
次に、第１実施形態では、図８（ｂ）のように形成したホール７０内に、アルカリ系溶液を充填する。第１実施形態では、電極層ＷＬと被エッチング層５２との間に拡散抑制層４０を設けているので、電極層ＷＬから被エッチング層５２に不純物元素が拡散され難い。従って、電極層ＷＬと被エッチング層５２とのエッチングの選択比は低くならず、図８（ｃ）に示すように、電極層ＷＬの間から被エッチング層５２が容易に取り除かれる。この後、電極層ＷＬの間に、絶縁膜３０Ｂを形成する。これにより、電極層ＷＬ間の絶縁性が良好に保たれる。
【００８０】
また、参考例に係る製造方法で製造したメモリ膜３０Ａには、電極膜ＷＬのエッジ部に発生するフリンジ電界によってデータ保持（data retention）が劣化する場合がある。
【００８１】
図９は、参考例に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
参考例では、電極層ＷＬが直接的に絶縁膜３０Ｂに接している。
【００８２】
図９（ａ）には、データの消去時の様子が示されている。データ消去の際には、電極膜ＷＬ側に、負電位を印加し、チャネルボディ層２０側に正電位を印加する。この際、電極膜ＷＬをＰ形半導体とみなすと、電極層ＷＬと絶縁膜３０Ｂとの界面から電極層ＷＬ側に空乏層が伸びる。
【００８３】
空乏層が形成されているとき、電極膜ＷＬとチャネルボディ層２０との間には、電極膜ＷＬの中心部とチャネルボディ層２０との間に電界Ｅ１が形成される。このほか、電極膜ＷＬのエッジ部とチャネルボディ層２０との間にもフリンジ電界Ｅ２が形成される。フリンジ電界Ｅ２は、絶縁膜３０Ｂの一部（例えば、電極膜ＷＬのエッジ部付近の絶縁膜３０Ｂ）にまで拡がる。このフリンジ電界Ｅ２によって、チャネルボディ層２０側からメモリ膜３０Ａの電荷蓄積膜３２に正孔が移動する。すなわち、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２に正孔が書き込まれる。
【００８４】
次に、図９（ｂ）に示すように、データの書き込みを行う。データの書き込みの際には、電極膜ＷＬ側に、正電位が印加され、チャネルボディ層２０側に負電位が印加される。この場合、上述した空乏層は形成されず、電極膜ＷＬからチャネルボディ層２０側からメモリ膜３０Ａの電荷蓄積膜３２に電子が移動する。すなわち、電極膜ＷＬの電荷蓄積膜３２に電子が書き込まれる。
【００８５】
しかし、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２には、消去時において正孔が既に書き込まれている。このため、データの書き込み後において、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２では、正孔と電子の再結合が起きる。すなわち、電荷蓄積膜３２に蓄積された電子の一部が消失する可能性がある。従って、参考例では、データ保持が劣化する場合がある。特に、不揮発性半導体記憶装置の微細化が進み、電極膜ＷＬの薄膜化が進行すると、このデータ保持の劣化が顕著に表れる。
【００８６】
これに対し、第１実施形態に係る不揮発性半導体記憶装置では、参考例に比べてデータ保持の劣化が起き難い。
【００８７】
図１０は、第１実施形態に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。
【００８８】
第１実施形態に係る不揮発性半導体記憶装置１では、電極層ＷＬと絶縁膜３０Ｂとの間に、拡散抑制層４０が介在している。
【００８９】
図１０（ａ）には、データの消去時の様子と、電極層ＷＬ内および拡散抑制層４０内の不純物濃度プロファイルが示されている。
【００９０】
上述したように、電極層ＷＬに含まれるホウ素は、製造プロセスの進行中に、電極層ＷＬ外に拡散する。しかし、電極層ＷＬの上下には、拡散抑制層４０が設けられたために、ホウ素は、被エッチング層５２にまでは拡散し難い。ただし、加熱される前の拡散抑制層４０には、ホウ素が含まれていない。従って、電極層ＷＬから拡散抑制層４０には、ある程度のホウ素が拡散する。これにより、製造プロセスが終了した後の電極層ＷＬ内のホウ素濃度は、電極層ＷＬの深さ方向において、電極層ＷＬの上面の側および下面の側よりも、上面と下面との間の電極層ＷＬの中央部のほうが相対的に高くなる。
【００９１】
データ消去の際には、電極膜ＷＬ側に、負電位を印加し、チャネルボディ層２０側に正電位を印加する。この際、電極膜ＷＬをＰ形半導体とみなすと、電極層ＷＬと絶縁膜３０Ｂとの界面から電極層ＷＬ側に空乏層が伸びる。
【００９２】
空乏層が伸びる長さは、不純物濃度に反比例するため、空乏層は、電極膜ＷＬの電極膜ＷＬの深さ方向の中心部で短くなり、拡散抑制層４０側ほど長くなる。空乏層が形成されているときは、電極膜ＷＬとチャネルボディ層２０との間に電界が形成される。空乏層は、電極膜ＷＬの中心部で短く、拡散抑制層４０側ほど長いので、電極膜ＷＬの中心部に形成される電界Ｅ１１の勾配は、拡散抑制層４０側に形成される電界Ｅ１２の勾配よりも急峻になる。
【００９３】
また、フリンジ電界Ｅ２は、導電性が高い電極膜ＷＬのエッジ部分に形成される。しかし、フリンジ電界Ｅ２は、拡散抑制層４０の存在によって、絶縁膜３０Ｂの一部にまでは拡がらない。すなわち、フリンジ電界Ｅ２は、電極膜ＷＬおよび拡散抑制層４０と、チャネルボディ層２０と、の間に収められる。データの消去時には、フリンジ電界Ｅ２によって電荷蓄積膜３２に正孔が書き込まれるが、フリンジ電界Ｅ２によって正孔が書き込まれる部分は、拡散抑制層４０とチャネルボディ層２０との間の電荷蓄積膜３２になる。
【００９４】
次に、図１０（ｂ）に示すように、データの書き込みを行う。データの書き込みの際には、電極膜ＷＬ側に、正電位が印加され、チャネルボディ層２０側に負電位が印加される。この場合、空乏層は形成されず、電極膜ＷＬからチャネルボディ層２０側からメモリ膜３０Ａの電荷蓄積膜３２に電子が移動する。すなわち、電極膜ＷＬの電荷蓄積膜３２に電子が書き込まれる。
【００９５】
データの書き込みの際には、いわゆる順バイアスであり、空乏層は形成されないので、電界Ｅ３の勾配は、電極膜ＷＬに印加された電位とチャネルボディ層２０に印加された電位との差によって決定される。従って、電界Ｅ３は、電極膜ＷＬの深さ方向においてほぼ一様になる。また、拡散抑制層４０は、電極膜ＷＬに直接的に接している。従って、拡散抑制層４０の電位は、電極膜ＷＬの電位と同じになっている。すなわち、電極膜ＷＬおよび拡散抑制層４０と、チャネルボディ層２０と、の間の電界Ｅ３の勾配は、電極膜ＷＬの深さ方向においてほぼ一様になる。
【００９６】
拡散抑制層４０とチャネルボディ層２０との間の電荷蓄積膜３２に書き込まれた正孔は、電界Ｅ３によって拡散抑制層４０から電荷蓄積膜３２に移動する電子によって消去される。すなわち、第１実施形態では、データの書き込み後において、電極膜ＷＬのエッジ部付近の電荷蓄積膜３２で正孔と電子の再結合が起き難い。すなわち、第１実施形態によれば、電極膜ＷＬとチャネルボディ層２０との間の電荷蓄積膜３２に蓄積された電子の一部が消失せず、データ保持の劣化が抑制される。
【００９７】
このように、第１実施形態によれば、エッチング加工がし易く、データ保持の劣化が抑制された不揮発性半導体記憶装置１が形成される。
【００９８】
（第２実施形態）
図１１は、第２実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。
【００９９】
第２実施形態に係る不揮発性半導体記憶装置２において、メモリストリングはＵ字状に限らず、図１１に示すようにＩ字状であってもよい。図１１には導電部分のみを示し、絶縁部分の図示は省略している。
【０１００】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。電極層ＷＬの上下には、拡散抑制層４０が設けられている。
【０１０１】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１０２】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１、２ 不揮発性半導体記憶装置
１０ 基板
１１ 半導体層
１２ 下地層
１３ 溝
１５ 無添加シリコン犠牲膜
２０ チャネルボディ層
３０Ａ メモリ膜
３０Ｂ、３１、３３、３７ 絶縁膜
３０Ｃ、５０、６２ 絶縁層
３２ 電荷蓄積膜
４０ 拡散抑制層
５２ 被エッチング層
５３Ａ、５３Ｂ、５４ 積層体
６０ スリット
６５ 層間絶縁膜
７０ ホール
７１ 空間部
ＢＧ バックゲート
ＢＧＴ バックゲートトランジスタ
ＢＬ ビット線
ＢＬ 各ビット線
ＣＬ 柱状部
Ｅ１、Ｅ１１、Ｅ１２、Ｅ３ 電界
Ｅ２ フリンジ電界
ＪＰ 連結部
ＧＤ ゲート絶縁膜
ＭＣ メモリセル
ＭＨ メモリホール
ＭＳ メモリストリング
ＳＧ 選択ゲート
ＳＧＤ ドレイン側選択ゲート
ＳＧＳ ソース側選択ゲート
ＳＬ ソース線
ＳＴＤ ドレイン側選択トランジスタ
ＳＴＳ ソース側選択トランジスタ
ＷＬ 電極層
ＷＬ１Ｄ〜ＷＬ４Ｄ 電極層
ＷＬ１Ｓ〜ＷＬ４Ｓ 電極層
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、
前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、
前記メモリ膜の内側に設けられたチャネルボディ層と、
を備え、
前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層であり、
前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層であり、
前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である不揮発性半導体記憶装置。
【請求項２】
前記第１の半導体層の深さ方向の前記第１の不純物元素の濃度は、前記第１の半導体層の上面の側および下面の側よりも、前記上面と前記下面との間の前記第１の半導体層の中央部のほうが相対的に高い請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の電極層のそれぞれは、前記チャネルボディ層に前記メモリ膜を介して対向するゲート電極である請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の不純物元素は、第１３族元素もしくは第１５族元素である請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の不純物元素は、炭素である請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の半導体層の主成分および前記第２の半導体層の主成分は、シリコンである請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１】
下地層と、
前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、
前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、
前記メモリ膜の内側に設けられたチャネルボディ層と、
を備え、
前記複数の電極層のそれぞれは、第１の不純物元素を含む第１の半導体層であり、
前記拡散抑制層は、前記第１の不純物元素とは異なる第２の不純物元素を含む第２の半導体層であり、
前記拡散抑制層は、前記第１の不純物元素の拡散を抑制する効果を有する膜である不揮発性半導体記憶装置。
【請求項２】
前記第１の半導体層の深さ方向の前記第１の不純物元素の濃度は、前記第１の半導体層の上面の側および下面の側よりも、前記上面と前記下面との間の前記第１の半導体層の中央部のほうが相対的に高い請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の電極層のそれぞれは、前記チャネルボディ層に前記メモリ膜を介して対向するゲート電極である請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の不純物元素は、第１３族元素もしくは第１５族元素である請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の不純物元素は、炭素である請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の半導体層の主成分および前記第２の半導体層の主成分は、シリコンである請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−６９９３０（Ｐ２０１３−６９９３０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８２０５（Ｐ２０１１−２０８２０５）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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