不揮発性半導体記憶装置及びその製造方法

【課題】メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の開発において、大容量化・低コストを達成するため、ビット線やメモリセル積層構造の微細化が進められている。しかし、微細化の進行に伴い素子間の層間絶縁膜が薄くなると、素子間容量が増大するため、トンネル酸化膜の容量が見かけ上大きくなる。そのため、トンネル酸化膜に印加される電圧が小さくなるので、データを書き込むために、電圧をかけてトンネル酸化膜を経て浮遊ゲートへ電子を注入するのに時間がかかることになり、書き込み速度が遅くなってしまう。
【０００３】
これを避けるために、メモリセル積層構造間に空隙を形成し、比誘電率の最も低い物質である空気を絶縁膜として用いるエアギャップ構成が従来開示されている。
【０００４】
この従来技術では、半導体基板上にゲート絶縁膜と浮遊ゲート電極とを所定の形状となるように形成した後、ゲート間絶縁膜と制御ゲート電極とを順に積層し、メモリセル積層構造の形状となるようにパターニングを行って、隣接するメモリセル積層構造間に空隙を形成する。その後、プラズマＣＶＤ（Chemical Vapor Deposition）法でメモリセル積層構造間の空隙を維持したまま、隣接するメモリセル積層構造の上部間に絶縁膜を形成することによって、メモリセル積層構造間絶縁膜にエアギャップを有する不揮発性半導体記憶装置を製造する。このとき、空隙形成後に、メモリセル積層構造間に層間絶縁膜がない状態で制御ゲート電極上にシリサイド膜を形成するので、メモリセル積層構造間の基板上にシリサイド膜が形成され、隣接するメモリセル積層構造間、あるいはメモリセル積層構造−選択ゲート積層構造間がショートする可能性があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１５７９２７号公報
【特許文献２】特開２０１０−８０８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態の目的は、メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、隣接するメモリセル積層構造間、及び、メモリセル積層構造−選択ゲート積層構造間のショートを防ぐことができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、実施形態に係る不揮発性半導体記憶装置は、シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置であって、前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のビット線方向の断面図である。
【図２】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図３】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図４】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図５】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図６】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図７】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図８】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図９】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図１０】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図１１】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【図１２】同実施形態に係る不揮発性半導体記憶装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面を参照して詳細に説明する。
【００１０】
図１は、第１の実施形態に係る不揮発性半導体記憶装置のビット線方向の断面図である。図１に示すように、本実施形態に係る不揮発性半導体記憶装置においては、シリコン基板１の上面上に、メモリセル積層構造２及び選択ゲート積層構造３が形成されている。メモリセル積層構造２及び選択ゲート積層構造３は、ゲート絶縁膜４を介して浮遊ゲート電極５と電極間絶縁膜６と、制御ゲート電極７とが順次積層された構造である。
【００１１】
浮遊ゲート電極５は、例えば多結晶シリコン膜である。電極間絶縁膜６は、ＳｉＯ−ＳｉＮ−ＳｉＯ膜などを用いることができる。制御ゲート電極７は、多結晶シリコン膜および金属シリサイド層としてのニッケルシリサイド（ＮｉＳｉ）膜を含む。
【００１２】
また、信頼性を向上させるために、メモリセル積層構造２及び選択ゲート積層構造３の側壁にはシリコン酸化膜８が形成されている。さらに、メモリセル積層構造２間、及びメモリセル積層構造２−選択ゲート積層構造３間のシリコン基板１上には（ゲート絶縁膜４を介して）、シリコン酸化膜９が形成されている。シリコン酸化膜９の厚さは、側壁に形成されたシリコン酸化膜８より厚い。シリコン酸化膜９が厚すぎると、メモリセル積層構造２間、及びメモリセル積層構造２−選択ゲート積層構造３間が埋まり、後述するエアギャップ１０のサイズが小さくなってしまう。そのため、シリコン酸化膜９は、ある程度のエアギャップ１０のサイズを保ちつつ、厚くすることが望ましい。つまり、シリコン酸化膜９は、後述するエアギャップ１０による効果を大きく劣化させない程度に、厚いことがよい。例えば、浮遊ゲートトップ位置において、スペース幅をWL間の幅で割った値が0.5以上となることが望ましい。別の例としては、シリコン酸化膜９は、メモリセル積層構造２及び選択ゲート積層構造３の高さの４分の１以下の厚さを有する。
【００１３】
あるいは、シリコン酸化膜９は、シリコン酸化膜８よりも高密度であってもよい。
【００１４】
メモリセル積層構造２間、及びメモリセル積層構造２−選択ゲート積層構造３間には、それぞれ空隙（エアギャップ）１０が形成されている。これにより、セル間の結合容量を低減することができる。
【００１５】
さらに、メモリセル積層構造２及び選択ゲート積層構造３の上面に、絶縁膜１１が設けられている。絶縁膜１１は、例えば被覆性の悪いシリコン酸化膜である。
【００１６】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２から図１２は、本実施形態に係る不揮発性記憶装置の製造方法を例示する断面図である。
【００１７】
先ず、図２に示すように、シリコン基板１の上面に、ゲート絶縁膜４と浮遊ゲート電極５となる多結晶シリコン膜を形成する。次に、メモリセル積層構造２と選択ゲート積層構造３との間を分離するように素子分離溝を形成する。
【００１８】
その後、電極間絶縁膜６を積層し、続いて制御ゲート電極７となる多結晶シリコン膜を積層する。この多結晶シリコン膜の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１２を積層形成する。
【００１９】
この後、フォトリソグラフィ技術を用いて、これらの積層構造をパターニングし、ＲＩＥ（Reactive Ion Etching）法によってエッチング加工し、メモリセル積層構造２及び選択ゲート積層構造３を形成する。
【００２０】
なお、電極間絶縁膜６を多結晶シリコン膜上に形成した後、選択ゲート積層構造３を形成する領域における電極間絶縁膜６の一部を除去することよって、電極間絶縁膜６上に制御ゲート電極７用の多結晶シリコン膜を形成した際に、浮遊ゲート電極５用多結晶シリコン膜と制御ゲート電極７用多結晶シリコン膜とが電気的に接続可能な状態となる。
【００２１】
次に、図３に示すように、バイアス印加プラズマ酸化法を用いて、分離されたメモリセル積層構造２間のシリコン基板１上と、メモリセル積層構造２−選択ゲート積層構造３間のシリコン基板１上と、メモリセル積層構造２と選択ゲート積層構造３の上面とに、それぞれシリコン酸化膜９及びシリコン酸化膜１３を形成する。ここで、シリコン酸化膜９は、例えばメモリセル積層構造２及び選択ゲート積層構造３の高さの４分の１以下の厚さに形成される。あるいは、高密度のシリコン酸化膜９を形成してもよい。
【００２２】
次に、図４に示すように、メモリセル積層構造２および選択ゲート積層構造３の側壁にシリコン酸化膜８を形成する。このとき、同時に、メモリセル積層構造２間のシリコン基板１上と、メモリセル積層構造２−選択ゲート積層構造３間のシリコン基板１上と、メモリセル積層構造２と選択ゲート積層構造３の上面とにも、再びシリコン酸化膜が形成される。この結果、シリコン酸化膜９の厚さは図３よりも厚くなる。すなわち、図３において、シリコン酸化膜９はあらかじめ一定の厚さに形成されているので、図４において、シリコン酸化膜９の厚さはシリコン酸化膜８よりも厚くなる。
【００２３】
次に、図５に示すように、シリコン酸化膜９上に、塗布型絶縁膜であるＳＯＧ（Spin On Glass）膜１４を塗布する。ＳＯＧ膜１４は、メモリセル積層構造２間、及びメモリセル積層構造２−選択ゲート積層構造３間を埋め込み、さらにこれらの上部を覆うように形成する。その後、メモリセル積層構造２と選択ゲート積層構造３の上部のシリコン酸化膜１３が露出するまで、ＣＭＰ（Chemical Mechanical Polishing）法によって、ＳＯＧ膜１４を研磨し、除去する。
【００２４】
次に、図６に示すように、フォトリソグラフィ技術を用いて、選択ゲート積層構造３間以外のメモリセルアレイの部分を覆うようにパターニングを行い、選択ゲート積層構造３間に存在するＳＯＧ膜１４をウエットエッチング法によって選択的に除去する。
【００２５】
次に、図７に示すように、隣接する選択ゲート積層構造３間に不純物拡散領域を形成するためのスペーサ膜１６を形成し、エッチバック処理によって選択ゲート積層構造３間の側壁部にのみスペーサ加工を行う。この後、イオン注入法により、隣接する選択ゲート積層構造３間のシリコン基板１の表層に不純物を注入して熱処理によって活性化させ、不純物拡散領域を形成する。
【００２６】
次に、図８に示すように、上記構成の上面全面に所定の厚さのシリコン窒化膜１７を形成する。その後、シリコン窒化膜上１７に、塗布型絶縁膜であるＢＰＳＧ（Boron Phosphorus Silicate Glass）膜を形成する。ついで、ＣＭＰ法によって、シリコン窒化膜１７をストッパとしてＢＰＳＧ膜を平坦化する。これによって、隣接する選択ゲート積層構造３間には層間絶縁膜１５が形成される。
【００２７】
次に、図９に示すように、メモリセル積層構造２と選択ゲート積層構造３の各上部のシリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１７を、ＲＩＥ法を用いて、エッチバックする。これによって、メモリセル積層構造２と選択ゲート積層構造３の上面は、制御ゲート電極７である多結晶シリコン膜が露出する。また、メモリセル積層構造２間、及びメモリセル積層構造２−選択ゲート積層構造３間では、側壁に形成されたシリコン酸化膜８とＳＯＧ膜１４とが露出する。
【００２８】
次に、図１０に示すように、フォトリソグラフィ技術を用いて、選択ゲート積層構造３間を覆うようにパターニングを行い、メモリセル積層構造２間に存在するＳＯＧ膜１４をウエットエッチング法によって選択的に除去する。
【００２９】
次に、図１１に示すように、メモリセル積層構造２及び選択ゲート積層構造３の上面にシリサイド形成用の金属として、ニッケル（Ｎｉ）膜をスパッタ法などの成膜法によって形成し、熱処理を行なってシリサイド化を行う。これにより、制御ゲート電極７を構成する多結晶シリコン膜の上部がニッケルシリサイド膜となる。なお、シリサイド用の金属は、ニッケル（Ｎｉ）だけでなく、コバルト（Ｃｏ）やタングステン（Ｗ）などでもよい。
【００３０】
ここで、本実施形態においては、メモリセル積層構造２間のシリコン基板１上に厚いシリコン酸化膜９が形成されている。このような厚い酸化膜が存在すると、ニッケルとシリコンが反応しにくくなる。このため、上記シリサイド化の際に、メモリセル積層構造２間のシリコン基板１上部までもがシリサイド化され、ニッケルシリサイド膜となることを防ぐことができる。すなわち、メモリセル積層構造２間がショートすることを防ぐことができる。また、メモリセル構造２間だけでなく、メモリセル積層構造２−選択ゲート積層構造３間のショートも抑制することができる。
【００３１】
あるいは、メモリセル積層構造２間のシリコン基板１上に高密度のシリコン酸化膜９を形成した場合にも、同様の効果を得ることができる。
【００３２】
その後、図１２に示すように、メモリセル積層構造２及び選択ゲート積層構造３の上面に、被覆性の悪いシリコン酸化膜を成膜することで、絶縁膜１１を形成する。これにより、メモリセル積層構造２間、及びメモリセル積層構造２−選択ゲート積層構造３間に埋め込み物質が存在しない空隙（エアギャップ）１０が形成される。
【００３３】
上述したような製造方法により、図１に示すような本実施形態に係る不揮発性半導体記憶装置が製造される。
【００３４】
本実施形態によれば、メモリセル積層構造間のシリコン基板上に、メモリセル積層構造の側壁に形成されるシリコン酸化膜よりも厚いシリコン酸化膜を設けることで、シリコン基板の上部がシリサイド化されるのを防ぐことができる。この結果、メモリセル積層構造間がショートすることを防ぐことができる。また、メモリセル構造間だけでなく、メモリセル積層構造−選択ゲート積層構造間のショートも抑制することができる。
【００３５】
また、本実施形態によれば、メモリセル積層構造間のゲート絶縁膜上に厚いシリコン酸化膜を設けることで、成膜の過程で生じるＨ、Ｎといった不純物の拡散をブロックし、ゲート絶縁膜を保護することができる。すなわち、不純物によるゲート絶縁膜へのダメージを抑制することができ、製造された不揮発性半導体記憶装置における不良の発生を低減することができる。
【００３６】
さらに、本実施形態によれば、バイアス印加プラズマ酸化法によりメモリセル積層構造間のシリコン基板上に厚いシリコン酸化膜を形成することで、メモリセル積層構造及び選択ゲート積層構造の側壁は酸化されにくく、細りやくびれといったメモリセル積層構造及び選択ゲート積層構造の変形を回避することができる。
【００３７】
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３８】
１：シリコン基板、２：メモリセル積層構造、３：選択ゲート積層構造、４：ゲート絶縁膜、５：浮遊ゲート電極、６：電極間絶縁膜、７：制御ゲート電極、８：シリコン酸化膜、９：シリコン酸化膜、１０：空隙（エアギャップ）、１１：絶縁膜、１２：シリコン窒化膜、１３：シリコン酸化膜、１４：ＳＯＧ膜、１５：層間絶縁膜、１６：スペーサ膜、１７：シリコン窒化膜

【特許請求の範囲】
【請求項１】
シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層されたメモリセル積層構造が複数隣接して配置され、隣接する前記メモリセル積層構造間に空隙を有する不揮発性半導体記憶装置において、
前記メモリセル積層構造間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極が順に積層された選択ゲート積層構造をさらに有し、
前記メモリセル積層構造と前記選択ゲート積層構造との間のシリコン基板上に、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜より厚いシリコン酸化膜が形成されている
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シリコン基板上に形成されたシリコン酸化膜の厚さは、前記メモリセル積層構造の高さの４分の１以下である
ことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記シリコン基板上に形成されたシリコン酸化膜の密度は、前記メモリセル積層構造の側壁に形成されたシリコン酸化膜よりも高密度である
ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
シリコン基板上にゲート絶縁膜、浮遊ゲート電極、電極間絶縁膜および多結晶シリコン膜を積層し、複数のメモリセル積層構造を形成する第１の工程と、
前記メモリセル積層構造間のシリコン基板上に第1のシリコン酸化膜を形成する工程と、
前記メモリセル積層構造の側壁に、前記第1のシリコン酸化膜よりも薄い第2のシリコン酸化膜を形成する工程と、
前記メモリセル積層構造の上面の多結晶シリコン膜をシリサイド化して制御ゲート電極を形成する工程と、
前記メモリセル積層構造の上面に被覆性の低い第３のシリコン酸化膜を成膜することで、前記メモリセル積層構造間に空隙を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第1のシリコン酸化膜を形成する工程は、バイアス印加プラズマ酸化法により行う
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。

【図１】