半導体記憶装置及びその製造方法
【課題】信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】電極膜ＷＬと層間絶縁膜１４を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔１８を形成する工程と、前記貫通孔の内部に電荷蓄積膜２３と、絶縁膜２４ａと、ゲルマニウムを用いた第１の膜２５と、アルミニウムを用いた第２の膜２７を形成する工程と、置換熱処理で、前記第１の膜と前記第２の膜を置換し前記第２の膜の前記絶縁膜とは反対の側にゲルマニウムを成長させて半導体ピラーＳＰを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第２の膜を選択的に除去することで、前記絶縁膜と前記半導体ピラーとの間に空隙２４ｂを形成する工程と、を備えている。前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる。
【解決手段】電極膜ＷＬと層間絶縁膜１４を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔１８を形成する工程と、前記貫通孔の内部に電荷蓄積膜２３と、絶縁膜２４ａと、ゲルマニウムを用いた第１の膜２５と、アルミニウムを用いた第２の膜２７を形成する工程と、置換熱処理で、前記第１の膜と前記第２の膜を置換し前記第２の膜の前記絶縁膜とは反対の側にゲルマニウムを成長させて半導体ピラーＳＰを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第２の膜を選択的に除去することで、前記絶縁膜と前記半導体ピラーとの間に空隙２４ｂを形成する工程と、を備えている。前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリには、例えば、柱状の半導体ピラーと、半導体ピラーの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、半導体ピラーと交差し積層方向に所定の間隔をおいて設けられた複数の電極膜と、を有するメモリストリングスが２次元的にマトリックス状に配置されたものがある。そして、この様な３次元積層メモリにおいて、トンネル絶縁層を空隙（エアギャップ）とすることで信頼性を向上させる技術が提案されている。
しかしながら、積層数が増えてＮＡＮＤ列の直列抵抗が増加すると読み出し速度が低下するおそれがあり、読み出し速度のさらなる向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１１０４９号公報
【特許文献２】特開２０１０−８０５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置の製造方法は、電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔の内部に電荷蓄積層となる膜と、絶縁膜となる膜と、ゲルマニウムを用いた第１の膜と、アルミニウムを用いた第２の膜と、を形成する工程と、置換熱処理を用いて、前記第１の膜と、前記第２の膜とを置換して前記第２の膜の前記絶縁膜となる膜とは反対の側にゲルマニウムを成長させて半導体ピラーを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第２の膜を選択的に除去することで、前記絶縁膜となる膜と前記半導体ピラーとの間に空隙を形成する工程と、を備えている。そして、前記空隙を形成する工程において、前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
【図２】メモリストリングス部分を例示する模式断面図である。
【図３】第２の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
【図４】メモリストリングス部分を例示する模式断面図である。
【図５】（ａ）〜（ｄ）は、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０の形成を例示するための模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
また、半導体記憶装置には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００８】
[第１の実施形態]
図１は、第１の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
図２は、メモリストリングス部分を例示する模式断面図である。
また、図１、図２におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。
なお、図１においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。
【０００９】
本実施形態に係る半導体記憶装置１は、３次元積層型のフラッシュメモリである。後述するように、半導体記憶装置１においては、複数の電極膜ＷＬが相互に離隔して積層されており、これらの電極膜ＷＬを複数の半導体ピラーＳＰが貫くことにより、電極膜ＷＬと半導体ピラーＳＰとの交差部分毎にセルトランジスタが形成されている。また、各セルトランジスタには電荷蓄積膜が設けられており、この電荷蓄積膜に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１０】
図１、図２に示すように、半導体記憶装置１には、例えば、単結晶シリコンを用いた基板１１が設けられている。基板１１の表層部分には、イオン・インプランテーションによりソース線ＳＬが形成されている。
基板１１上には、下部ゲート積層体ＭＬ１が設けられている。下部ゲート積層体ＭＬ１においては、絶縁膜１２、下部選択ゲート電極ＬＳＧ及び絶縁膜１３がこの順に積層されている。
【００１１】
また、下部ゲート積層体ＭＬ１の上方には、メモリ積層体ＭＬ２が設けられている。メモリ積層体ＭＬ２は、積層して設けられた複数の電極膜ＷＬと、電極膜ＷＬ同士の間に設けられた層間絶縁膜１４とを有している。電極膜ＷＬは半導体記憶装置１のワード線として機能する。層間絶縁膜１４は電極膜ＷＬ同士を絶縁する絶縁膜として機能する。最上層の電極膜ＷＬ上にも層間絶縁膜１４が設けられている。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、電極膜ＷＬの層数はこれに限定されない。
更に、メモリ積層体ＭＬ２の上方には、上部ゲート積層体ＭＬ３が設けられている。上部ゲート積層体ＭＬ３においては、絶縁膜１５、上部選択ゲート電極ＵＳＧ及び絶縁膜１６がこの順に積層されている。
【００１２】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ１枚の導電膜がＹ方向に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの周囲は、絶縁膜１７によって埋め込まれている。これに対して、電極膜ＷＬは消去ブロック単位で分断されており、消去ブロック内ではＸＹ平面に平行な１枚の導電膜となっている。なお、電極膜ＷＬも、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧと同様に、Ｙ方向に分断されていてもよい。下部選択ゲート電極ＬＳＧ、電極膜ＷＬ及び上部選択ゲート電極ＵＳＧは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンなどにより形成されている。絶縁膜１２〜１７は、絶縁材料、例えば、シリコン酸化物により形成されている。なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、製造プロセス上必要な膜が設けられていてもよい。
【００１３】
そして、下部ゲート積層体ＭＬ１、メモリ積層体ＭＬ２及び上部ゲート積層体ＭＬ３（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通孔１８が形成されている。各貫通孔１８は積層体ＭＬ全体を貫いている。各貫通孔１８の内部には、半導体ピラーＳＰが形成されている。そのため、半導体ピラーＳＰは積層体ＭＬを貫くことになる。
半導体ピラーＳＰは、中空の柱状（筒状）を呈しており、例えば、半導体ピラーＳＰの形状を円筒状とすることができる。
【００１４】
ここで、ポリシリコンなどのシリコンを用いて半導体ピラーＳＰを形成するようにすれば、メモリ積層体ＭＬ２の積層数が増え、ＮＡＮＤ列の直列抵抗が増えたときに読み出し速度が低下するという問題が生じるおそれがある。このことは、シリコンチャネルにおけるキャリアの移動度が低いことに起因する。この場合、シリコン以上の高い移動度を生じさせることのできる半導体材料としてはゲルマニウム(Ｇｅ)があるが、ゲルマニウムの成膜後に結晶化を行うとゲルマニウムの膜中にホール生成を行う欠陥が多く生じ所望の閾値が得られなくなるという新たな問題が生ずる。
本実施形態においては、ゲルマニウムを用いて半導体ピラーＳＰを形成するようにしている。そして、半導体ピラーＳＰを形成する際にゲルマニウムを用いたゲルマニウム膜２５（第１の膜の一例に相当する）と、アルミニウムを用いたアルミニウム膜２７（第２の膜の一例に相当する）とを置換熱処理するようにしている。この様な置換熱処理を行えば、貫通孔１８の軸方向にゲルマニウムを成長させることができるので、単結晶化を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーＳＰを形成することができる。なお、置換熱処理を行うことで半導体ピラーＳＰを形成することに関する詳細は後述する。
【００１５】
また、半導体ピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、半導体ピラーＳＰの下端部は基板１１のソース線ＳＬに接続されている。また、半導体ピラーＳＰの上端部はプラグ導電層２６を介してビット線ＢＬに接続されている。
プラグ導電層２６は、例えば、不純物が導入されて導電性が付与されたシリコンやゲルマニウムなどを用いて形成されたものとすることができる。
【００１６】
また、半導体ピラーＳＰの下端側には支持部２０が形成されている。支持部２０は、絶縁膜２４ａと半導体ピラーＳＰとの間の距離を保つ。支持部２０の上端は、下部選択ゲート電極ＬＳＧの下端よりも下方に形成されている。支持部２０は、アルミニウムを用いて形成されたものとすることができる。なお、支持部２０の形成に関する詳細は後述する。
【００１７】
本実施形態においては、半導体ピラーＳＰの上端部がプラグ導電層２６を介してビット線ＢＬに接続されている。すなわち、半導体ピラーＳＰの上端部は、積層体ＭＬの上方に設けられた配線であるビット線ＢＬにより支えられている。
また、半導体ピラーＳＰの下端側が支持部２０により支えられている。
そのため、空隙２４ｂの幅寸法（ＸＹ平面における半導体ピラーＳＰと絶縁膜２４ａとの間の寸法）を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。
【００１８】
また、貫通孔１８の内壁面上に、ブロック絶縁膜２２、電荷蓄積膜２３及び絶縁膜２４ａがこの順に積層されている。
絶縁膜２４ａは、半導体ピラーＳＰと電極膜ＷＬとの間であって、半導体ピラーＳＰの外側に空隙２４ｂを介して設けられている。この場合、絶縁膜２４ａと空隙２４ｂとがトンネル絶縁膜２４として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜２４とすることができる。
【００１９】
ブロック絶縁膜２２は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜２２は、電荷蓄積膜２３を形成する材料の誘電率よりも高い誘電率を有した材料を用いて形成されたものとすることができる。ブロック絶縁膜２２は、例えば、アルミナを用いて形成されたものとすることができる。
電荷蓄積膜２３は、電荷を保持する能力を有する膜であり、例えば、電子のトラップサイトを含む膜とすることができる。電荷蓄積膜２３は、例えば、シリコン窒化物を用いて形成されたものとすることができる。
絶縁膜２４ａは、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜とすることができる。絶縁膜２４ａは、例えば、単層のシリコン酸化膜やＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）などを用いて形成されたものとすることができる。
【００２０】
更に、ブロック絶縁膜２２、電荷蓄積膜２３、絶縁膜２４ａは半導体ピラーＳＰと上部選択ゲート電極ＵＳＧとの間にも設けられ、上部ゲート絶縁膜が形成されることになる。これにより、上部ゲート積層体ＭＬ３においては、半導体ピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲート電極ＵＳＧをゲート電極とした上部選択トランジスタが形成される。
また、ブロック絶縁膜２２、電荷蓄積膜２３、絶縁膜２４ａは半導体ピラーＳＰと下部選択ゲート電極ＬＳＧとの間にも設けられ、下部ゲート絶縁膜が形成されることになる。これにより、下部ゲート積層体ＭＬ１においては、半導体ピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜をゲート絶縁膜とし、下部選択ゲート電極ＬＳＧをゲート電極とした下部選択トランジスタが形成される。
【００２１】
更にまた、上部ゲート積層体ＭＬ３の上方には、Ｙ方向に延びる複数のビット線ＢＬが設けられている。ビット線ＢＬは、タングステンなどの金属を用いて形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列の半導体ピラーＳＰの直上域を通過するように配設されている。ビット線ＢＬは、半導体ピラーＳＰの上端部にプラグ導電層２６を介して接続されている。これにより、半導体ピラーＳＰは、ビット線ＢＬとソース線ＳＬとの間に接続される。
【００２２】
本実施形態によれば、半導体ピラーＳＰは、ゲルマニウムを用いて形成されている。また、半導体ピラーＳＰを形成する際にゲルマニウムとアルミニウムとを置換熱処理するようにしている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置１とすることができる。
また、絶縁膜２４ａと空隙２４ｂとがトンネル絶縁膜２４として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜２４を有した半導体記憶装置１とすることができる。
この場合、半導体ピラーＳＰの上端部がプラグ導電層２６を介してビット線ＢＬにより支えられている。また、半導体ピラーＳＰの下端側が支持部２０により支えられている。そのため、空隙２４ｂの幅寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。
【００２３】
[第２の実施形態]
図３は、第２の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
図４は、メモリストリングス部分を例示する模式断面図である。
また、図３、図４におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。
なお、図３においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。
【００２４】
本実施形態に係る半導体記憶装置３も、３次元積層型のフラッシュメモリである。
ただし、基板１１の上層部分にはソース線が形成されておらず、その替わりにバックゲート電極３１が形成されている。基板１１の上層部分には絶縁膜１１ａが形成され、絶縁膜１１ａの上に、例えば、不純物がドープされたポリシリコン膜などを用いたバックゲート電極３１が形成されている。
【００２５】
また、半導体記憶装置３においては、下部ゲート積層体ＭＬ１は設けられておらず、基板１１とメモリ積層体ＭＬ２との間には、接続部材３２が設けられている。接続部材３２は、Ｙ方向に延びる棒状の導電性部材であり、Ｙ方向において隣り合う一対の半導体ピラーＳＰの下端部同士を電気的に接続しており、半導体ピラーＳＰと一体的に形成されている。
【００２６】
また、半導体記憶装置３においては、各電極膜ＷＬは上部選択ゲート電極ＵＳＧ毎に溝５４により分断されており、１つの上部選択ゲート電極ＵＳＧの直下域に、電極膜ＷＬが多段に配列されている。すなわち、電極膜ＷＬは、ＹＺ平面においてマトリクス状に配列されており、相互に離隔している。これにより、電極膜ＷＬのうち、１つの接続部材３２に接続された一対の半導体ピラーＳＰの一方が貫く部分と他方が貫く部分とは、相互に離隔している。また、この一対の半導体ピラーＳＰは、相互に異なる上部選択ゲート電極ＵＳＧを貫いている。
【００２７】
また、半導体記憶装置３においては、上部選択ゲート電極ＵＳＧとビット線ＢＬとの間に、ソース線ＳＬが設けられている。ソース線ＳＬはＸ方向、すなわち、ビット線ＢＬに対して直交する方向に延びている。そして、ソース線ＳＬの幅は、上部選択ゲート電極ＵＳＧ及び電極膜ＷＬの幅よりも広く、Ｙ方向に配列された２列の半導体ピラーＳＰの直上域にわたって配置されており、これらの２列の半導体ピラーＳＰが接続されている。そして、接続部材３２に接続された一対の半導体ピラーＳＰのうち、一方がソース線ＳＬに接続され、他方がビット線ＢＬに接続されている。メモリ積層体ＭＬ２と、ソース線ＳＬ、ビット線ＢＬなどとの間には、絶縁膜５５〜５８が設けられている。
【００２８】
また、半導体ピラーＳＰの下端側には支持部２０が形成されている。支持部２０は、絶縁膜２４ａと半導体ピラーＳＰとの間の距離を保つ。支持部２０の上端は、最下層の電極膜ＷＬの下端よりも下方に形成されている。支持部２０は、アルミニウムを用いて形成されたものとすることができる。
【００２９】
本実施形態においても、半導体ピラーＳＰは、ゲルマニウムを用いて形成されている。また、半導体ピラーＳＰを形成する際にゲルマニウムとアルミニウムとを置換熱処理するようにしている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置３とすることができる。
また、絶縁膜２４ａと空隙２４ｂとがトンネル絶縁膜２４として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜２４を有した半導体記憶装置３とすることができる。
また、半導体ピラーＳＰの上端部は、メモリ積層体ＭＬ２の上方に設けられた配線であるビット線ＢＬまたはソース線ＳＬにより支えられている。また、半導体ピラーＳＰの下端側が支持部２０により支えられている。そのため、空隙２４ｂの幅寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。
【００３０】
[第３の実施形態]
次に、半導体記憶装置１の製造方法について例示する。
なお、以下の説明では、図１及び図２に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図１、図２を参照するものとする。
【００３１】
まず、基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリ領域に不純物を導入し、ソース線ＳＬを形成する。なお、ソース線ＳＬは、素子分離構造により電気的に分離された配線構造の拡散層により構成してもよく、または、基板１１に埋め込まれたメタル配線により構成してもよい。ソース線ＳＬは、ビット線ＢＬと同じ配列周期で同じ方向に延びる配線構造とすることができる。一方、周辺回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。
【００３２】
次に、基板１１上のメモリ領域に絶縁材料を堆積させて平坦化し、絶縁膜１２を形成する。次に、この絶縁膜１２の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートＬＳＧを形成する。次に、下部選択ゲートＬＳＧの上に絶縁膜１３を形成する。これにより、絶縁膜、下部選択ゲート及び絶縁膜からなる下部ゲート積層体ＭＬ１が形成される。
【００３３】
次に、下部ゲート積層体ＭＬ１上に、例えばシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜１４を形成する。次に、層間絶縁膜１４上に電極膜ＷＬを形成する。以後、層間絶縁膜１４と電極膜ＷＬとを交互に積層させる。一例では、層間絶縁膜１４及び電極膜ＷＬを４層ずつ形成する。これにより、メモリ積層体ＭＬ２が形成される。
【００３４】
次に、メモリ積層体ＭＬ２上に、例えばシリコン酸化物からなる絶縁膜１５を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートＵＳＧを形成し、例えばシリコン酸化物からなる絶縁膜１６を形成する。これにより、上部選択ゲートＵＳＧを含む上部ゲート積層体ＭＬ３が形成される。
【００３５】
次に、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法を用いて、上部ゲート積層体ＭＬ３、メモリ積層体ＭＬ２、下部ゲート積層体ＭＬ１を積層方向に貫通し基板１１まで到達する貫通孔１８を形成する。このとき、マトリクス状に配列された複数個の貫通孔１８が同時に形成される。
【００３６】
次に、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０を形成する。
図５は、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０の形成を例示するための模式工程断面図である。
なお、図５においては煩雑となることを避けるために、貫通孔１８の中心線１８ａに対して片方側のみを表すものとしている。
まず、図５（ａ）に示すように、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、絶縁膜２４ａとなる膜と、ゲルマニウムを用いたゲルマニウム膜２５と、アルミニウムを用いたアルミニウム膜２７と、をこの順に形成する。 例えば、ブロック絶縁膜２２となる膜をアルミナを用いて形成し、電荷蓄積膜２３となる膜をシリコン窒化膜を用いて形成し、絶縁膜２４ａとなる膜をシリコン酸化膜やＯＮＯ膜を用いて形成し、ゲルマニウム膜２５をゲルマニウムを用いて形成し、アルミニウム膜２７をアルミニウムを用いて形成するようにすることができる。なお、これらの形成方法には、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）などの既知の成膜技術を適用することができる。
【００３７】
次に、図５（ｂ）に示すように、置換熱処理を行う。
図５（ｃ）は、図５（ｂ）におけるＡ部の模式拡大図であり、置換熱処理の様子を例示するものである。
図５（ｃ）に示すように、置換熱処理を行うと、アルミニウム膜２７におけるアルミニウムの結晶粒界２７ａをゲルマニウムが通過する。そして、アルミニウム膜２７のゲルマニウム膜２５が設けられた側とは反対の側にゲルマニウム膜２５ａが形成される。
そして、図５（ｂ）に示すように、絶縁膜２４ａとなる膜の電荷蓄積層２３となる膜とは反対の側にアルミニウム膜２７を形成するとともに、形成されたアルミニウム膜２７の絶縁膜２４ａとなる膜とは反対の側にゲルマニウムを成長させてゲルマニウム膜２５ａを形成する。このゲルマニウム膜２５ａが半導体ピラーＳＰとなる。
【００３８】
置換熱処理を行うと、貫通孔１８の軸方向にゲルマニウムを成長させることができるので、単結晶化を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーＳＰを形成することができる。
置換熱処理は、例えば、酸素のない環境（例えば、不活性ガス雰囲気中など）において、４００℃〜５００℃程度に加熱することで行うようにすることができる。
【００３９】
次に、図５（ｄ）に示すように、アルミニウム膜２７を選択的に除去することで、絶縁膜２４ａとなる膜と半導体ピラーＳＰとの間に空隙２４ｂを形成する。また、アルミニウム膜２７の一部を残すことで、絶縁膜２４ａとなる膜と半導体ピラーＳＰとの間の距離を保つ支持部２０を形成する。
この場合、アルミニウム膜２７の選択的な除去を行う前に、上部ゲート積層体ＭＬ３の上方にプラグ導電層２６、ビット線ＢＬを形成するようにすることができる。例えば、上部ゲート積層体ＭＬ３の上方にプラグ導電層２６、ビット線ＢＬとなる膜を形成し、ビット線ＢＬを所望の形状に加工する際にアルミニウム膜２７の端部が露出するようにする。そして、露出させたアルミニウム膜２７の端部を介してアルミニウム膜２７の選択的な除去を行うようにすることができる。この様にすれば、アルミニウム膜２７の選択的な除去を行う際に、プラグ導電層２６を介して半導体ピラーＳＰの上端部をビット線ＢＬにより支えることができる。
【００４０】
アルミニウム膜２７の選択的な除去は、例えば、硫酸と過酸化水素水の混合液２８を用いたウェット処理（ＳＨ処理）を用いて行うようにすることができる。
例えば、硫酸と過酸化水素水の混合液２８を露出させたアルミニウム膜２７の端部を介して供給することでアルミニウム膜２７を選択的に除去して空隙２４ｂを形成するようにすることができる。そして、時間管理などを行うことでアルミニウム膜２７の一部を残して支持部２０を形成するようにすることができる。
【００４１】
[第４の実施形態]
次に、半導体記憶装置３の製造方法について例示する。
なお、以下の説明では、図３及び図４に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図３、図４を参照するものとする。
【００４２】
まず、基板１１上のメモリ領域に絶縁層１１ａ、バックゲート電極ＢＧを形成する。そして、既知のリソグラフィ法及びＲＩＥ法を用いて、隣接する半導体ピラーＳＰを接続するための凹部をバックゲート電極ＢＧ中に形成し、凹部内に非晶質シリコンなどを用いた犠牲膜を埋め込む。
【００４３】
次に、前述したものと同様にして、メモリ積層体ＭＬ２を形成する。
次に、フォトリソグラフィ法及びＲＩＥ法を用いて、メモリ積層体ＭＬ２の積層方向に延びる溝５４を形成する。溝５４は、Ｙ方向に隣接する電極膜ＷＬを分離するための溝となる。そして、溝５４内にシリコン酸化物を埋め込み絶縁膜５５を形成する。
次に、上部選択ゲート電極ＵＳＧとなる膜を形成する。
【００４４】
そして、フォトリソグラフィ法及びＲＩＥ法を用いて、上部選択ゲート電極ＵＳＧとなる膜、絶縁膜５５、メモリ積層体ＭＬ２を積層方向に貫通し凹部に連通する貫通孔１８を形成する。
次に、アルカリウエットエッチング法などを用いて凹部内に埋め込まれた犠牲膜を貫通孔１８を介して選択的に除去する。
【００４５】
次に、前述したものと同様にして、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０を形成する。
例えば、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、絶縁膜２４ａとなる膜と、ゲルマニウムを用いたゲルマニウム膜２５と、アルミニウムを用いたアルミニウム膜２７と、をこの順に形成する。そして、置換熱処理を行うことで半導体ピラーＳＰを形成するようにすることができる。
【００４６】
また、アルミニウム膜２７の上にプラグ導電層２６となる膜、ビット線ＢＬとなる膜、ソース線ＳＬとなる膜を成膜し、これらを所望の形状に加工する際にアルミニウム膜２７の端部が露出するようにする。そして、例えば、硫酸と過酸化水素水の混合液２８を用いたウェット処理（ＳＨ処理）を用いて、露出させたアルミニウム膜２７の端部を介してアルミニウム膜２７を選択的に除去して空隙２４ｂを形成する。また、時間管理などを行うことでアルミニウム膜２７の一部を残して支持部２０を形成するようにする。
【００４７】
以上に例示をした実施形態によれば、信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４８】
１ 半導体記憶装置、３ 半導体記憶装置、１４ 層間絶縁膜、１８ 貫通孔、２０ 支持部、２２ ブロック絶縁膜、２３ 電荷蓄積膜、２４ トンネル絶縁膜、２４ａ 絶縁膜、２４ｂ 空隙、２５ ゲルマニウム膜、２６ プラグ導電層、２７ アルミニウム膜、３２ 接続部材、ＭＬ１ 下部ゲート積層体、ＭＬ２ メモリ積層体、ＭＬ３ 上部ゲート積層体、ＢＬ ビット線、ＳＬ ソース線、ＳＰ 半導体ピラー、ＷＬ 電極膜
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリには、例えば、柱状の半導体ピラーと、半導体ピラーの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、半導体ピラーと交差し積層方向に所定の間隔をおいて設けられた複数の電極膜と、を有するメモリストリングスが２次元的にマトリックス状に配置されたものがある。そして、この様な３次元積層メモリにおいて、トンネル絶縁層を空隙（エアギャップ）とすることで信頼性を向上させる技術が提案されている。
しかしながら、積層数が増えてＮＡＮＤ列の直列抵抗が増加すると読み出し速度が低下するおそれがあり、読み出し速度のさらなる向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１１０４９号公報
【特許文献２】特開２０１０−８０５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置の製造方法は、電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、前記貫通孔の内部に電荷蓄積層となる膜と、絶縁膜となる膜と、ゲルマニウムを用いた第１の膜と、アルミニウムを用いた第２の膜と、を形成する工程と、置換熱処理を用いて、前記第１の膜と、前記第２の膜とを置換して前記第２の膜の前記絶縁膜となる膜とは反対の側にゲルマニウムを成長させて半導体ピラーを形成する工程と、前記積層体の上方に配線を形成する工程と、前記置換された第２の膜を選択的に除去することで、前記絶縁膜となる膜と前記半導体ピラーとの間に空隙を形成する工程と、を備えている。そして、前記空隙を形成する工程において、前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
【図２】メモリストリングス部分を例示する模式断面図である。
【図３】第２の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
【図４】メモリストリングス部分を例示する模式断面図である。
【図５】（ａ）〜（ｄ）は、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０の形成を例示するための模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
また、半導体記憶装置には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００８】
[第１の実施形態]
図１は、第１の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
図２は、メモリストリングス部分を例示する模式断面図である。
また、図１、図２におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。
なお、図１においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。
【０００９】
本実施形態に係る半導体記憶装置１は、３次元積層型のフラッシュメモリである。後述するように、半導体記憶装置１においては、複数の電極膜ＷＬが相互に離隔して積層されており、これらの電極膜ＷＬを複数の半導体ピラーＳＰが貫くことにより、電極膜ＷＬと半導体ピラーＳＰとの交差部分毎にセルトランジスタが形成されている。また、各セルトランジスタには電荷蓄積膜が設けられており、この電荷蓄積膜に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１０】
図１、図２に示すように、半導体記憶装置１には、例えば、単結晶シリコンを用いた基板１１が設けられている。基板１１の表層部分には、イオン・インプランテーションによりソース線ＳＬが形成されている。
基板１１上には、下部ゲート積層体ＭＬ１が設けられている。下部ゲート積層体ＭＬ１においては、絶縁膜１２、下部選択ゲート電極ＬＳＧ及び絶縁膜１３がこの順に積層されている。
【００１１】
また、下部ゲート積層体ＭＬ１の上方には、メモリ積層体ＭＬ２が設けられている。メモリ積層体ＭＬ２は、積層して設けられた複数の電極膜ＷＬと、電極膜ＷＬ同士の間に設けられた層間絶縁膜１４とを有している。電極膜ＷＬは半導体記憶装置１のワード線として機能する。層間絶縁膜１４は電極膜ＷＬ同士を絶縁する絶縁膜として機能する。最上層の電極膜ＷＬ上にも層間絶縁膜１４が設けられている。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、電極膜ＷＬの層数はこれに限定されない。
更に、メモリ積層体ＭＬ２の上方には、上部ゲート積層体ＭＬ３が設けられている。上部ゲート積層体ＭＬ３においては、絶縁膜１５、上部選択ゲート電極ＵＳＧ及び絶縁膜１６がこの順に積層されている。
【００１２】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ１枚の導電膜がＹ方向に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの周囲は、絶縁膜１７によって埋め込まれている。これに対して、電極膜ＷＬは消去ブロック単位で分断されており、消去ブロック内ではＸＹ平面に平行な１枚の導電膜となっている。なお、電極膜ＷＬも、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧと同様に、Ｙ方向に分断されていてもよい。下部選択ゲート電極ＬＳＧ、電極膜ＷＬ及び上部選択ゲート電極ＵＳＧは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンなどにより形成されている。絶縁膜１２〜１７は、絶縁材料、例えば、シリコン酸化物により形成されている。なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、製造プロセス上必要な膜が設けられていてもよい。
【００１３】
そして、下部ゲート積層体ＭＬ１、メモリ積層体ＭＬ２及び上部ゲート積層体ＭＬ３（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通孔１８が形成されている。各貫通孔１８は積層体ＭＬ全体を貫いている。各貫通孔１８の内部には、半導体ピラーＳＰが形成されている。そのため、半導体ピラーＳＰは積層体ＭＬを貫くことになる。
半導体ピラーＳＰは、中空の柱状（筒状）を呈しており、例えば、半導体ピラーＳＰの形状を円筒状とすることができる。
【００１４】
ここで、ポリシリコンなどのシリコンを用いて半導体ピラーＳＰを形成するようにすれば、メモリ積層体ＭＬ２の積層数が増え、ＮＡＮＤ列の直列抵抗が増えたときに読み出し速度が低下するという問題が生じるおそれがある。このことは、シリコンチャネルにおけるキャリアの移動度が低いことに起因する。この場合、シリコン以上の高い移動度を生じさせることのできる半導体材料としてはゲルマニウム(Ｇｅ)があるが、ゲルマニウムの成膜後に結晶化を行うとゲルマニウムの膜中にホール生成を行う欠陥が多く生じ所望の閾値が得られなくなるという新たな問題が生ずる。
本実施形態においては、ゲルマニウムを用いて半導体ピラーＳＰを形成するようにしている。そして、半導体ピラーＳＰを形成する際にゲルマニウムを用いたゲルマニウム膜２５（第１の膜の一例に相当する）と、アルミニウムを用いたアルミニウム膜２７（第２の膜の一例に相当する）とを置換熱処理するようにしている。この様な置換熱処理を行えば、貫通孔１８の軸方向にゲルマニウムを成長させることができるので、単結晶化を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーＳＰを形成することができる。なお、置換熱処理を行うことで半導体ピラーＳＰを形成することに関する詳細は後述する。
【００１５】
また、半導体ピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、半導体ピラーＳＰの下端部は基板１１のソース線ＳＬに接続されている。また、半導体ピラーＳＰの上端部はプラグ導電層２６を介してビット線ＢＬに接続されている。
プラグ導電層２６は、例えば、不純物が導入されて導電性が付与されたシリコンやゲルマニウムなどを用いて形成されたものとすることができる。
【００１６】
また、半導体ピラーＳＰの下端側には支持部２０が形成されている。支持部２０は、絶縁膜２４ａと半導体ピラーＳＰとの間の距離を保つ。支持部２０の上端は、下部選択ゲート電極ＬＳＧの下端よりも下方に形成されている。支持部２０は、アルミニウムを用いて形成されたものとすることができる。なお、支持部２０の形成に関する詳細は後述する。
【００１７】
本実施形態においては、半導体ピラーＳＰの上端部がプラグ導電層２６を介してビット線ＢＬに接続されている。すなわち、半導体ピラーＳＰの上端部は、積層体ＭＬの上方に設けられた配線であるビット線ＢＬにより支えられている。
また、半導体ピラーＳＰの下端側が支持部２０により支えられている。
そのため、空隙２４ｂの幅寸法（ＸＹ平面における半導体ピラーＳＰと絶縁膜２４ａとの間の寸法）を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。
【００１８】
また、貫通孔１８の内壁面上に、ブロック絶縁膜２２、電荷蓄積膜２３及び絶縁膜２４ａがこの順に積層されている。
絶縁膜２４ａは、半導体ピラーＳＰと電極膜ＷＬとの間であって、半導体ピラーＳＰの外側に空隙２４ｂを介して設けられている。この場合、絶縁膜２４ａと空隙２４ｂとがトンネル絶縁膜２４として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜２４とすることができる。
【００１９】
ブロック絶縁膜２２は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜２２は、電荷蓄積膜２３を形成する材料の誘電率よりも高い誘電率を有した材料を用いて形成されたものとすることができる。ブロック絶縁膜２２は、例えば、アルミナを用いて形成されたものとすることができる。
電荷蓄積膜２３は、電荷を保持する能力を有する膜であり、例えば、電子のトラップサイトを含む膜とすることができる。電荷蓄積膜２３は、例えば、シリコン窒化物を用いて形成されたものとすることができる。
絶縁膜２４ａは、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜とすることができる。絶縁膜２４ａは、例えば、単層のシリコン酸化膜やＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）などを用いて形成されたものとすることができる。
【００２０】
更に、ブロック絶縁膜２２、電荷蓄積膜２３、絶縁膜２４ａは半導体ピラーＳＰと上部選択ゲート電極ＵＳＧとの間にも設けられ、上部ゲート絶縁膜が形成されることになる。これにより、上部ゲート積層体ＭＬ３においては、半導体ピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲート電極ＵＳＧをゲート電極とした上部選択トランジスタが形成される。
また、ブロック絶縁膜２２、電荷蓄積膜２３、絶縁膜２４ａは半導体ピラーＳＰと下部選択ゲート電極ＬＳＧとの間にも設けられ、下部ゲート絶縁膜が形成されることになる。これにより、下部ゲート積層体ＭＬ１においては、半導体ピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜をゲート絶縁膜とし、下部選択ゲート電極ＬＳＧをゲート電極とした下部選択トランジスタが形成される。
【００２１】
更にまた、上部ゲート積層体ＭＬ３の上方には、Ｙ方向に延びる複数のビット線ＢＬが設けられている。ビット線ＢＬは、タングステンなどの金属を用いて形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列の半導体ピラーＳＰの直上域を通過するように配設されている。ビット線ＢＬは、半導体ピラーＳＰの上端部にプラグ導電層２６を介して接続されている。これにより、半導体ピラーＳＰは、ビット線ＢＬとソース線ＳＬとの間に接続される。
【００２２】
本実施形態によれば、半導体ピラーＳＰは、ゲルマニウムを用いて形成されている。また、半導体ピラーＳＰを形成する際にゲルマニウムとアルミニウムとを置換熱処理するようにしている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置１とすることができる。
また、絶縁膜２４ａと空隙２４ｂとがトンネル絶縁膜２４として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜２４を有した半導体記憶装置１とすることができる。
この場合、半導体ピラーＳＰの上端部がプラグ導電層２６を介してビット線ＢＬにより支えられている。また、半導体ピラーＳＰの下端側が支持部２０により支えられている。そのため、空隙２４ｂの幅寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。
【００２３】
[第２の実施形態]
図３は、第２の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
図４は、メモリストリングス部分を例示する模式断面図である。
また、図３、図４におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。
なお、図３においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。
【００２４】
本実施形態に係る半導体記憶装置３も、３次元積層型のフラッシュメモリである。
ただし、基板１１の上層部分にはソース線が形成されておらず、その替わりにバックゲート電極３１が形成されている。基板１１の上層部分には絶縁膜１１ａが形成され、絶縁膜１１ａの上に、例えば、不純物がドープされたポリシリコン膜などを用いたバックゲート電極３１が形成されている。
【００２５】
また、半導体記憶装置３においては、下部ゲート積層体ＭＬ１は設けられておらず、基板１１とメモリ積層体ＭＬ２との間には、接続部材３２が設けられている。接続部材３２は、Ｙ方向に延びる棒状の導電性部材であり、Ｙ方向において隣り合う一対の半導体ピラーＳＰの下端部同士を電気的に接続しており、半導体ピラーＳＰと一体的に形成されている。
【００２６】
また、半導体記憶装置３においては、各電極膜ＷＬは上部選択ゲート電極ＵＳＧ毎に溝５４により分断されており、１つの上部選択ゲート電極ＵＳＧの直下域に、電極膜ＷＬが多段に配列されている。すなわち、電極膜ＷＬは、ＹＺ平面においてマトリクス状に配列されており、相互に離隔している。これにより、電極膜ＷＬのうち、１つの接続部材３２に接続された一対の半導体ピラーＳＰの一方が貫く部分と他方が貫く部分とは、相互に離隔している。また、この一対の半導体ピラーＳＰは、相互に異なる上部選択ゲート電極ＵＳＧを貫いている。
【００２７】
また、半導体記憶装置３においては、上部選択ゲート電極ＵＳＧとビット線ＢＬとの間に、ソース線ＳＬが設けられている。ソース線ＳＬはＸ方向、すなわち、ビット線ＢＬに対して直交する方向に延びている。そして、ソース線ＳＬの幅は、上部選択ゲート電極ＵＳＧ及び電極膜ＷＬの幅よりも広く、Ｙ方向に配列された２列の半導体ピラーＳＰの直上域にわたって配置されており、これらの２列の半導体ピラーＳＰが接続されている。そして、接続部材３２に接続された一対の半導体ピラーＳＰのうち、一方がソース線ＳＬに接続され、他方がビット線ＢＬに接続されている。メモリ積層体ＭＬ２と、ソース線ＳＬ、ビット線ＢＬなどとの間には、絶縁膜５５〜５８が設けられている。
【００２８】
また、半導体ピラーＳＰの下端側には支持部２０が形成されている。支持部２０は、絶縁膜２４ａと半導体ピラーＳＰとの間の距離を保つ。支持部２０の上端は、最下層の電極膜ＷＬの下端よりも下方に形成されている。支持部２０は、アルミニウムを用いて形成されたものとすることができる。
【００２９】
本実施形態においても、半導体ピラーＳＰは、ゲルマニウムを用いて形成されている。また、半導体ピラーＳＰを形成する際にゲルマニウムとアルミニウムとを置換熱処理するようにしている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置３とすることができる。
また、絶縁膜２４ａと空隙２４ｂとがトンネル絶縁膜２４として機能する。そのため、誘電率が低く、且つ、欠陥の少ないトンネル絶縁膜２４を有した半導体記憶装置３とすることができる。
また、半導体ピラーＳＰの上端部は、メモリ積層体ＭＬ２の上方に設けられた配線であるビット線ＢＬまたはソース線ＳＬにより支えられている。また、半導体ピラーＳＰの下端側が支持部２０により支えられている。そのため、空隙２４ｂの幅寸法を所定の範囲内に保つことができるので、特性のばらつきの抑制や特性の安定化などを図ることができる。
【００３０】
[第３の実施形態]
次に、半導体記憶装置１の製造方法について例示する。
なお、以下の説明では、図１及び図２に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図１、図２を参照するものとする。
【００３１】
まず、基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリ領域に不純物を導入し、ソース線ＳＬを形成する。なお、ソース線ＳＬは、素子分離構造により電気的に分離された配線構造の拡散層により構成してもよく、または、基板１１に埋め込まれたメタル配線により構成してもよい。ソース線ＳＬは、ビット線ＢＬと同じ配列周期で同じ方向に延びる配線構造とすることができる。一方、周辺回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。
【００３２】
次に、基板１１上のメモリ領域に絶縁材料を堆積させて平坦化し、絶縁膜１２を形成する。次に、この絶縁膜１２の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートＬＳＧを形成する。次に、下部選択ゲートＬＳＧの上に絶縁膜１３を形成する。これにより、絶縁膜、下部選択ゲート及び絶縁膜からなる下部ゲート積層体ＭＬ１が形成される。
【００３３】
次に、下部ゲート積層体ＭＬ１上に、例えばシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜１４を形成する。次に、層間絶縁膜１４上に電極膜ＷＬを形成する。以後、層間絶縁膜１４と電極膜ＷＬとを交互に積層させる。一例では、層間絶縁膜１４及び電極膜ＷＬを４層ずつ形成する。これにより、メモリ積層体ＭＬ２が形成される。
【００３４】
次に、メモリ積層体ＭＬ２上に、例えばシリコン酸化物からなる絶縁膜１５を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートＵＳＧを形成し、例えばシリコン酸化物からなる絶縁膜１６を形成する。これにより、上部選択ゲートＵＳＧを含む上部ゲート積層体ＭＬ３が形成される。
【００３５】
次に、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法を用いて、上部ゲート積層体ＭＬ３、メモリ積層体ＭＬ２、下部ゲート積層体ＭＬ１を積層方向に貫通し基板１１まで到達する貫通孔１８を形成する。このとき、マトリクス状に配列された複数個の貫通孔１８が同時に形成される。
【００３６】
次に、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０を形成する。
図５は、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０の形成を例示するための模式工程断面図である。
なお、図５においては煩雑となることを避けるために、貫通孔１８の中心線１８ａに対して片方側のみを表すものとしている。
まず、図５（ａ）に示すように、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、絶縁膜２４ａとなる膜と、ゲルマニウムを用いたゲルマニウム膜２５と、アルミニウムを用いたアルミニウム膜２７と、をこの順に形成する。 例えば、ブロック絶縁膜２２となる膜をアルミナを用いて形成し、電荷蓄積膜２３となる膜をシリコン窒化膜を用いて形成し、絶縁膜２４ａとなる膜をシリコン酸化膜やＯＮＯ膜を用いて形成し、ゲルマニウム膜２５をゲルマニウムを用いて形成し、アルミニウム膜２７をアルミニウムを用いて形成するようにすることができる。なお、これらの形成方法には、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）などの既知の成膜技術を適用することができる。
【００３７】
次に、図５（ｂ）に示すように、置換熱処理を行う。
図５（ｃ）は、図５（ｂ）におけるＡ部の模式拡大図であり、置換熱処理の様子を例示するものである。
図５（ｃ）に示すように、置換熱処理を行うと、アルミニウム膜２７におけるアルミニウムの結晶粒界２７ａをゲルマニウムが通過する。そして、アルミニウム膜２７のゲルマニウム膜２５が設けられた側とは反対の側にゲルマニウム膜２５ａが形成される。
そして、図５（ｂ）に示すように、絶縁膜２４ａとなる膜の電荷蓄積層２３となる膜とは反対の側にアルミニウム膜２７を形成するとともに、形成されたアルミニウム膜２７の絶縁膜２４ａとなる膜とは反対の側にゲルマニウムを成長させてゲルマニウム膜２５ａを形成する。このゲルマニウム膜２５ａが半導体ピラーＳＰとなる。
【００３８】
置換熱処理を行うと、貫通孔１８の軸方向にゲルマニウムを成長させることができるので、単結晶化を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーＳＰを形成することができる。
置換熱処理は、例えば、酸素のない環境（例えば、不活性ガス雰囲気中など）において、４００℃〜５００℃程度に加熱することで行うようにすることができる。
【００３９】
次に、図５（ｄ）に示すように、アルミニウム膜２７を選択的に除去することで、絶縁膜２４ａとなる膜と半導体ピラーＳＰとの間に空隙２４ｂを形成する。また、アルミニウム膜２７の一部を残すことで、絶縁膜２４ａとなる膜と半導体ピラーＳＰとの間の距離を保つ支持部２０を形成する。
この場合、アルミニウム膜２７の選択的な除去を行う前に、上部ゲート積層体ＭＬ３の上方にプラグ導電層２６、ビット線ＢＬを形成するようにすることができる。例えば、上部ゲート積層体ＭＬ３の上方にプラグ導電層２６、ビット線ＢＬとなる膜を形成し、ビット線ＢＬを所望の形状に加工する際にアルミニウム膜２７の端部が露出するようにする。そして、露出させたアルミニウム膜２７の端部を介してアルミニウム膜２７の選択的な除去を行うようにすることができる。この様にすれば、アルミニウム膜２７の選択的な除去を行う際に、プラグ導電層２６を介して半導体ピラーＳＰの上端部をビット線ＢＬにより支えることができる。
【００４０】
アルミニウム膜２７の選択的な除去は、例えば、硫酸と過酸化水素水の混合液２８を用いたウェット処理（ＳＨ処理）を用いて行うようにすることができる。
例えば、硫酸と過酸化水素水の混合液２８を露出させたアルミニウム膜２７の端部を介して供給することでアルミニウム膜２７を選択的に除去して空隙２４ｂを形成するようにすることができる。そして、時間管理などを行うことでアルミニウム膜２７の一部を残して支持部２０を形成するようにすることができる。
【００４１】
[第４の実施形態]
次に、半導体記憶装置３の製造方法について例示する。
なお、以下の説明では、図３及び図４に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図３、図４を参照するものとする。
【００４２】
まず、基板１１上のメモリ領域に絶縁層１１ａ、バックゲート電極ＢＧを形成する。そして、既知のリソグラフィ法及びＲＩＥ法を用いて、隣接する半導体ピラーＳＰを接続するための凹部をバックゲート電極ＢＧ中に形成し、凹部内に非晶質シリコンなどを用いた犠牲膜を埋め込む。
【００４３】
次に、前述したものと同様にして、メモリ積層体ＭＬ２を形成する。
次に、フォトリソグラフィ法及びＲＩＥ法を用いて、メモリ積層体ＭＬ２の積層方向に延びる溝５４を形成する。溝５４は、Ｙ方向に隣接する電極膜ＷＬを分離するための溝となる。そして、溝５４内にシリコン酸化物を埋め込み絶縁膜５５を形成する。
次に、上部選択ゲート電極ＵＳＧとなる膜を形成する。
【００４４】
そして、フォトリソグラフィ法及びＲＩＥ法を用いて、上部選択ゲート電極ＵＳＧとなる膜、絶縁膜５５、メモリ積層体ＭＬ２を積層方向に貫通し凹部に連通する貫通孔１８を形成する。
次に、アルカリウエットエッチング法などを用いて凹部内に埋め込まれた犠牲膜を貫通孔１８を介して選択的に除去する。
【００４５】
次に、前述したものと同様にして、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、支持部２０を形成する。
例えば、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、絶縁膜２４ａとなる膜と、ゲルマニウムを用いたゲルマニウム膜２５と、アルミニウムを用いたアルミニウム膜２７と、をこの順に形成する。そして、置換熱処理を行うことで半導体ピラーＳＰを形成するようにすることができる。
【００４６】
また、アルミニウム膜２７の上にプラグ導電層２６となる膜、ビット線ＢＬとなる膜、ソース線ＳＬとなる膜を成膜し、これらを所望の形状に加工する際にアルミニウム膜２７の端部が露出するようにする。そして、例えば、硫酸と過酸化水素水の混合液２８を用いたウェット処理（ＳＨ処理）を用いて、露出させたアルミニウム膜２７の端部を介してアルミニウム膜２７を選択的に除去して空隙２４ｂを形成する。また、時間管理などを行うことでアルミニウム膜２７の一部を残して支持部２０を形成するようにする。
【００４７】
以上に例示をした実施形態によれば、信頼性および読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４８】
１ 半導体記憶装置、３ 半導体記憶装置、１４ 層間絶縁膜、１８ 貫通孔、２０ 支持部、２２ ブロック絶縁膜、２３ 電荷蓄積膜、２４ トンネル絶縁膜、２４ａ 絶縁膜、２４ｂ 空隙、２５ ゲルマニウム膜、２６ プラグ導電層、２７ アルミニウム膜、３２ 接続部材、ＭＬ１ 下部ゲート積層体、ＭＬ２ メモリ積層体、ＭＬ３ 上部ゲート積層体、ＢＬ ビット線、ＳＬ ソース線、ＳＰ 半導体ピラー、ＷＬ 電極膜
【特許請求の範囲】
【請求項１】
電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔の内部に電荷蓄積層となる膜と、絶縁膜となる膜と、ゲルマニウムを用いた第１の膜と、アルミニウムを用いた第２の膜と、を形成する工程と、
置換熱処理を用いて、前記第１の膜と、前記第２の膜とを置換して前記第２の膜の前記絶縁膜となる膜とは反対の側にゲルマニウムを成長させて半導体ピラーを形成する工程と、
前記積層体の上方に配線を形成する工程と、
前記置換された第２の膜を選択的に除去することで、前記絶縁膜となる膜と前記半導体ピラーとの間に空隙を形成する工程と、
を備え、
前記空隙を形成する工程において、前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる半導体記憶装置の製造方法。
【請求項２】
前記空隙を形成する工程において、前記置換された第２の膜の一部を残すことで、前記絶縁膜となる膜と前記半導体ピラーとの間の距離を保つ支持部を形成する請求項１記載の半導体記憶装置の製造方法。
【請求項３】
積層して設けられた複数の電極膜と、前記電極膜同士の間に設けられた層間絶縁膜と、を有した積層体と、
前記積層体を貫く半導体ピラーと、
前記半導体ピラーと前記電極膜との間であって、前記半導体ピラーの外側に空隙を介して設けられた絶縁膜と、
前記絶縁膜と前記電極膜との間に設けられた電荷蓄積膜と、
を備え、
前記半導体ピラーは、ゲルマニウムを含み、
前記半導体ピラーの上端部は、前記積層体の上方に設けられた配線により支えられている半導体記憶装置。
【請求項４】
前記絶縁膜と前記半導体ピラーとの間の距離を保つ支持部が、前記半導体ピラーの下端側に設けられ、
前記支持部は、アルミニウムを含む請求項３記載の半導体記憶装置。
【請求項５】
前記支持部の上端は、最下層の前記電極膜の下端よりも下方にある請求項４記載の半導体記憶装置。
【請求項１】
電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、
前記積層体の積層方向に延びる複数の貫通孔を形成する工程と、
前記貫通孔の内部に電荷蓄積層となる膜と、絶縁膜となる膜と、ゲルマニウムを用いた第１の膜と、アルミニウムを用いた第２の膜と、を形成する工程と、
置換熱処理を用いて、前記第１の膜と、前記第２の膜とを置換して前記第２の膜の前記絶縁膜となる膜とは反対の側にゲルマニウムを成長させて半導体ピラーを形成する工程と、
前記積層体の上方に配線を形成する工程と、
前記置換された第２の膜を選択的に除去することで、前記絶縁膜となる膜と前記半導体ピラーとの間に空隙を形成する工程と、
を備え、
前記空隙を形成する工程において、前記半導体ピラーの上端部は、前記積層体の上方に形成された前記配線により支えられる半導体記憶装置の製造方法。
【請求項２】
前記空隙を形成する工程において、前記置換された第２の膜の一部を残すことで、前記絶縁膜となる膜と前記半導体ピラーとの間の距離を保つ支持部を形成する請求項１記載の半導体記憶装置の製造方法。
【請求項３】
積層して設けられた複数の電極膜と、前記電極膜同士の間に設けられた層間絶縁膜と、を有した積層体と、
前記積層体を貫く半導体ピラーと、
前記半導体ピラーと前記電極膜との間であって、前記半導体ピラーの外側に空隙を介して設けられた絶縁膜と、
前記絶縁膜と前記電極膜との間に設けられた電荷蓄積膜と、
を備え、
前記半導体ピラーは、ゲルマニウムを含み、
前記半導体ピラーの上端部は、前記積層体の上方に設けられた配線により支えられている半導体記憶装置。
【請求項４】
前記絶縁膜と前記半導体ピラーとの間の距離を保つ支持部が、前記半導体ピラーの下端側に設けられ、
前記支持部は、アルミニウムを含む請求項３記載の半導体記憶装置。
【請求項５】
前記支持部の上端は、最下層の前記電極膜の下端よりも下方にある請求項４記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−６９８４１（Ｐ２０１３−６９８４１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０７０５８（Ｐ２０１１−２０７０５８）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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