【課題】電極間絶縁膜の容量の低下を抑制し、低消費電力かつ高速動作が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１と、この半導体基板１上に形成された第１の絶縁膜２と、この第１の絶縁膜２上に形成され、導電性金属酸化物で形成された浮遊ゲート電極ＦＧと、この浮遊ゲート電極ＦＧ上に形成され、７．８以上の比誘電率を有し、常誘電体の絶縁性金属酸化物で形成された第２の絶縁膜ＩＮと、この第２の絶縁膜ＩＮ上に形成され、金属又は導電性金属酸化物で形成された制御ゲート電極ＣＧとを具備する。 （もっと読む）

【課題】情報の記録の動作を安定して行うことができる記憶素子を提供する。
【解決手段】２つの電極２，５の間に記憶層３が配置され、記憶層３に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層４が設けられ、２つの電極２，５のうち、記憶層３側の電極２の材料が、Ｚｒ，Ｎｂ，Ｍｏ，Ｔａから選ばれた１つ以上の元素を有するアモルファスのタングステン合金、又はアモルファスの窒化タンタルである記憶素子１０を構成する。 （もっと読む）

【課題】高集積化を図ることができる強誘電体メモリを提供すること。
【解決手段】強誘電体材料を主材料として構成された強誘電体層６を有し、強誘電体層６に電圧を印加することにより、強誘電体層６内の分極状態を変化させ、データを記録する強誘電体メモリ１であって、強誘電体層６は、電圧の印加を受ける領域にて、連続的あるいは段階的に膜厚が異なり、強誘電体層６に印加する電圧の電圧値を、強誘電体層６の膜厚範囲に対応した連続的あるいは段階的な電圧値から選択し、連続的な情報、あるいは段階的な多値情報を記録する。 （もっと読む）

【課題】 Ｓｉ単結晶基板上に強誘電体薄膜を形成するに際し、膜内の応力を制御して自発分極値の低下を防ぐことを目的とする。
【解決手段】 Ｓｉ単結晶基板上に形成された強誘電体材料からなるエピタキシャル強誘電体薄膜であり、この強誘電体薄膜の結晶面のうち、前記Ｓｉ単結晶基板表面の結晶面に平行な結晶面をＺ_Ｆ面とし、Ｚ_Ｆ面間の距離をｚ_Ｆとし、強誘電体薄膜構成材料のバルク状態でのＺ_Ｆ面間の距離をｚ_Ｆ０としたとき、０．９８０≦ｚ_Ｆ／ｚ_Ｆ０≦１．０１０であり、前記強誘電体材料が、ペロブスカイト型結晶構造を有する、化学式ＡＢＯ_３（ＡはＣａ、Ｂａ、Ｓｒ、Ｋ、Ｎａ、Ｌｉ、ＬａおよびＣｄから選ばれた１種以上であり、ＢはＴｉ、Ｚｒ、ＴａおよびＮｂから選ばれた１種以上である）で表される化合物又は希土類元素含有チタン酸鉛であり、厚さが２〜１００ｎｍである強誘電体薄膜。 （もっと読む）

【課題】 均一で良質な金属酸化物の薄膜を低温で作製することができる薄膜作製方法を提供する。
【解決手段】 本発明の薄膜作製方法は、基板上に、ＣＶＤ法により金属元素を含有する前駆体膜を作製する前駆体膜作製ステップと、前駆体膜を、容器内において、アルカリ性水溶液に浸漬する浸漬ステップと、容器を密閉する密閉ステップと、密閉された容器内において、水熱処理により前駆体膜を結晶化して、基板上に金属酸化物の薄膜を作製する水熱処理ステップとを含む。 （もっと読む）

【課題】 上部電極／強誘電体積層膜のエッチング方法を提供する。
【解決手段】 上部電極／強誘電体積層膜のエッチング方法は、基板上に第１誘電体材料の第１層を形成する工程と、前記第１誘電体材料の第１層に下部電極を形成する工程と、前記第１誘電体材料の第１層と前記下部電極上にエッチストップ層を堆積させ、そこに開口部を形成する工程と、強誘電体材料層を堆積させる工程と、前記強誘電体材料層上に上部電極材料を堆積させ、前記上部電極／強誘電体材料積層膜を形成し、前記上部電極及び前記強誘電体材料層をスタックエッチングする工程と、前記第２誘電体材料の第２層を堆積させ、前記上部電極及び前記強誘電体材料を封止する工程と、前記第２誘電体材料の第２層をエッチングし、前記上部電極及び前記強誘電体材料の周囲にサイドウォールを形成する工程と、前記第１誘電体材料の第２層を堆積させる工程と、前記第１誘電体材料の第２、第３層を堆積させる工程とを有する。 （もっと読む）

【課題】誘電体膜キャパシタにおいて、下部電極とその下層との密着性が良く、酸化されにくく熱的に安定な電極構造を提供する。
【解決手段】誘電体膜キャパシタ２０は、開口部２２ａを有し、白金を含む材料からなる下部電極２２と、下部電極２２の上方に設けられた、ＡＢＯｘ型ペロブスカイト構造を有する酸化物を含む誘電体膜２４と、誘電体膜２４の上方に設けられた上部電極２６と、を含む。誘電体膜２４の形成領域の面積に対する、下部電極２２の平面面積の割合が５０％以上である。 （もっと読む）

【課題】誘電体膜キャパシタにおいて、下部電極とこの下の層との密着性が良く、酸化されにくく熱的に安定な電極機構を提供する。
【解決手段】誘電体膜キャパシタ２０は、白金を含む材料からなる、膜厚１０〜１００ｎｍの下部電極２２と、下部電極２２の上方に設けられた、ＡＢＯｘ型ペロブスカイト構造を有する酸化物を含む誘電体膜２４と、誘電体膜２４の上方に設けられた上部電極２６と、を含む。 （もっと読む）

【課題】 既存の相補型金属酸化膜半導体（ＣＭＯＳ）技術と両立性のある、高密度高性能のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを提供すること。
【解決手段】 シリコン・オン・インシュレータ（ＳＯＩ）ＣＭＯＳ技術を用いて、ＤＲＡＭメモリセル及び高密度（２０スクエア又は１８スクエア）のレイアウトを製造するためのプロセス・シーケンスが製造される。具体的には、本発明は、既存のＳＯＩ ＣＭＯＳ技術と両立性のある高密度高性能のＳＲＡＭセルの代替物を提供する。種々のゲインセル・レイアウトが、当技術分野において知られている。本発明は、ＳＯＩ ＣＭＯＳを用いて製造される高密度レイアウトを提供することによって、最新技術に改良を加えるものである。大まかに言うと、メモリセルは、それぞれゲート、ソース及びドレインが設けられた第１のトランジスタと、それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１の端子を有するキャパシタとを含み、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが単一のエンティティを構成する。 （もっと読む）

【課題】加熱プロセスを短時間化した熱処理プロセスを用いながらも、結晶の配向性が十分に高度化され、少なくとも80％以上、好ましくは90％以上に制御された強誘電体膜を作製することが可能な工業的に有利な強誘電体膜構造体の製造方法を提供する。
【解決手段】基板上に強誘電体の前駆体のゲル膜を設け、該ゲル膜の乾燥後、マイクロ波により加熱処理する。ゲル膜が、基板上への該前駆体の溶液またはペーストの塗布により得られたものであること、及び塗布法が、スピンコート法またはディップコート法であることが好ましい。 （もっと読む）

【課題】強誘電体記録媒体及びその製造方法を提供する。
【解決手段】基板上に形成されており、少なくとも２個の側面を持つ支持層と、支持層の側面に備わったデータ記録層と、を備えることを特徴とする強誘電体記録媒体とその製造方法。支持層の互いに対向して離隔された両側面にそれぞれ第１及び第２データ記録層が備わっている。そして、支持層は少なくとも３個の側面を持つ多面体柱でありうる。また、支持層は複数個形成されており、四方に同じ間隔を持つ。 （もっと読む）

【課題】常誘電性で、リーク電流が低く、かつ誘電率が高い常誘電体薄膜の形成方法を提供する。
【解決手段】Ｂａ，Ｓｒ，Ｂｉ，Ｓｃ，Ｖ，Ｙ，Ｚｒ，Ｎｂ，Ｈｆ，Ｔａ，Ｓｉ，Ｇｅ，Ｓｎから選ばれる少なくとも１種類の金属Ｍとチタンの各アルコキシド類の混合物を加水分解するか、あるいは前記金属Ｍおよびチタンの複合金属のアルコキシド類を加水分解することによって有機金属化合物を含有する組成物を調製し、この組成物を基板上に塗布し、得られた塗膜を仮焼成して硬化薄膜を形成する工程を１サイクルとして、このサイクルを複数回繰り返し、積層された硬化薄膜を本焼成する。 （もっと読む）

本発明は、一種以上のβ‐ジケチミナート配位子を含む金属含有化合物、およびそれらを生成する方法と使用する方法を提供する。或る実施形態では、金属含有化合物は一種以上のフッ素含有有機を置換基として持つ一種以上のβ‐ジケチミナート配位子を含む。他の或る実施形態では、金属含有化合物は、当該技術分野で周知の或る金属含有化合物のβ‐ジケチミナート配位子における対応する置換基よりも大きな自由度を有するように選択された一種以上の脂肪族基を置換基として持つ、一種以上のβ‐ジケチミナート配位子を含む。化合物は蒸着法を用いて金属含有層を堆積させるために利用できる。化合物を含む蒸着システムも提供される。β‐ジケチミナート配位子の源も提供される。 （もっと読む）

【課題】
隣接するトランジスタ間のゲート間絶縁膜を介した電荷の移動を防止することが可能な半導体記憶装置を提供する。
【解決手段】 p型半導体層20、p型半導体層20上にトンネル絶縁膜12a〜12gを介してマトリックスをなして配置された複数のフローティングゲート電極FG1a〜FG7a、複数のフローティングゲート電極FG1a〜FG7a上にのみ各々配置された複数のゲート間絶縁膜14aa〜14ga、複数のゲート間絶縁膜14aa〜14ga上に各々配置された複数のコントロールゲート電極CG1a〜CG7a、及びマトリックスのカラム方向において複数のゲート間絶縁膜14aa〜14gaを互いに分離するように複数のコントロールゲート電極CG1a〜CG7aの間からp型半導体層20の内部まで埋め込まれた素子分離絶縁層STIを備える。 （もっと読む）

ゲート誘電体を備えるメモリセルを有する不揮発性メモリが記載される。ゲート誘電体は、トランジスタのコントロールゲートとチャネル領域との間の、正に帯電した正孔をトラップする多層電荷トラップ誘電体である。多層電荷トラップ誘電体は、少なくとも１つのＨｉｇｈ−Ｋ（高誘電体定数）層を含む。 （もっと読む）

【課題】強誘電体を用いる薄膜キャパシタの中で、強誘電体層に残留する引張応力によって誘電率が低下するのを防止して、誘電率を高め、電気容量を増加させた薄膜キャパシタ及び半導体装置を提供する。
【解決手段】基板１上に、下部電極２、強誘電体層３、上部電極４を有する薄膜キャパシタ１０において、前記薄膜キャパシタ１０は、前記強誘電体層３に圧縮応力を負荷する前記上部電極４を備え、前記上部電極４の残留する圧縮応力が、１０^３〜６×１０^６ｄｙｎｅ／ｃｍの範囲にある薄膜キャパシタ１０とする。 （もっと読む）

【課題】ＣＭＰ工程での表面平坦性の向上とキャパシタの加工安定性を図る半導体装置およびマスクパターンを提供すること。
【解決手段】半導体基板と、この半導体基板の上方に設けられ、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタであり、前記誘電体膜は、Ａサイト元素としてＰｂ，Ｂａ，Ｓｒの少なくとも一つの元素を含み、Ｂサイト元素としてＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｗ，Ｆｅ，Ｃｏの少なくとも一つの元素を含むＡＢＯ_３の形で構成されるぺロブスカイト型酸化物からなるキャパシタと、を備え、前記キャパシタの上方または膜厚方向から見た側壁部の曲率半径が２５０［ｎｍ］以下であって、その弧の長さが｛２５０［ｎｍ］×π／６［ｒａｄ］｝以上である。 （もっと読む）

【課題】キャパシタ下部電極の直下のコンタクトプラグの歩留まりが向上し、それ以外のコンタクトプラグの設計が容易になる半導体装置とその製造方法を提供すること。
【解決手段】第１の絶縁膜８の第１のホール内８ａに形成された第１の導電性プラグ１０ａと、第１の絶縁膜８上に形成された酸化防止絶縁膜１１ａ及び下地絶縁膜１１ｂと、第１の絶縁膜８、酸化防止絶縁膜１１ａ、及び前記下地絶縁膜１１ｂに形成された第２のホール８ｂと、第２のホール８ｂ内に形成された第２の導電性プラグ１２ａと、第２の導電性プラグ１２ａに接続されたキャパシタQ₁と、キャパシタQ₁上に形成された第２の絶縁膜１８と、第１の導電性プラグ１０ａ上に形成された第３のホール１９ａと、第３のホール１９ａ内に形成された第３の導電性プラグ２１ａとを有する半導体装置による。 （もっと読む）

【課題】 強誘電体膜厚が薄く、長期のデータ保持特性を有する強誘電体メモリー装置に用いられる半導体装置、その製造方法、その製造装置、強誘電体膜及び強誘電体膜の製造方法を提供すること。
【解決手段】 強誘電体膜５７は、膜材料として、Ｓｒ、Ｔａ、及びＮｂを主成分とする強誘電体材料が用いられ、１０日以上のデータ保持時間を有する。強誘電体膜を製造する方法は、強誘電体膜５７を形成する膜形成工程と、前記強誘電体膜５７を酸素ラジカル５８によって酸化する酸素導入工程とを有する。 （もっと読む）

【課題】 ゲート容量可変の電界効果トランジスタを用いた不揮発性メモリの消費電力と読み出しエラーとを低減する。
【解決手段】 シリコン基板１０１上にソース領域１０４とドレイン領域１０５を形成すると共にソース領域１０４とドレイン領域１０５とに挟まれた領域上に順次、絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂ、ゲート電極１０３を積層して、電界効果トランジスタ１とする。ＰＣＭＯ膜１０２ｂに印加する書き込み電圧の電圧値を変えることによってデータを書き込み、ＰＣＭＯ膜１０２ｂに読み出し電圧を印加し、ドレイン電流を検出することによってデータを読み出す。
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