サイド・ゲート及びトップ・ゲート読み出しトランジスタを有するデュアル・ポート型ゲインセル
【課題】 既存の相補型金属酸化膜半導体（ＣＭＯＳ）技術と両立性のある、高密度高性能のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを提供すること。
【解決手段】 シリコン・オン・インシュレータ（ＳＯＩ）ＣＭＯＳ技術を用いて、ＤＲＡＭメモリセル及び高密度（２０スクエア又は１８スクエア）のレイアウトを製造するためのプロセス・シーケンスが製造される。具体的には、本発明は、既存のＳＯＩ ＣＭＯＳ技術と両立性のある高密度高性能のＳＲＡＭセルの代替物を提供する。種々のゲインセル・レイアウトが、当技術分野において知られている。本発明は、ＳＯＩ ＣＭＯＳを用いて製造される高密度レイアウトを提供することによって、最新技術に改良を加えるものである。大まかに言うと、メモリセルは、それぞれゲート、ソース及びドレインが設けられた第１のトランジスタと、それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１の端子を有するキャパシタとを含み、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが単一のエンティティを構成する。
【解決手段】 シリコン・オン・インシュレータ（ＳＯＩ）ＣＭＯＳ技術を用いて、ＤＲＡＭメモリセル及び高密度（２０スクエア又は１８スクエア）のレイアウトを製造するためのプロセス・シーケンスが製造される。具体的には、本発明は、既存のＳＯＩ ＣＭＯＳ技術と両立性のある高密度高性能のＳＲＡＭセルの代替物を提供する。種々のゲインセル・レイアウトが、当技術分野において知られている。本発明は、ＳＯＩ ＣＭＯＳを用いて製造される高密度レイアウトを提供することによって、最新技術に改良を加えるものである。大まかに言うと、メモリセルは、それぞれゲート、ソース及びドレインが設けられた第１のトランジスタと、それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１の端子を有するキャパシタとを含み、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが単一のエンティティを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリセル及びこれを製造する方法に関する。より具体的には、本発明は、既存の相補型金属酸化膜半導体（ＣＭＯＳ）技術と両立性のある、高密度高性能のダイナミック・ランダム・アクセス・メモリ（dynamic random access memory、ＤＲＡＭ）セルに関する。
【背景技術】
【０００２】
マイクロプロセッサ性能の現在の進歩は、ＤＲＡＭの性能を凌いでいた。こうした速度の相違のため、最新アプリケーションのメモリ帯域幅の要件を満たすために、マイクロプロセッサ・チップ上にさらに大容量のキャッシュ・メモリを提供することが、一層重要になっている。プロセスの統合が比較的容易であるため、従来、スタティック・ランダム・アクセス・メモリ（static random access memory、ＳＲＡＭ）が、プロセッサ・チップ上でキャッシュ・メモリのために用いられてきた。しかしながら、より大容量のオンチップ・メモリに対する必要性のため、ＳＲＡＭセルのサイズが、ＳＲＡＭセルの使用をあまり魅力のないものにした。ＳＲＡＭメモリがますます大きい割合のチップ領域を占めるので、ＳＲＡＭメモリが、チップのサイズ、チップごとの歩留まり及びコストの主要な決定要因になっている。したがって、高密度及び低コストであるため、オンチップ・キャッシュ・メモリのためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を用いることへの関心が高まっている。しかしながら、高性能で低閾値電圧（Ｖｔ）の論理デバイス、及び、低い漏れのＤＲＡＭアレイ・デバイスの競合する必要性のために、ＤＲＡＭとＣＭＯＳ論理の統合には、プロセスの複雑さの増大が伴う。これに加えて、ＤＲＡＭセルは、大容量のストレージ・キャパシタを必要とし、これは、標準的なＣＭＯＳ論理プロセスによっては提供されない。さらに、特定のアプリケーションについて、ＣＭＯＳ論理プロセスにおいてこれらの大容量のＤＲＡＭストレージ・キャパシタを提供するコストは、法外に高いものになる可能性がある。最小のフィーチャ（feature）・サイズが世代から世代へと縮小されるに従って、ＤＲＡＭセルのために高いストレージ容量を達成することが、ますます困難かつ高価になっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記を鑑みて、半導体業界において、高性能論理と統合されたＳＲＡＭキャッシュのための、高密度で費用対効果の高い代替物を提供する必要性がある。
【課題を解決するための手段】
【０００４】
本発明は、ＤＲＡＭメモリセルと、半導体オン・インシュレータ（ＳＯＩ）ＣＭＯＳ技術を用いて製造される高密度（２０スクエア又は１８スクエア）のレイアウトを製造するためのプロセス・シーケンスとを提供する。具体的には、本発明は、既存のＳＯＩ ＣＭＯＳ技術と両立性のある、高密度高性能のＤＲＡＭセルの代替物を提供する。種々のゲインセル・レイアウトが、当技術分野において知られている。本発明は、ＳＯＩ ＣＭＯＳを用いて製造される高密度レイアウトを提供することによって、最新技術に改良を加えるものである。
【０００５】
大まかに言うと、本発明は、それぞれゲート、ソース及びドレインを有する第１のトランジスタと、それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１の端子を有するキャパシタとを含むメモリセルを提供するものであり、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【０００６】
本発明の第１の実施形態において、高密度（２０スクエア）のシングル・ポート型メモリセル・レイアウトが提供される。本発明の第２の実施形態においては、高密度（１８スクエア）のデュアル・ポート型メモリセル・レイアウトが提供される。
【０００７】
全てのゲインセルと同様に、ストレージ・キャパシタ要件が、従来のＤＲＡＭセルと比べて大きく緩和される。本発明の第１の実施形態においては、読み出し金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、上面にある読み出しワード線ゲートと、ストレージ・キャパシタのノードであるサイド・ゲートとを有する、二重ゲート型のものである、シングル・ポート型セル・レイアウトが提供される。ストレージ・キャパシタによるサイド・ゲーティングが、読み出しＭＯＳＦＥＴの閾値電圧（Ｖｔ）を調整する。
【０００８】
「１」が格納されるとき、読み出しトランジスタのＶｔは低い。「０」が格納されるとき、読み出しトランジスタのＶｔは高い。読み出しワード線（ＲＷＬ）の電圧が上げられたとき、読み出しＭＯＳＦＥＴの抵抗によって、「１」が「０」と区別される。したがって、セルとビット線の間の電荷の移動を必要としないので、低電圧の感知が可能である。第１の実施形態の本発明のセルは、３つのアドレス線、すなわち書き込みワード線（ＷＷＬ）、読み出しワード線（ＲＷＬ）及びビット線（ＢＬ）を用いる。第１の実施形態の本発明の構造体は、読み出し操作及び書き込み操作の両方についてビット線を共有することを可能にする。このことは、４つのアドレス線、すなわちＷＷＬ、ＲＷＬ、書き込みビット線（ＷＢＬ）及び読み出しビット線（ＲＢＬ）を必要とする従来のゲインセルを上回る進歩を示す。
【０００９】
具体的に、かつ、大まかに言うと、本発明の第１の実施形態のメモリセルは、それぞれメモリ・アレイの書き込みワード線、第１ノード及びメモリ・アレイのビット線に結合された、ゲート、ソース及びドレインを有する第１のトランジスタと、それぞれ読み出しワード線、第１ノード、電圧源及びビット線に結合された、第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１のノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタとを含み、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００１０】
本発明の第２の実施形態において、読み出しＭＯＳＦＥＴもまた、上面の読み出しワード線ゲートと、ストレージ・キャパシタの実際のノード導体であり、かつ、該読み出しＭＯＳＦＥＴに直接結合されているサイド・ゲートとを有する、二重ゲート型のものであるセル・レイアウトが提供される。この実施形態におけるストレージ・キャパシタによるサイド・ゲーティングもまた、読み出しＭＯＳＦＥＴの閾値電圧（Ｖｔ）を調整する。
【００１１】
「１」が格納されるとき、読み出しトランジスタのＶｔは低い。「０」が格納されるとき、読み出しトランジスタのＶｔは高い。読み出しワード線（ＲＷＬ）の電圧が上げられたとき、読み出しＭＯＳＦＥＴの抵抗によって、「１」が「０」と区別される。したがって、セルとビット線の間の電荷の移動を必要としないので、低電圧の感知が可能である。第２の実施形態における本発明のセルは、デュアル・ポート型設計であり、セルからデータを同時に書き込み、読み出しすることが可能である。本発明の第２の実施形態のセルが、シングル・ポート型ゲインセルのみを用いる本発明の第１の実施形態において説明されたセルと区別されることが認められる。
【００１２】
具体的には、大まかに言うと、本発明の第２の実施形態のメモリセルは、それぞれメモリ・アレイの書き込みワード線、第１ノード及びメモリ・アレイの書き込みビット線に結合された、ゲート、ソース及びドレインを有する第１のトランジスタと、それぞれ読み出しワード線、第１ノード、電圧源及び読み出しビット線に結合された、第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１ノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタとを含み、ここで、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００１３】
本発明によると、上記の実施形態のいずれかにおいて、第２のトランジスタは、第１の表面と第２の表面とを含み、ここで、第２のトランジスタの第１の表面は、水平方向に配向され、第２のトランジスタの第２の表面は、垂直方向に配向される。さらに、本発明によると、第１の表面は、第２の表面の近位端に隣接する近位端を含み、第１の表面の遠位端は、第２の表面の遠位端に隣接している。本発明のメモリセルの第２のトランジスタは、近位端又は遠位端の一方の上に配置されたソースと、近位端又は遠位端の他方の上に配置されたドレインとをさらに含む。
【００１４】
さらに本発明によると、第２のトランジスタの第１のゲートが、第１の表面上に配置され、第２のトランジスタの第２のゲートが、第２の表面上に配置される。本発明のメモリセルにおいて、単一のエンティティが、ＳＯＩ基板内に配置されたストレージ・ノード・キャパシタのキャパシタ電極であることが留意される。
【００１５】
本発明はまた、半導体オン・インシュレータ基板内に配置されたストレージ・キャパシタの表面の上に配置された読み出しワード線ゲートと、ストレージ・キャパシタのノード導体を含み、半導体オン・インシュレータ基板内に配置されたサイド・ゲートとを含む、ＤＲＡＭセルの読み出し要素として用いるための二重ゲート型トランジスタにも向けられる。
【００１６】
本発明はまた、第１の実施形態及び第２の実施形態の上述の半導体構造体の各々を製造する方法、並びに、二重ゲート型読み出しワード線トランジスタを製造する方法にも関する。
【００１７】
大まかに言うと、本発明の方法は、半導体オン・インシュレータ基板であって、該半導体オン・インシュレータ基板のＳＯＩ層及び埋込み絶縁層を通って延びる少なくとも１つのビア・コンタクトと、ノード導体を含む少なくとも１つのストレージ・キャパシタとを含む半導体オン・インシュレータ基板を準備するステップと、ノード導体の別の部分を露出したままにしながら、ノード導体の一部の上に酸化物キャップを準備するステップと、ノード導体の露出された部分に凹ませ、その凹部内に導電性ストラップを形成するステップと、酸化物キャップを除去し、ノード導体及び導電性ストラップの一部の上に上部トレンチ酸化物を形成するステップと、上部トレンチ酸化物の上に読み出しワード線を形成し、ＳＯＩ層の露出された表面の上に書き込みワード線を形成するステップとを含み、ここで、読み出しワード線は、サイド・ゲートと、トップ・ゲートとを含む。
【発明を実施するための最良の形態】
【００１８】
ここで、本発明が、本出願に添付する以下の図面に関連して以下の説明を参照することによって、より詳細に説明される。本出願の図面は、例示目的で与えられるものであり、よって、縮尺に合わせて描かれていないことが分かる。
【００１９】
まず、本発明の第１の実施形態による、二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルの概略的な表示を示す図１を参照する。示されるゲインセルにおいては、２つのゲートを有するトランジスタＴ２が用いられることが強調される。具体的には、Ｔ２は、キャパシタ（ＳＴＧ ＣＡＰ）のストレージ・ノードに接続されたサイド・ゲートと、読み出しワード線（ＲＷＬ）に接続されたトップ・ゲートとを含む。Ｔ２に加えて、セルの書き込みトランジスタであるＴ１も示されている。Ｔ１は、従来のプレーナ型ＭＯＳＦＥＴであることが認められる。図面において、ＢＬは、Ｔ１及びＴ２の両方に関連する共通のビット線を指し、ＷＷＬは、Ｔ１のゲートに関連する書き込みワード線を指す。
【００２０】
図１に示されるセルにおいて、書き込みワード線（ＷＷＬ）の電圧を上げ、ビット線（ＢＬ）とストレージ・キャパシタとの間の電荷を移動させることによって、「１」又は「０」が、ストレージ・キャパシタすなわちＳＴＧ ＣＡＰに書き込まれる。ストレージ・キャパシタのノードは、読み出しＭＯＳＦＥＴすなわちＴ２の２つのゲートのうちの１つとして機能する。上述のように、読み出しトランジスタＴ２は、２つのゲート、すなわち読み出しワード線に接続されるトップ・ゲート及びストレージ・ノードに接続されるサイド・ゲートからなる。この実施形態において、Ｔ２の側壁をゲーティングするノードは、ストレージ・キャパシタと統合され、単独で新規かつコンパクトな構造体を形成する。このことにより、高密度のセル・レイアウトを形成することが可能になる。
【００２１】
読み出し電流は、Ｔ２を介してビット線から接地まで感知されるので、図１に示されるセルは、単一のビット線（ＢＬ）のみを必要とする。従来技術のゲインセルは、２つのビット線（読み出しビット線及び書き込みビット線）を必要とするので、図１に示される本発明のセルに比べてレイアウトにおいて不利な点がある。
【００２２】
具体的には、図１は、ノードＮ１及びＮ２を有する単一のビット線（ＢＬ）を含む。Ｎ１は、Ｔ２をＢＬに結合させるノードであり、Ｎ２は、Ｔ１をＢＬに結合させるノードである。ＢＬに対して垂直に通る書き込みワード線（ＷＷＬ）及び読み出しワード線（ＲＷＬ）も、図１に示されている。示されるように、Ｔ１は、Ｎ４を介してＷＷＬに結合され、Ｔ２は、Ｎ３を介してＲＷＬに結合されている。Ｎ５は、Ｔ２をＴ１に結合させる際に用いられる。図１において、Ｔ１は、ＳＯＩ基板の表面上のストレージ・キャパシタ（ＳＴＧ ＣＡＰ）に隣接して配置され、Ｔ２は、Ｎ５を介してＳＴＧ ＣＡＰに接続されるサイド・ゲートを有することが、さらに認められる。
【００２３】
図２は、本発明の第１の実施形態による、メモリセルの一部のレイアウトのトップダウン図を示す（明確にするために、ビット線導体が省略されたことが留意される）。図２において、８つのセル、すなわちＭ１・・・Ｍ８が示されている。このレイアウトにおいては、ＳＯＩ基板の後部埋込み絶縁層を通って形成されたビア・コンタクト（ＶＣ）によって、接地コンタクトが、ＳＯＩ層と基板との間に設けられる。各々のＶＣは、４つのセルによって共有され、読み出し電流のための接地への経路を提供する。レイアウト上に垂直に通るビット線（図示せず）と活性領域（ＲＸ）との間のコンタクトが、Ｘで示される。読み出しワード線（ＲＷＬ）及び書き込みワード線（ＷＷＬ）は、レイアウト上に水平方向に通っている。ＲＷＬがトップ・ゲート面の上に通っている、読み出しＭＯＳＦＥＴのサイド・ゲート（一連の垂直方向の点で示される）に留意されたい。
【００２４】
図２に示される要素は、本明細書において下記により詳細に説明される。図面において、切取部Ａ−Ａ、Ｂ−Ｂ及びＣ−Ｃが示される。切取部Ａ−Ａは、ビット線の一つと平行な方向に沿った、第１の実施形態の半導体構造体を示している。切取部Ｂ−Ｂは、読み出しワード線の一つと平行な方向に沿った、本発明の第１の実施形態の半導体構造体を示している。切取部Ｃ−Ｃは、ワード線に対して垂直な方向の、ビア・コンタクト（ＶＣ）を通る本発明の第１の実施形態の半導体構造体を示している。
【００２５】
本発明の第１の実施形態内の各メモリセルは、それぞれメモリ・アレイの書き込みワード線（ＷＷＬ）、第１のノード及びメモリ・アレイのビット線（ＢＬ）に結合された、ゲート、ソース及びドレインが設けられた第１のトランジスタＴ１と、それぞれ読み出しワード線（ＲＷＬ）、第１のノード、電圧源及びビット線（ＢＬ）に結合された、第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタＴ２と、第１のノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタ（ＳＴＧ ＣＡＰ）とを含み、ここで、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００２６】
ここで、図２に示されるレイアウトを製造するためのプロセス・フローが、図３−図１９を参照してより詳細に説明される。具体的には、図２に示されるレイアウトは、まず、図３及び図４に示される構造体を準備することによって用意され、図４は、図３に示されるＣ−Ｃを通る断面図であり、ビア・コンタクト及び周囲のドープされたＳＯＩ領域１４を示す。具体的には、図３及び図４は、埋込み絶縁層１２を通ってＳＯＩ層１４を基板層１０に結合させるビア・コンタクト１６を有するＳＯＩ基板のＳＯＩ層１４を示す。この構造体はまた、ＳＯＩ層内に第１導電型の注入領域を形成する際に用いられるブロックマスク１８も含む。
【００２７】
図３及び図４に示される構造体は、まず、ＳＯＩ（半導体オン・インシュレータ）基板を準備することによって形成される。上部及び下部半導体層は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ等を含む、いずれかの半導体材料を含むことができる。ＳＯＩ基板の上部及び下部半導体層は、Ｓｉからなることが好ましい。埋込み絶縁層１２は、結晶酸化物又は非結晶酸化物、或いは結晶窒化物若しくは非結晶窒化物を含むことができ、結晶酸化物が非常に好ましい。
【００２８】
下部基板層１０、埋込み絶縁層１２及びＳＯＩ層１４を含むＳＯＩ基板は、当業者には周知の通常の技術を用いて形成される。例えば、ＳＯＩ基板は、少なくともウェハ接合プロセスを含む層転写プロセスを用いて形成することができる。代替的に、ＳＯＩ基板は、まず、酸素イオンがＳｉ基板に注入され、その後、アニール・ステップを用いて、注入された酸素イオンを埋込み酸化物領域内に析出させるＳＩＭＯＸ（separation by implantation of oxygen）と呼ばれるプロセスによって形成することができる。
【００２９】
ＳＯＩ基板を形成するのに用いることができる技術にかかわらず、ＳＯＩ層１４は、典型的には、約２０ｎｍから約２００ｎｍまでの厚さを有し、約４０ｎｍから約１２０ｎｍまでの厚さが、より典型的である。ＳＯＩ層１４の厚さは、これを形成するのに用いられる技術から直接得ることができ、或いは代替的に、例えば、化学機械研磨、研削、又は酸化及びエッチングのような薄膜化プロセスを用いて、上述の範囲内の厚さを有するＳＯＩ層１４を提供することもできる。埋込み絶縁層１２は、典型的には、約２０ｎｍから約４００ｎｍまでの厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さが、さらにより典型的である。基板層１０の厚さは、本発明のプロセスには重要ではない。
【００３０】
ＳＯＩ基板を準備した後に、当業者には周知の技術を用いて、ＳＯＩ層１４の上面に、酸化物又は窒化物のようなハードマスク（図示せず）が形成される。例えば、これらに限定されるものではないが、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、蒸着、化学溶液堆積、スパッタリング、又は原子層堆積を含む、通常の堆積プロセスによって、ハードマスクを形成することができる。代替的に、通常の酸化プロセス又は窒化プロセスによって、ハードマスクを形成することもできる。
【００３１】
次に、フォトレジスト（図示せず）がハードマスクの上面に適用され、次いで、通常のフォトリソグラフィを用いて、フォトレジストがパターン形成される。フォトリソグラフィ・プロセスは、フォトレジストを放射のパターン（この場合は、ビア・パターン）に露光させるステップと、通常のレジスト現像液を用いて露光されたレジストを現像するステップとを含む。フォトレジスト内のパターンは、まず、エッチング・プロセスを用いてハードマスク内に転写され、その後、通常の剥離プロセスを用いて、パターン形成されたフォトレジストが剥離される。ビア・パターンをハードマスク内に転写するのに用いられるエッチング・プロセスには、例えば、反応性イオン・エッチング、イオン・ビーム・エッチング、又はプラズマ・エッチングのようなドライ・エッチング・プロセスが含まれる。次に、ビア・コンタクト１６が、ＳＯＩ層１４及び下にある埋込み絶縁層１２の露光された部分を通ってエッチングすることによって形成され、基板層１０の表面の上で停止する。本発明のこのステップに用いられるエッチング・プロセスは、上述のドライ・エッチング・プロセス、及び、化学ウェット・エッチング・プロセスのうちの一方を含むことができる。本発明においては、ドライ・エッチング、ウェット・エッチング、又はこれらの２つのタイプのエッチング・プロセスの混合を組み合わせたものも考慮される。
【００３２】
ビアの形成に続いて、次に、当技術分野において周知の、ＣＶＤ又はＰＥＣＶＤのような技術を用いて、随意的に、ビアが、導電性バリア（図示せず）でライニングされる。ビアをライニングために用い得る幾つかの導電性バリアの説明に役立つ実例は、これらに限定されるものではないが、窒化チタン、窒化タンタル、窒化タンタル・シリコン、又はビアから基板内への導電性材料の外方拡散が生じるのを防止することができる他の同様の材料を含む。ビアから単結晶基板内への結晶欠陥の伝搬を阻止するために、導電性バリアが用いられる。
【００３３】
次に、随意的な拡散バリアの有無にかかわらず、ビアが、第１導電型を有するポリシリコン、すなわちｎドープされたポリＳｉ又はｐドープされたポリＳｉで充填される。ビアを充填するために、ｎドープされたポリシリコンを用いることが好ましい。ドープされたポリシリコンでのビアの充填は、その場（in-situ）ドーピング堆積プロセスを含むことができ、或いは、堆積後にイオン注入を用いることもできる。充填ステップ後、ドープされたポリシリコンは、化学機械研磨（ＣＭＰ）のような通常の平坦化プロセスによって平坦化され、反応性イオン・エッチングのような時限式エッチング・プロセスによって凹まされ、ドープされたポリシリコンの上面が、ＳＯＩ層１４の上面と実質的に同一平面になる。ドープされたポリシリコンに加えて、本発明は、ドープされたポリシリコンの代わりに又はこれと共に、導電性金属、導電性金属合金、導電性金属シリサイド、又は導電性金属窒化物の使用も考慮する。
【００３４】
ＳＯＩ基板内にビア・コンタクト１６を形成した後、図３にも示されるように、フォトレジスト層が適用され、ブロックマスク１８によってパターン形成される。次に、好ましくはｎ型ドーパントである第１導電性ドーパントが、ブロックマスク１８を含まないＳＯＩ層１４の領域内に注入される。この注入ステップは、通常のイオン注入処理を用いて行われる。図５に示される注入領域１９は、ビア・コンタクト１６を囲み、ビア・コンタクト１６への連続性のために、ＷＷＬの下方にブリッジを形成する。
【００３５】
次に、図５、図６及び図７に示される構造体が形成される。図５は構造体のトップダウン図を示し、図６は切取部Ａ−Ａを通る断面図であり、図７は切取部Ｃ−Ｃを通る断面図である。これらの異なる図に示される構造体は、まず、ビア・コンタクト１６を含むＳＯＩ基板の上にパッド・スタック２０を設けることによって形成される。パッド・スタック２０は、下部酸化物層と、上部窒化物層とを含む。下部酸化物層は、典型的には、ＳｉＯ２であり、パッド・スタック２０の上部窒化物層は、典型的には、Ｓｉ３Ｎ４である。
【００３６】
パッド・スタック２０の下部酸化物層は、典型的には、上部窒化物層と比べて薄い層であり、その厚さは、典型的には、約１ｎｍから約１０ｎｍまでであり、約３ｎｍから約７ｎｍまで厚さが、さらにより典型的である。パッド・スタック２０の下部酸化物層は、例えば、ＣＶＤ又はＰＥＣＶＤのような堆積プロセスによって形成することができる。代替的に、パッド・スタック２０の下部酸化物層は、熱酸化プロセスによって形成することができる。一般的に下部酸化物層より厚い上部窒化物層は、典型的には、約５０ｎｍから約５００ｎｍまでの厚さを有し、約１００ｎｍから約３００ｎｍまで厚さが、さらにより典型的である。パッド・スタック２０の上部窒化物層は、例えば、ＣＶＤ又はＰＥＣＶＤのような通常の堆積プロセスによって形成することができる。ストレージ・トレンチ及び分離領域の描写のために、本発明において、後にパッド・スタック２０が用いられることが分かる。随意的に、パッド窒化物層の上に、堆積された酸化シリコンの付加的なパッド層を形成することができる。随意的なシリコン酸化物パッド層は、ストレージ・トレンチのエッチング中に、パッド窒化物を保護するように機能する。
【００３７】
次に、例えば、ＳＯＩ層１４、埋込み絶縁１２及び基板層１０の一部を通って、所望の深さまでエッチングすることを含む、標準的な周知のプロセスを用いて、ストレージ・トレンチ２２が形成される。ストレージ・トレンチ２２の各々の所望の深さは、例えば、ＳＯＩ層及び埋込み絶縁層の深さ、並びに、ゲインセルの適度のストレージ容量要件などの多数の要因によって決定される。本発明のこの時点で形成されるストレージ・トレンチ２２についての典型的な深さは、約０．５０μｍから約８．０μｍまでであり、約１．０μｍから約３．０μｍまでの深さが、さらにより典型的である。ストレージ・トレンチ２２の深さは、従来のトレンチのストレージＤＲＡＭにおいて通常用いられるものよりずっと浅いことが留意される。
【００３８】
次に、当技術分野において周知の技術を用いて、ストレージ・トレンチ２２の内面に、例えばストレージ誘電体のような第１の誘電体２４が形成される。例えば、第１の誘電体２４は、ＣＶＤ、ＰＥＣＶＤ、又は別の同様な堆積プロセスによって形成することができる。代替的に、第１の誘電体２４は、熱成長によって形成することができる。第１の誘電体２４は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、或いはいずれかの別の金属酸化物又は混合された金属酸化物のような酸化物とすることができる。第１の誘電体２４として用いることができる混合された金属酸化物の例には、ペロブスカイト型酸化物が含まれる。上述の誘電体材料の多層構造を第１の誘電体２４として用いることもできる。好ましい実施形態において、第１の誘電体２４は、ＳｉＯ２である。
【００３９】
第１の誘電体２４の厚さは、第１の誘電体２４を形成するのに用いられるプロセス、第１の誘電体２４の材料及び層の数に応じて変化し得る。典型的には、第１の誘電体２４は、約０．５ｎｍから約３ｎｍまでの厚さを有し、約１ｎｍから約２ｎｍまでの厚さが、さらにより典型的である。第１の誘電体２４は、ストレージ・ノード誘電体として用いられる。第１の誘電体２４はまた、サイド・ゲート型ＭＯＳＦＥＴすなわちＴ２の側壁の誘電体として機能することもできる。第１の誘電体２４はまた、窒化シリコンのような他の絶縁体、又は上述の絶縁体の層を含むこともできる。
【００４０】
次に、第１の誘電体２４を含むストレージ・トレンチ２２は、典型的には、ドープされたポリシリコンであるノード導体２６で充填される。本発明において、金属導体及びシリサイドのような他のタイプのノード導体を、ポリシリコンの代わりに、又はポリシリコンと共に用いることもできる。例えば、ＣＶＤ又はＰＥＣＶＤのような通常の堆積プロセスを用いて、ノード導体２６がストレージ・トレンチ内に形成される。ドープされたポリシリコンが用いられるときには、その場ドーピング堆積プロセスを用いることができる。代替的に、ドープされたポリシリコンがノード導体２６として用いられるときには、堆積及びイオン注入によって、ドープされたポリシリコンを形成することができる。
【００４１】
堆積ステップに続いて、ノード導体２６は、従来の手段によって平坦化され、ＳＯＩ層１４の上面とほぼ同じ深さまで凹ませられる。
【００４２】
当技術分野において周知の技術を用いて、酸化物キャップ２８が、ストレージ・ノード導体２６の上に形成される。典型的には、ＴＥＯＳ（テトラエチルオルトシリケート）又は高密度プラズマ（ＨＰＤ）酸化物が、パッド・スタック２０の上部窒化物層の上に堆積され、平坦化される。
【００４３】
ここで、図５、図６及び図７に示される構造体内に、分離領域３０が形成される。この分離領域３０は、ＭＯＳＦＥＴが後に形成される活性領域のアイランドを残す。分離領域３０は、当技術分野において周知の技術を用いて形成される。具体的には、分離領域３０は、パッド・スタック２０の上にフォトレジストを適用し、フォトレジストをトレンチ・パターンに露光させ、フォトレジスト内のトレンチ・パターンを現像し、パッド・スタック２０の露光部分をエッチングし、ＳＯＩ層１４の一部を露光させ、ＳＯＩ層１４の露光部分を通ってエッチングし、埋込み絶縁層１２で停止させることによって形成される。典型的には、フォトレジストは、トレンチ・パターンがパッド・スタック２０内に転写された後に除去される。ＳＯＩ基板内にトレンチ・パターンを与える際に、例えば、ドライ・エッチング、化学ウェット・エッチング、又はこれらのいずれかの組み合わせを含む種々のエッチング・プロセスを用いることができる。随意的に、トレンチは、ＳｉＯ２又はＳｉ３Ｎ４のようなトレンチ・ライナ、或いはこうした誘電体の多層でライニングすることができる。次に、トレンチ・ライナの有無にかかわらず、トレンチは、酸化物のようなトレンチ誘電体で充填される。典型的には、トレンチ誘電体は、ＴＥＯＳ又はＨＰＤ酸化物である。トレンチをトレンチ誘電体で充填した後、ＣＭＰのような随意的な平坦化プロセスを用いて、分離領域３０の各々の上面がパッド・スタック２０の上部窒化物層と実質的に同一平面にある構造体を提供することができる。トレンチ分離領域３０を含む構造体が、図８、図９、図１０及び図１１に示される。
【００４４】
トレンチ分離領域３０を形成した後、ストレージ・ノード導体２６を書き込みＭＯＳＦＥＴ Ｔ１を（後に形成される）に接続する働きをする導電性ストラップ３４が形成される。具体的には、導電性ストラップ３４は、まず、これに隣接して、書き込みＭＯＳＦＥＴ Ｔ１が、ストラップ・マスク３６を用いて形成される領域におけるストレージ・トレンチ２２の酸化物キャップ２８内に窓を形成し、エッチングを行うことによって形成される。エッチングは、典型的には、ＲＩＥのようなドライ・エッチング・プロセスによって行われる。このエッチング・ステップは、下にあるノード導体２６の一部を露出させる。ここで、ほぼＳＯＩ層１４の後部界面の深さまでエッチングすることによって、酸化物キャップ２８内の窓によって露出されたノード導体２６の一部が凹まされる。ストレージ・トレンチ２２内の第１の誘電体２４の露出された部分は、第１の誘電体２４を除去するために選択的なエッチング・プロセスを用いて除去される。このエッチング・ステップは、ＳＯＩ基板の側壁、特にＳＯＩ層１４からなる側壁を露出させる。通常の堆積プロセスを用いて、典型的にはポリＳｉ又は別の導電性材料を含む導電性プラグが、凹んだ領域内に形成される。導電性プラグの堆積に続いて、典型的には、導電性プラグがパッド・スタック２０の上部窒化物層の上面と実質的に同一平面である上面を有する構造体を提供する、平坦化プロセスが行われる。次に、ほぼＳＯＩ層１４の上面までエッチングすることによって、平坦化された導電性プラグが凹ませられる。この導電性プラグが、ストレージ・ノード導体２６と書き込みＭＯＳＦＥＴ Ｔ１との間に導電性ストラップ３４を形成する。導電性ストラップ３４を含む構造体は、図８、図９、図１０及び図１１にも示される。これらの図面は、上述のステップに従って、２つの平面図（一方は分離領域後の図８、他方はストラップ形成後の図９）、Ａ−Ａを通る切取図（図１０）及びＣ−Ｃを通る切取図（図１１）を含む。
【００４５】
１つの実施形態（図示せず）において、次に、当業者には周知の処理技術を用いて、ストレージ・トレンチ２２の上部の凹部が、酸化物で再充填され、平坦化され、凹まされる。これらの処理ステップは、ストレージ・トレンチ２２の各々の中に上部トレンチ酸化物３８を形成する。上部トレンチ酸化物３８は、典型的には、通常の堆積プロセスを用いて形成され、上部トレンチ酸化物３８は、典型的には、約２０ｎｍから約５０ｎｍまでの厚さを有する。上部トレンチ酸化物３８が、ノード導体と読み出しトランジスタＴ２の上にあるワード線導体との間に分離を与えることに留意されたい。
【００４６】
随意的に、酸化物プラグの残りの部分を完全に除去することができ、通常の堆積プロセスによって、ストレージ・ノード導体２６の上に薄い窒化物層（約２０ｎｍ又はそれより薄い厚さを有する）を形成することができる。本発明において好ましい随意的なステップが、図１２に示されており、そこで、薄い窒化物層を示すために参照符号４０が用いられている。上部トレンチ酸化物（ＴＴＯ）３８とストレージ・ノード導体２６の上部の間の薄い窒化物層４０を設ける目的は、続の処理後に絶縁体がストレージ・ノード導体２６の上に残ることを保証するためである。随意的な窒化物層４０がない場合には、後の処理ステップによってＴＴＯ３８が大きく侵食される可能性がある。したがって、随意的な窒化物層４０は、ストレージ・ノード導体２６と、後に形成される上にあるパッシング・ワード線との間に短絡がないことを保証する。随意的な窒化物層４０は、平坦化プロセスによって、分離領域３０の上部から除去される。
【００４７】
標準的な方法で、パッド・スタック２０の上部窒化物層が除去され、当技術分野において周知の多くの通常の洗浄技術の１つを用いて、ＳＯＩ層１４の上面が洗浄される。この洗浄プロセス中、典型的には、パッド・スタック２０の下部酸化物層が除去される。次に、酸化のような通常の熱成長プロセスを用いて、ＳＯＩ層１４の洗浄された表面上に、トランスファゲート酸化物が形成される。トランスファゲート酸化物は、典型的には、ＳｉＯ２である。トランスファゲート酸化物の厚さは変化し得るが、典型的には、トランスファゲート酸化物は、約１．５ｎｍから約７ｎｍまでの厚さを有し、約２ｎｍから約５ｎｍまでの厚さが、さらにより典型的である。トランスファゲート酸化物を含む構造体が、図１３に示され、そこでは、トランスファゲート酸化物を示すために、参照符号４２が用いられる。トランスファゲート酸化物４２が、書き込みワード線Ｔ１のゲート誘電体として機能することが留意される。
【００４８】
次に、ＣＶＤ又はＰＥＣＶＤのような通常の堆積プロセスを用いて、トランスファゲート酸化物４２及び上部トレンチ酸化物３８の表面の上に、ワード線導体４４が形成される。ワード線導体は、ドープされたポリシリコン、導電性金属、導電性金属合金、導電性金属シリサイド、導電性金属窒化物、又はこれらの多層構造のような導電性材料からなる。典型的には、ワード線導体４４は、ｎドープされたポリシリコンからなる。ポリシリコン・ゲート導体が用いられる実施形態においては、例えば、シリサイド金属（例えば、Ｔｉ、Ｗ、又はＮｉ）を堆積させること、第１の温度でアニールし、金属シリサイドを形成すること、選択的なエッチング・プロセスによってポリシリコンと反応しない余分な金属を除去すること、及び随意的に第２の温度で第２のアニールを行うことを含む、通常のシリサイド化プロセスを用いて、ポリシリコン・ゲート導体の上に、シリサイド層（具体的には示されていない）を形成することができる。
【００４９】
次に、典型的には、ＳｉＮ又は別の同様な誘電体材料からなるワード線キャップ４６が、ワード線導体４４の上に堆積される。ワード線キャップ４６は、境界のない拡散コンタクトを形成するための、ワード線の上の保護キャップとして機能する。次に、当技術分野において周知の処理技術を用いて、層４４及び４６を含むゲート・スタックが、パターン形成され、エッチングされる。これらのステップは、本発明の構造体の書き込みワード線（ＷＷＬ）及び読み出しワード線（ＲＷＬ）を形成する。ＲＷＬがストレージ・トレンチ２２の上に配置され、ＷＷＬがＳＯＩ層１４の上に配置されることに留意されたい。このことは、例えば、図１４に示されている。
【００５０】
好ましくは窒化物である少なくとも１つの絶縁体からなるゲート・スペーサ４８が、共形の（conformal）堆積プロセスを用いて形成され、続いて反応性イオン・エッチング又は別の同様なエッチング・プロセスが行われる。ゲート・スペーサ４８の形成前に、熱酸化プロセスによって、随意的なゲート側壁酸化物（図示せず）を形成することができる。ゲート・スペーサ４８は、単一の絶縁体材料、又は１つより多い絶縁体材料の組み合わせを含むことができる。ゲート・スペーサ４８は、約１ｎｍから約２０ｎｍまでの、ＳＯＩ層又はストレージ・トレンチの上にある底面で測定された幅を有し、約４ｎｍから約１０ｎｍまでの幅が、より典型的である。
【００５１】
次に、通常のイオン注入及びアニールを用いて、書き込みワード線のフットプリントのＳＯＩ層１４内に、ソース／ドレイン領域５０が形成される。ソース／ドレイン領域５０は、ワード線導体がｎ型であるときは、ｎ型であり、ワード線導体がｐ型であるときは、ｐ型であることが好ましい。ワード線の形成、ゲート・スペーサの形成、及びソース／ドレインの形成後に形成される結果物としての構造体が、例えば、図１４に示されている。
【００５２】
次に、当技術分野において周知の通常の技術によって、酸化物のような層間誘電体５２が、構造体の上に堆積され、平坦化される。次に、ビット線（ＢＬ）コンタクト開口部が、層間誘電体５２及びソース／ドレイン領域５０の上に残っているいずれかのトランスファゲート酸化物４２を通って形成される。ＢＬコンタクト開口部は、リソグラフィ及びエッチングによって形成される。図１５は、ＢＬコンタクト開口部に続くトップダウン図を示す。ＢＬコンタクト開口部は、上に形成されたワード線に対して境界がないことが分かる。この図面において、読み出しワード線ＭＯＳＦＥＴ Ｔ２の第１の誘電体２４を含む側壁のゲート誘電体が、一連の垂直方向の点で示される。図１９の領域５４は、境界のないビット線コンタクトを示す。
【００５３】
読み出しＭＯＳＦＥＴ Ｔ２の構造体を明瞭に示すために、セクションＢ−Ｂを通る切取部が、図１６に示される。読み出しチャネルは、ストレージ・ノード導体２６から直接サイド・ゲーティングされることに留意されたい。このことは、本発明の主要な特徴である。読み出しＭＯＳＦＥＴ Ｔ２は、１）ストレージ・ノード導体２６によって側壁上で、及び、２）ＲＷＬゲート導体によってその上面で、二重にゲーティングされることがさらに分かる。このように、Ｔ２の２つのゲート誘電体は、誘電体２４と、トランスファゲート酸化物４２とを含む。示されるように、ＴＴＯ３８は、トレンチのストレージ・ノード導体２６を、ＲＷＬから絶縁する。図１７は、ビア・コンタクト１６領域内のＳＯＩ層１４の上に通過するワード線を示す。ビア・コンタクト１６を含む領域内のワード線の下方にあるＳＯＩ層１４が、読み出しトランジスタと接地との間に連続性を与える。
【００５４】
次に、図１８及び図１９に示されるように、Ｗ又は別の同様の導体を含むビット線５６が形成される。ビット線５６は、金属からなるコンタクト５３を通して領域５４と接続される。ビット線５６は、当業者には周知の技術を用いて形成され、よって、本明細書では説明されない。２０Ｆ２の単位セルが、点線の囲み領域５８内の領域で示される。サポートＭＯＳＦＥＴ（図示せず）を、本明細書に説明されるプロセス・フローに容易に統合できることに留意されたい。
【００５５】
図１−図１９を参照する上記の説明は、本発明の第１の実施形態について説明するものである。図２０、図２１及び図２２−図２４を参照する次の説明は、本発明の第２の実施形態について説明するものである。本発明の第２の実施形態においては、読み出しＭＯＳＦＥＴトランジスタＴ２は、上面の読み出しワード線・ゲートと、ストレージ・キャパシタのストレージ・ノード導体の実際のノード導体であり、かつ、読み出しＭＯＳＦＥＴに直接結合されたサイド・ゲートとを有する、二重ゲート型であるセル・レイアウトが提供される。
【００５６】
ストレージ・キャパシタによるサイド・ゲーティングが、読み出しＭＯＳＦＥＴの閾値電圧を調整する。「１」が格納されたとき、読み出しトランジスタのＶｔは低い。「０」が格納されたとき、読み出しトランジスタのＶｔは高い。読み出しワード線の電圧が上げられたとき、読み出しＭＯＳＦＥＴの抵抗によって、「１」が「０」と区別される。このように、ストレージ・キャパシタと書き込みビット線との間の電荷の移動を必要としないため、低電圧の感知が可能である。
【００５７】
第２の実施形態の本発明のセルは、デュアル・ポート型設計であり、セルからデータを同時に書き込み、読み取ることを可能にする。上述の第１の実施形態のセルは、シングル・ポート型である。
【００５８】
図２０は、本発明の第２の実施形態の本発明のゲインセルの概略である。図２０に示される本発明のゲインセルにおいては、二重ゲート型トランジスタＴ２も用いられることに留意されたい。上述のように、Ｔ２は、２つのゲート、すなわちストレージ・トレンチ・キャパシタＳＴＧ ＣＡＰのストレージ・ノードに接続されたサイド・ゲートと、ＲＷＬに接続されたトップ・ゲートとを含む。ＷＷＬ及びＷＢＬを用いる書き込み操作が、アクセスのためにＲＷＬ及びＲＢＬを用いる読み出しと同時に行われ得るので、この設計は、デュアル・ポート型である。Ｎ１・・・Ｎ５も、図２０に示される。
【００５９】
Ｔ１は、書き込みトランジスタであり、従来のＭＯＳＦＥＴである。書き込みワード線（ＷＷＬ）の電圧を上げ、書き込みビット線とストレージ・キャパシタとの間で電荷を移動させることによって、「１」又は「０」が、ストレージ・キャパシタに書き込まれる。ストレージ・キャパシタのノードは、読み出しＭＯＳＦＥＴ Ｔ２の２つのゲートのうちの１つとして機能する。本発明のこの実施形態においては、Ｔ２の側壁をゲーティングするノードＮ５が、ストレージ・キャパシタ（ＳＴＧ ＣＡＰ）と統合され、単独でコンパクトな構造体を形成する。このことにより、本発明の第２の実施形態において開示された高密度のセル・レイアウトが可能になる。同様に、図２０に示されるセルが、デュアル・ポート型であることも認められる。
【００６０】
図２１は、１６個のメモリセルＭ１・・・Ｍ１６を示すメモリ・アレイの一部のレイアウト（トップダウン図）を示す。明確にするために、ビット線は示されていない。このレイアウトにおいては、埋込み絶縁体１２を通るビア・コンタクト１６によって、ＳＯＩ層１４と基板１０との間に接地コンタクトが設けられる。各々のビア・コンタクト１６は、４つのセルによって共有され、読み出し電流のために接地への経路を与える。レイアウト（図示せず）上で垂直方向に通るビット線と活性領域との間のコンタクトが、「Ｘ」で示される。読み出しワード線（ＲＷＬ）及び書き込みワード線（ＷＷＬ）は、レイアウト上で水平方向に通る。読み出しＭＯＳＦＥＴ Ｔ２のサイド・ゲート（一連の垂直方向の点線で示される）では、ＲＷＬがトップ・ゲート表面の上に通っていることに留意されたい。図２１に示される他の要素は、本発明の第１の実施形態について上述された参照符号と合致する参照符号を含むことが留意される。
【００６１】
本発明の第２の実施形態の各メモリセルは、それぞれメモリ・アレイの書き込みワード線（ＷＷＬ）、第１のノード及びメモリ・アレイの書き込みビット線に結合されたゲート、ソース及びドレインが設けられた第１のトランジスタＴ１と、それぞれ読み出しワード線、第１のノード、電圧源及び読み出しビット線に結合された第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタ（Ｔ２）と、第１のノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタ（ＳＴＧ ＣＡＰ）とを含み、ここで、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００６２】
図２１に示されるレイアウトを形成するのに用いられるプロセス・フローは、図２２−図２４に示される最初の構造体が、図２に示される構造体の代わりに用いられる点を除いて、第１の実施形態に示されたものと類似している。図３−図１９に示される本発明の第１の実施形態の残りのステップも適用可能であり、最終的な構造体を提供するのに用いられる。図２２−図２４は、ＳＯＩ層１４と基板１０の間のビア・コンタクト１６の形成に続いて、ストレージ・トレンチ２２、第１の誘電体２４及びノード導体２６を含むストレージ・トレンチ・キャパシタを形成した後の最初の構造体を示す。ビア・コンタクト１６を囲むドープ領域１００を形成するために、注入ブロックマスクが用いられる。ｎドープされた領域であることが好ましいドープ領域１００は、後で、パッシング書き込みワード線（ＷＷＬ）の下方に読み出し電流路のための接続を形成する。
【００６３】
図２２−図２４に示される構造体は、次のように形成される。まず、ビア・マスク（図示せず）を用いて、フォトレジスト層及び下にあるハードマスクをパターン形成し、ビア・コンタクト１６の位置を定める。当技術分野において周知の（かつ、上述された）技術を用いて、ビア・コンタクト１６が、ＳＯＩ層１４及び埋込み絶縁層１２を通ってエッチングされ、半導体基板１０上で停止する。ビアは、上述のようにドープされたポリシリコンで充填され、平坦化され、元のＳＯＩ層１４とほぼ同じ深さまで凹ませられる。随意的に、ドープされたポリシリコンで充填する前に、ビア開口部内に導電性バリアを形成することができる。
【００６４】
次に、フォトレジスト層が、ブロックマスクによってパターン形成され、好ましくはｎ型ドーパントであるドーパントが、開口した窓領域内に注入され、ドーパント領域１００を形成する。フォトレジストが剥離され、ハードマスクが除去される。
【００６５】
次に、本発明の第１の実施形態において上述された処理ステップを用いて、ストレージ・キャパシタが形成される。本発明の第１の実施形態の図３−図１９において上述されたように、処理が継続する。
【００６６】
本発明は、その好ましい実施形態に関して、特に示され、説明されるが、当業者であれば、本発明の精神及び範囲を逸脱することなく、形態及び詳細において上記の及び他の変更をなし得ることが理解されるであろう。したがって、本発明は、説明され、示された正確な形態及び詳細に限定されるものではないが、添付の特許請求の範囲内に含まれていることが意図される。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態による、二重ゲート型読み出しデバイスを有する２つのトランジスタ（２Ｔ）／１つのキャパシタ（１Ｃ）のゲインセルを示す図である。
【図２】本発明の第１の実施形態による、メモリセルの一部のレイアウトを示す上面図である。
【図３】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図４】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図５】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図６】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図７】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図８】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図９】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１０】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１１】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１２】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１３】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１４】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１５】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１６】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１７】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１８】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１９】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図２０】本発明の第２の実施形態による、二重ゲート型読み出しデバイスを有する２つのトランジスタ（２Ｔ）／１つのキャパシタ（１Ｃ）のデュアル・ポート型ゲインセルを示す図である。
【図２１】本発明の第２の実施形態による、メモリセルの一部のレイアウトを示す上面図である。
【図２２】ＳＯＩ層と基板層との間にビア・コンタクトを定め、ストレージ・トレンチが薄い誘電体でライニングされ、ノード導体で充填された後の、第２の実施形態において用いられる最初の構造体の図である。
【図２３】ＳＯＩ層と基板層との間にビア・コンタクトを定め、ストレージ・トレンチが薄い誘電体でライニングされ、ノード導体で充填された後の、第２の実施形態において用いられる最初の構造体の図である。
【図２４】ＳＯＩ層と基板層との間にビア・コンタクトを定め、ストレージ・トレンチが薄い誘電体でライニングされ、ノード導体で充填された後の、第２の実施形態において用いられる最初の構造体の図である。
【技術分野】
【０００１】
本発明は、半導体メモリセル及びこれを製造する方法に関する。より具体的には、本発明は、既存の相補型金属酸化膜半導体（ＣＭＯＳ）技術と両立性のある、高密度高性能のダイナミック・ランダム・アクセス・メモリ（dynamic random access memory、ＤＲＡＭ）セルに関する。
【背景技術】
【０００２】
マイクロプロセッサ性能の現在の進歩は、ＤＲＡＭの性能を凌いでいた。こうした速度の相違のため、最新アプリケーションのメモリ帯域幅の要件を満たすために、マイクロプロセッサ・チップ上にさらに大容量のキャッシュ・メモリを提供することが、一層重要になっている。プロセスの統合が比較的容易であるため、従来、スタティック・ランダム・アクセス・メモリ（static random access memory、ＳＲＡＭ）が、プロセッサ・チップ上でキャッシュ・メモリのために用いられてきた。しかしながら、より大容量のオンチップ・メモリに対する必要性のため、ＳＲＡＭセルのサイズが、ＳＲＡＭセルの使用をあまり魅力のないものにした。ＳＲＡＭメモリがますます大きい割合のチップ領域を占めるので、ＳＲＡＭメモリが、チップのサイズ、チップごとの歩留まり及びコストの主要な決定要因になっている。したがって、高密度及び低コストであるため、オンチップ・キャッシュ・メモリのためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を用いることへの関心が高まっている。しかしながら、高性能で低閾値電圧（Ｖｔ）の論理デバイス、及び、低い漏れのＤＲＡＭアレイ・デバイスの競合する必要性のために、ＤＲＡＭとＣＭＯＳ論理の統合には、プロセスの複雑さの増大が伴う。これに加えて、ＤＲＡＭセルは、大容量のストレージ・キャパシタを必要とし、これは、標準的なＣＭＯＳ論理プロセスによっては提供されない。さらに、特定のアプリケーションについて、ＣＭＯＳ論理プロセスにおいてこれらの大容量のＤＲＡＭストレージ・キャパシタを提供するコストは、法外に高いものになる可能性がある。最小のフィーチャ（feature）・サイズが世代から世代へと縮小されるに従って、ＤＲＡＭセルのために高いストレージ容量を達成することが、ますます困難かつ高価になっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記を鑑みて、半導体業界において、高性能論理と統合されたＳＲＡＭキャッシュのための、高密度で費用対効果の高い代替物を提供する必要性がある。
【課題を解決するための手段】
【０００４】
本発明は、ＤＲＡＭメモリセルと、半導体オン・インシュレータ（ＳＯＩ）ＣＭＯＳ技術を用いて製造される高密度（２０スクエア又は１８スクエア）のレイアウトを製造するためのプロセス・シーケンスとを提供する。具体的には、本発明は、既存のＳＯＩ ＣＭＯＳ技術と両立性のある、高密度高性能のＤＲＡＭセルの代替物を提供する。種々のゲインセル・レイアウトが、当技術分野において知られている。本発明は、ＳＯＩ ＣＭＯＳを用いて製造される高密度レイアウトを提供することによって、最新技術に改良を加えるものである。
【０００５】
大まかに言うと、本発明は、それぞれゲート、ソース及びドレインを有する第１のトランジスタと、それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１の端子を有するキャパシタとを含むメモリセルを提供するものであり、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【０００６】
本発明の第１の実施形態において、高密度（２０スクエア）のシングル・ポート型メモリセル・レイアウトが提供される。本発明の第２の実施形態においては、高密度（１８スクエア）のデュアル・ポート型メモリセル・レイアウトが提供される。
【０００７】
全てのゲインセルと同様に、ストレージ・キャパシタ要件が、従来のＤＲＡＭセルと比べて大きく緩和される。本発明の第１の実施形態においては、読み出し金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、上面にある読み出しワード線ゲートと、ストレージ・キャパシタのノードであるサイド・ゲートとを有する、二重ゲート型のものである、シングル・ポート型セル・レイアウトが提供される。ストレージ・キャパシタによるサイド・ゲーティングが、読み出しＭＯＳＦＥＴの閾値電圧（Ｖｔ）を調整する。
【０００８】
「１」が格納されるとき、読み出しトランジスタのＶｔは低い。「０」が格納されるとき、読み出しトランジスタのＶｔは高い。読み出しワード線（ＲＷＬ）の電圧が上げられたとき、読み出しＭＯＳＦＥＴの抵抗によって、「１」が「０」と区別される。したがって、セルとビット線の間の電荷の移動を必要としないので、低電圧の感知が可能である。第１の実施形態の本発明のセルは、３つのアドレス線、すなわち書き込みワード線（ＷＷＬ）、読み出しワード線（ＲＷＬ）及びビット線（ＢＬ）を用いる。第１の実施形態の本発明の構造体は、読み出し操作及び書き込み操作の両方についてビット線を共有することを可能にする。このことは、４つのアドレス線、すなわちＷＷＬ、ＲＷＬ、書き込みビット線（ＷＢＬ）及び読み出しビット線（ＲＢＬ）を必要とする従来のゲインセルを上回る進歩を示す。
【０００９】
具体的に、かつ、大まかに言うと、本発明の第１の実施形態のメモリセルは、それぞれメモリ・アレイの書き込みワード線、第１ノード及びメモリ・アレイのビット線に結合された、ゲート、ソース及びドレインを有する第１のトランジスタと、それぞれ読み出しワード線、第１ノード、電圧源及びビット線に結合された、第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１のノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタとを含み、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００１０】
本発明の第２の実施形態において、読み出しＭＯＳＦＥＴもまた、上面の読み出しワード線ゲートと、ストレージ・キャパシタの実際のノード導体であり、かつ、該読み出しＭＯＳＦＥＴに直接結合されているサイド・ゲートとを有する、二重ゲート型のものであるセル・レイアウトが提供される。この実施形態におけるストレージ・キャパシタによるサイド・ゲーティングもまた、読み出しＭＯＳＦＥＴの閾値電圧（Ｖｔ）を調整する。
【００１１】
「１」が格納されるとき、読み出しトランジスタのＶｔは低い。「０」が格納されるとき、読み出しトランジスタのＶｔは高い。読み出しワード線（ＲＷＬ）の電圧が上げられたとき、読み出しＭＯＳＦＥＴの抵抗によって、「１」が「０」と区別される。したがって、セルとビット線の間の電荷の移動を必要としないので、低電圧の感知が可能である。第２の実施形態における本発明のセルは、デュアル・ポート型設計であり、セルからデータを同時に書き込み、読み出しすることが可能である。本発明の第２の実施形態のセルが、シングル・ポート型ゲインセルのみを用いる本発明の第１の実施形態において説明されたセルと区別されることが認められる。
【００１２】
具体的には、大まかに言うと、本発明の第２の実施形態のメモリセルは、それぞれメモリ・アレイの書き込みワード線、第１ノード及びメモリ・アレイの書き込みビット線に結合された、ゲート、ソース及びドレインを有する第１のトランジスタと、それぞれ読み出しワード線、第１ノード、電圧源及び読み出しビット線に結合された、第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、第１ノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタとを含み、ここで、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００１３】
本発明によると、上記の実施形態のいずれかにおいて、第２のトランジスタは、第１の表面と第２の表面とを含み、ここで、第２のトランジスタの第１の表面は、水平方向に配向され、第２のトランジスタの第２の表面は、垂直方向に配向される。さらに、本発明によると、第１の表面は、第２の表面の近位端に隣接する近位端を含み、第１の表面の遠位端は、第２の表面の遠位端に隣接している。本発明のメモリセルの第２のトランジスタは、近位端又は遠位端の一方の上に配置されたソースと、近位端又は遠位端の他方の上に配置されたドレインとをさらに含む。
【００１４】
さらに本発明によると、第２のトランジスタの第１のゲートが、第１の表面上に配置され、第２のトランジスタの第２のゲートが、第２の表面上に配置される。本発明のメモリセルにおいて、単一のエンティティが、ＳＯＩ基板内に配置されたストレージ・ノード・キャパシタのキャパシタ電極であることが留意される。
【００１５】
本発明はまた、半導体オン・インシュレータ基板内に配置されたストレージ・キャパシタの表面の上に配置された読み出しワード線ゲートと、ストレージ・キャパシタのノード導体を含み、半導体オン・インシュレータ基板内に配置されたサイド・ゲートとを含む、ＤＲＡＭセルの読み出し要素として用いるための二重ゲート型トランジスタにも向けられる。
【００１６】
本発明はまた、第１の実施形態及び第２の実施形態の上述の半導体構造体の各々を製造する方法、並びに、二重ゲート型読み出しワード線トランジスタを製造する方法にも関する。
【００１７】
大まかに言うと、本発明の方法は、半導体オン・インシュレータ基板であって、該半導体オン・インシュレータ基板のＳＯＩ層及び埋込み絶縁層を通って延びる少なくとも１つのビア・コンタクトと、ノード導体を含む少なくとも１つのストレージ・キャパシタとを含む半導体オン・インシュレータ基板を準備するステップと、ノード導体の別の部分を露出したままにしながら、ノード導体の一部の上に酸化物キャップを準備するステップと、ノード導体の露出された部分に凹ませ、その凹部内に導電性ストラップを形成するステップと、酸化物キャップを除去し、ノード導体及び導電性ストラップの一部の上に上部トレンチ酸化物を形成するステップと、上部トレンチ酸化物の上に読み出しワード線を形成し、ＳＯＩ層の露出された表面の上に書き込みワード線を形成するステップとを含み、ここで、読み出しワード線は、サイド・ゲートと、トップ・ゲートとを含む。
【発明を実施するための最良の形態】
【００１８】
ここで、本発明が、本出願に添付する以下の図面に関連して以下の説明を参照することによって、より詳細に説明される。本出願の図面は、例示目的で与えられるものであり、よって、縮尺に合わせて描かれていないことが分かる。
【００１９】
まず、本発明の第１の実施形態による、二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルの概略的な表示を示す図１を参照する。示されるゲインセルにおいては、２つのゲートを有するトランジスタＴ２が用いられることが強調される。具体的には、Ｔ２は、キャパシタ（ＳＴＧ ＣＡＰ）のストレージ・ノードに接続されたサイド・ゲートと、読み出しワード線（ＲＷＬ）に接続されたトップ・ゲートとを含む。Ｔ２に加えて、セルの書き込みトランジスタであるＴ１も示されている。Ｔ１は、従来のプレーナ型ＭＯＳＦＥＴであることが認められる。図面において、ＢＬは、Ｔ１及びＴ２の両方に関連する共通のビット線を指し、ＷＷＬは、Ｔ１のゲートに関連する書き込みワード線を指す。
【００２０】
図１に示されるセルにおいて、書き込みワード線（ＷＷＬ）の電圧を上げ、ビット線（ＢＬ）とストレージ・キャパシタとの間の電荷を移動させることによって、「１」又は「０」が、ストレージ・キャパシタすなわちＳＴＧ ＣＡＰに書き込まれる。ストレージ・キャパシタのノードは、読み出しＭＯＳＦＥＴすなわちＴ２の２つのゲートのうちの１つとして機能する。上述のように、読み出しトランジスタＴ２は、２つのゲート、すなわち読み出しワード線に接続されるトップ・ゲート及びストレージ・ノードに接続されるサイド・ゲートからなる。この実施形態において、Ｔ２の側壁をゲーティングするノードは、ストレージ・キャパシタと統合され、単独で新規かつコンパクトな構造体を形成する。このことにより、高密度のセル・レイアウトを形成することが可能になる。
【００２１】
読み出し電流は、Ｔ２を介してビット線から接地まで感知されるので、図１に示されるセルは、単一のビット線（ＢＬ）のみを必要とする。従来技術のゲインセルは、２つのビット線（読み出しビット線及び書き込みビット線）を必要とするので、図１に示される本発明のセルに比べてレイアウトにおいて不利な点がある。
【００２２】
具体的には、図１は、ノードＮ１及びＮ２を有する単一のビット線（ＢＬ）を含む。Ｎ１は、Ｔ２をＢＬに結合させるノードであり、Ｎ２は、Ｔ１をＢＬに結合させるノードである。ＢＬに対して垂直に通る書き込みワード線（ＷＷＬ）及び読み出しワード線（ＲＷＬ）も、図１に示されている。示されるように、Ｔ１は、Ｎ４を介してＷＷＬに結合され、Ｔ２は、Ｎ３を介してＲＷＬに結合されている。Ｎ５は、Ｔ２をＴ１に結合させる際に用いられる。図１において、Ｔ１は、ＳＯＩ基板の表面上のストレージ・キャパシタ（ＳＴＧ ＣＡＰ）に隣接して配置され、Ｔ２は、Ｎ５を介してＳＴＧ ＣＡＰに接続されるサイド・ゲートを有することが、さらに認められる。
【００２３】
図２は、本発明の第１の実施形態による、メモリセルの一部のレイアウトのトップダウン図を示す（明確にするために、ビット線導体が省略されたことが留意される）。図２において、８つのセル、すなわちＭ１・・・Ｍ８が示されている。このレイアウトにおいては、ＳＯＩ基板の後部埋込み絶縁層を通って形成されたビア・コンタクト（ＶＣ）によって、接地コンタクトが、ＳＯＩ層と基板との間に設けられる。各々のＶＣは、４つのセルによって共有され、読み出し電流のための接地への経路を提供する。レイアウト上に垂直に通るビット線（図示せず）と活性領域（ＲＸ）との間のコンタクトが、Ｘで示される。読み出しワード線（ＲＷＬ）及び書き込みワード線（ＷＷＬ）は、レイアウト上に水平方向に通っている。ＲＷＬがトップ・ゲート面の上に通っている、読み出しＭＯＳＦＥＴのサイド・ゲート（一連の垂直方向の点で示される）に留意されたい。
【００２４】
図２に示される要素は、本明細書において下記により詳細に説明される。図面において、切取部Ａ−Ａ、Ｂ−Ｂ及びＣ−Ｃが示される。切取部Ａ−Ａは、ビット線の一つと平行な方向に沿った、第１の実施形態の半導体構造体を示している。切取部Ｂ−Ｂは、読み出しワード線の一つと平行な方向に沿った、本発明の第１の実施形態の半導体構造体を示している。切取部Ｃ−Ｃは、ワード線に対して垂直な方向の、ビア・コンタクト（ＶＣ）を通る本発明の第１の実施形態の半導体構造体を示している。
【００２５】
本発明の第１の実施形態内の各メモリセルは、それぞれメモリ・アレイの書き込みワード線（ＷＷＬ）、第１のノード及びメモリ・アレイのビット線（ＢＬ）に結合された、ゲート、ソース及びドレインが設けられた第１のトランジスタＴ１と、それぞれ読み出しワード線（ＲＷＬ）、第１のノード、電圧源及びビット線（ＢＬ）に結合された、第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタＴ２と、第１のノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタ（ＳＴＧ ＣＡＰ）とを含み、ここで、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００２６】
ここで、図２に示されるレイアウトを製造するためのプロセス・フローが、図３−図１９を参照してより詳細に説明される。具体的には、図２に示されるレイアウトは、まず、図３及び図４に示される構造体を準備することによって用意され、図４は、図３に示されるＣ−Ｃを通る断面図であり、ビア・コンタクト及び周囲のドープされたＳＯＩ領域１４を示す。具体的には、図３及び図４は、埋込み絶縁層１２を通ってＳＯＩ層１４を基板層１０に結合させるビア・コンタクト１６を有するＳＯＩ基板のＳＯＩ層１４を示す。この構造体はまた、ＳＯＩ層内に第１導電型の注入領域を形成する際に用いられるブロックマスク１８も含む。
【００２７】
図３及び図４に示される構造体は、まず、ＳＯＩ（半導体オン・インシュレータ）基板を準備することによって形成される。上部及び下部半導体層は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ等を含む、いずれかの半導体材料を含むことができる。ＳＯＩ基板の上部及び下部半導体層は、Ｓｉからなることが好ましい。埋込み絶縁層１２は、結晶酸化物又は非結晶酸化物、或いは結晶窒化物若しくは非結晶窒化物を含むことができ、結晶酸化物が非常に好ましい。
【００２８】
下部基板層１０、埋込み絶縁層１２及びＳＯＩ層１４を含むＳＯＩ基板は、当業者には周知の通常の技術を用いて形成される。例えば、ＳＯＩ基板は、少なくともウェハ接合プロセスを含む層転写プロセスを用いて形成することができる。代替的に、ＳＯＩ基板は、まず、酸素イオンがＳｉ基板に注入され、その後、アニール・ステップを用いて、注入された酸素イオンを埋込み酸化物領域内に析出させるＳＩＭＯＸ（separation by implantation of oxygen）と呼ばれるプロセスによって形成することができる。
【００２９】
ＳＯＩ基板を形成するのに用いることができる技術にかかわらず、ＳＯＩ層１４は、典型的には、約２０ｎｍから約２００ｎｍまでの厚さを有し、約４０ｎｍから約１２０ｎｍまでの厚さが、より典型的である。ＳＯＩ層１４の厚さは、これを形成するのに用いられる技術から直接得ることができ、或いは代替的に、例えば、化学機械研磨、研削、又は酸化及びエッチングのような薄膜化プロセスを用いて、上述の範囲内の厚さを有するＳＯＩ層１４を提供することもできる。埋込み絶縁層１２は、典型的には、約２０ｎｍから約４００ｎｍまでの厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さが、さらにより典型的である。基板層１０の厚さは、本発明のプロセスには重要ではない。
【００３０】
ＳＯＩ基板を準備した後に、当業者には周知の技術を用いて、ＳＯＩ層１４の上面に、酸化物又は窒化物のようなハードマスク（図示せず）が形成される。例えば、これらに限定されるものではないが、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、蒸着、化学溶液堆積、スパッタリング、又は原子層堆積を含む、通常の堆積プロセスによって、ハードマスクを形成することができる。代替的に、通常の酸化プロセス又は窒化プロセスによって、ハードマスクを形成することもできる。
【００３１】
次に、フォトレジスト（図示せず）がハードマスクの上面に適用され、次いで、通常のフォトリソグラフィを用いて、フォトレジストがパターン形成される。フォトリソグラフィ・プロセスは、フォトレジストを放射のパターン（この場合は、ビア・パターン）に露光させるステップと、通常のレジスト現像液を用いて露光されたレジストを現像するステップとを含む。フォトレジスト内のパターンは、まず、エッチング・プロセスを用いてハードマスク内に転写され、その後、通常の剥離プロセスを用いて、パターン形成されたフォトレジストが剥離される。ビア・パターンをハードマスク内に転写するのに用いられるエッチング・プロセスには、例えば、反応性イオン・エッチング、イオン・ビーム・エッチング、又はプラズマ・エッチングのようなドライ・エッチング・プロセスが含まれる。次に、ビア・コンタクト１６が、ＳＯＩ層１４及び下にある埋込み絶縁層１２の露光された部分を通ってエッチングすることによって形成され、基板層１０の表面の上で停止する。本発明のこのステップに用いられるエッチング・プロセスは、上述のドライ・エッチング・プロセス、及び、化学ウェット・エッチング・プロセスのうちの一方を含むことができる。本発明においては、ドライ・エッチング、ウェット・エッチング、又はこれらの２つのタイプのエッチング・プロセスの混合を組み合わせたものも考慮される。
【００３２】
ビアの形成に続いて、次に、当技術分野において周知の、ＣＶＤ又はＰＥＣＶＤのような技術を用いて、随意的に、ビアが、導電性バリア（図示せず）でライニングされる。ビアをライニングために用い得る幾つかの導電性バリアの説明に役立つ実例は、これらに限定されるものではないが、窒化チタン、窒化タンタル、窒化タンタル・シリコン、又はビアから基板内への導電性材料の外方拡散が生じるのを防止することができる他の同様の材料を含む。ビアから単結晶基板内への結晶欠陥の伝搬を阻止するために、導電性バリアが用いられる。
【００３３】
次に、随意的な拡散バリアの有無にかかわらず、ビアが、第１導電型を有するポリシリコン、すなわちｎドープされたポリＳｉ又はｐドープされたポリＳｉで充填される。ビアを充填するために、ｎドープされたポリシリコンを用いることが好ましい。ドープされたポリシリコンでのビアの充填は、その場（in-situ）ドーピング堆積プロセスを含むことができ、或いは、堆積後にイオン注入を用いることもできる。充填ステップ後、ドープされたポリシリコンは、化学機械研磨（ＣＭＰ）のような通常の平坦化プロセスによって平坦化され、反応性イオン・エッチングのような時限式エッチング・プロセスによって凹まされ、ドープされたポリシリコンの上面が、ＳＯＩ層１４の上面と実質的に同一平面になる。ドープされたポリシリコンに加えて、本発明は、ドープされたポリシリコンの代わりに又はこれと共に、導電性金属、導電性金属合金、導電性金属シリサイド、又は導電性金属窒化物の使用も考慮する。
【００３４】
ＳＯＩ基板内にビア・コンタクト１６を形成した後、図３にも示されるように、フォトレジスト層が適用され、ブロックマスク１８によってパターン形成される。次に、好ましくはｎ型ドーパントである第１導電性ドーパントが、ブロックマスク１８を含まないＳＯＩ層１４の領域内に注入される。この注入ステップは、通常のイオン注入処理を用いて行われる。図５に示される注入領域１９は、ビア・コンタクト１６を囲み、ビア・コンタクト１６への連続性のために、ＷＷＬの下方にブリッジを形成する。
【００３５】
次に、図５、図６及び図７に示される構造体が形成される。図５は構造体のトップダウン図を示し、図６は切取部Ａ−Ａを通る断面図であり、図７は切取部Ｃ−Ｃを通る断面図である。これらの異なる図に示される構造体は、まず、ビア・コンタクト１６を含むＳＯＩ基板の上にパッド・スタック２０を設けることによって形成される。パッド・スタック２０は、下部酸化物層と、上部窒化物層とを含む。下部酸化物層は、典型的には、ＳｉＯ２であり、パッド・スタック２０の上部窒化物層は、典型的には、Ｓｉ３Ｎ４である。
【００３６】
パッド・スタック２０の下部酸化物層は、典型的には、上部窒化物層と比べて薄い層であり、その厚さは、典型的には、約１ｎｍから約１０ｎｍまでであり、約３ｎｍから約７ｎｍまで厚さが、さらにより典型的である。パッド・スタック２０の下部酸化物層は、例えば、ＣＶＤ又はＰＥＣＶＤのような堆積プロセスによって形成することができる。代替的に、パッド・スタック２０の下部酸化物層は、熱酸化プロセスによって形成することができる。一般的に下部酸化物層より厚い上部窒化物層は、典型的には、約５０ｎｍから約５００ｎｍまでの厚さを有し、約１００ｎｍから約３００ｎｍまで厚さが、さらにより典型的である。パッド・スタック２０の上部窒化物層は、例えば、ＣＶＤ又はＰＥＣＶＤのような通常の堆積プロセスによって形成することができる。ストレージ・トレンチ及び分離領域の描写のために、本発明において、後にパッド・スタック２０が用いられることが分かる。随意的に、パッド窒化物層の上に、堆積された酸化シリコンの付加的なパッド層を形成することができる。随意的なシリコン酸化物パッド層は、ストレージ・トレンチのエッチング中に、パッド窒化物を保護するように機能する。
【００３７】
次に、例えば、ＳＯＩ層１４、埋込み絶縁１２及び基板層１０の一部を通って、所望の深さまでエッチングすることを含む、標準的な周知のプロセスを用いて、ストレージ・トレンチ２２が形成される。ストレージ・トレンチ２２の各々の所望の深さは、例えば、ＳＯＩ層及び埋込み絶縁層の深さ、並びに、ゲインセルの適度のストレージ容量要件などの多数の要因によって決定される。本発明のこの時点で形成されるストレージ・トレンチ２２についての典型的な深さは、約０．５０μｍから約８．０μｍまでであり、約１．０μｍから約３．０μｍまでの深さが、さらにより典型的である。ストレージ・トレンチ２２の深さは、従来のトレンチのストレージＤＲＡＭにおいて通常用いられるものよりずっと浅いことが留意される。
【００３８】
次に、当技術分野において周知の技術を用いて、ストレージ・トレンチ２２の内面に、例えばストレージ誘電体のような第１の誘電体２４が形成される。例えば、第１の誘電体２４は、ＣＶＤ、ＰＥＣＶＤ、又は別の同様な堆積プロセスによって形成することができる。代替的に、第１の誘電体２４は、熱成長によって形成することができる。第１の誘電体２４は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、或いはいずれかの別の金属酸化物又は混合された金属酸化物のような酸化物とすることができる。第１の誘電体２４として用いることができる混合された金属酸化物の例には、ペロブスカイト型酸化物が含まれる。上述の誘電体材料の多層構造を第１の誘電体２４として用いることもできる。好ましい実施形態において、第１の誘電体２４は、ＳｉＯ２である。
【００３９】
第１の誘電体２４の厚さは、第１の誘電体２４を形成するのに用いられるプロセス、第１の誘電体２４の材料及び層の数に応じて変化し得る。典型的には、第１の誘電体２４は、約０．５ｎｍから約３ｎｍまでの厚さを有し、約１ｎｍから約２ｎｍまでの厚さが、さらにより典型的である。第１の誘電体２４は、ストレージ・ノード誘電体として用いられる。第１の誘電体２４はまた、サイド・ゲート型ＭＯＳＦＥＴすなわちＴ２の側壁の誘電体として機能することもできる。第１の誘電体２４はまた、窒化シリコンのような他の絶縁体、又は上述の絶縁体の層を含むこともできる。
【００４０】
次に、第１の誘電体２４を含むストレージ・トレンチ２２は、典型的には、ドープされたポリシリコンであるノード導体２６で充填される。本発明において、金属導体及びシリサイドのような他のタイプのノード導体を、ポリシリコンの代わりに、又はポリシリコンと共に用いることもできる。例えば、ＣＶＤ又はＰＥＣＶＤのような通常の堆積プロセスを用いて、ノード導体２６がストレージ・トレンチ内に形成される。ドープされたポリシリコンが用いられるときには、その場ドーピング堆積プロセスを用いることができる。代替的に、ドープされたポリシリコンがノード導体２６として用いられるときには、堆積及びイオン注入によって、ドープされたポリシリコンを形成することができる。
【００４１】
堆積ステップに続いて、ノード導体２６は、従来の手段によって平坦化され、ＳＯＩ層１４の上面とほぼ同じ深さまで凹ませられる。
【００４２】
当技術分野において周知の技術を用いて、酸化物キャップ２８が、ストレージ・ノード導体２６の上に形成される。典型的には、ＴＥＯＳ（テトラエチルオルトシリケート）又は高密度プラズマ（ＨＰＤ）酸化物が、パッド・スタック２０の上部窒化物層の上に堆積され、平坦化される。
【００４３】
ここで、図５、図６及び図７に示される構造体内に、分離領域３０が形成される。この分離領域３０は、ＭＯＳＦＥＴが後に形成される活性領域のアイランドを残す。分離領域３０は、当技術分野において周知の技術を用いて形成される。具体的には、分離領域３０は、パッド・スタック２０の上にフォトレジストを適用し、フォトレジストをトレンチ・パターンに露光させ、フォトレジスト内のトレンチ・パターンを現像し、パッド・スタック２０の露光部分をエッチングし、ＳＯＩ層１４の一部を露光させ、ＳＯＩ層１４の露光部分を通ってエッチングし、埋込み絶縁層１２で停止させることによって形成される。典型的には、フォトレジストは、トレンチ・パターンがパッド・スタック２０内に転写された後に除去される。ＳＯＩ基板内にトレンチ・パターンを与える際に、例えば、ドライ・エッチング、化学ウェット・エッチング、又はこれらのいずれかの組み合わせを含む種々のエッチング・プロセスを用いることができる。随意的に、トレンチは、ＳｉＯ２又はＳｉ３Ｎ４のようなトレンチ・ライナ、或いはこうした誘電体の多層でライニングすることができる。次に、トレンチ・ライナの有無にかかわらず、トレンチは、酸化物のようなトレンチ誘電体で充填される。典型的には、トレンチ誘電体は、ＴＥＯＳ又はＨＰＤ酸化物である。トレンチをトレンチ誘電体で充填した後、ＣＭＰのような随意的な平坦化プロセスを用いて、分離領域３０の各々の上面がパッド・スタック２０の上部窒化物層と実質的に同一平面にある構造体を提供することができる。トレンチ分離領域３０を含む構造体が、図８、図９、図１０及び図１１に示される。
【００４４】
トレンチ分離領域３０を形成した後、ストレージ・ノード導体２６を書き込みＭＯＳＦＥＴ Ｔ１を（後に形成される）に接続する働きをする導電性ストラップ３４が形成される。具体的には、導電性ストラップ３４は、まず、これに隣接して、書き込みＭＯＳＦＥＴ Ｔ１が、ストラップ・マスク３６を用いて形成される領域におけるストレージ・トレンチ２２の酸化物キャップ２８内に窓を形成し、エッチングを行うことによって形成される。エッチングは、典型的には、ＲＩＥのようなドライ・エッチング・プロセスによって行われる。このエッチング・ステップは、下にあるノード導体２６の一部を露出させる。ここで、ほぼＳＯＩ層１４の後部界面の深さまでエッチングすることによって、酸化物キャップ２８内の窓によって露出されたノード導体２６の一部が凹まされる。ストレージ・トレンチ２２内の第１の誘電体２４の露出された部分は、第１の誘電体２４を除去するために選択的なエッチング・プロセスを用いて除去される。このエッチング・ステップは、ＳＯＩ基板の側壁、特にＳＯＩ層１４からなる側壁を露出させる。通常の堆積プロセスを用いて、典型的にはポリＳｉ又は別の導電性材料を含む導電性プラグが、凹んだ領域内に形成される。導電性プラグの堆積に続いて、典型的には、導電性プラグがパッド・スタック２０の上部窒化物層の上面と実質的に同一平面である上面を有する構造体を提供する、平坦化プロセスが行われる。次に、ほぼＳＯＩ層１４の上面までエッチングすることによって、平坦化された導電性プラグが凹ませられる。この導電性プラグが、ストレージ・ノード導体２６と書き込みＭＯＳＦＥＴ Ｔ１との間に導電性ストラップ３４を形成する。導電性ストラップ３４を含む構造体は、図８、図９、図１０及び図１１にも示される。これらの図面は、上述のステップに従って、２つの平面図（一方は分離領域後の図８、他方はストラップ形成後の図９）、Ａ−Ａを通る切取図（図１０）及びＣ−Ｃを通る切取図（図１１）を含む。
【００４５】
１つの実施形態（図示せず）において、次に、当業者には周知の処理技術を用いて、ストレージ・トレンチ２２の上部の凹部が、酸化物で再充填され、平坦化され、凹まされる。これらの処理ステップは、ストレージ・トレンチ２２の各々の中に上部トレンチ酸化物３８を形成する。上部トレンチ酸化物３８は、典型的には、通常の堆積プロセスを用いて形成され、上部トレンチ酸化物３８は、典型的には、約２０ｎｍから約５０ｎｍまでの厚さを有する。上部トレンチ酸化物３８が、ノード導体と読み出しトランジスタＴ２の上にあるワード線導体との間に分離を与えることに留意されたい。
【００４６】
随意的に、酸化物プラグの残りの部分を完全に除去することができ、通常の堆積プロセスによって、ストレージ・ノード導体２６の上に薄い窒化物層（約２０ｎｍ又はそれより薄い厚さを有する）を形成することができる。本発明において好ましい随意的なステップが、図１２に示されており、そこで、薄い窒化物層を示すために参照符号４０が用いられている。上部トレンチ酸化物（ＴＴＯ）３８とストレージ・ノード導体２６の上部の間の薄い窒化物層４０を設ける目的は、続の処理後に絶縁体がストレージ・ノード導体２６の上に残ることを保証するためである。随意的な窒化物層４０がない場合には、後の処理ステップによってＴＴＯ３８が大きく侵食される可能性がある。したがって、随意的な窒化物層４０は、ストレージ・ノード導体２６と、後に形成される上にあるパッシング・ワード線との間に短絡がないことを保証する。随意的な窒化物層４０は、平坦化プロセスによって、分離領域３０の上部から除去される。
【００４７】
標準的な方法で、パッド・スタック２０の上部窒化物層が除去され、当技術分野において周知の多くの通常の洗浄技術の１つを用いて、ＳＯＩ層１４の上面が洗浄される。この洗浄プロセス中、典型的には、パッド・スタック２０の下部酸化物層が除去される。次に、酸化のような通常の熱成長プロセスを用いて、ＳＯＩ層１４の洗浄された表面上に、トランスファゲート酸化物が形成される。トランスファゲート酸化物は、典型的には、ＳｉＯ２である。トランスファゲート酸化物の厚さは変化し得るが、典型的には、トランスファゲート酸化物は、約１．５ｎｍから約７ｎｍまでの厚さを有し、約２ｎｍから約５ｎｍまでの厚さが、さらにより典型的である。トランスファゲート酸化物を含む構造体が、図１３に示され、そこでは、トランスファゲート酸化物を示すために、参照符号４２が用いられる。トランスファゲート酸化物４２が、書き込みワード線Ｔ１のゲート誘電体として機能することが留意される。
【００４８】
次に、ＣＶＤ又はＰＥＣＶＤのような通常の堆積プロセスを用いて、トランスファゲート酸化物４２及び上部トレンチ酸化物３８の表面の上に、ワード線導体４４が形成される。ワード線導体は、ドープされたポリシリコン、導電性金属、導電性金属合金、導電性金属シリサイド、導電性金属窒化物、又はこれらの多層構造のような導電性材料からなる。典型的には、ワード線導体４４は、ｎドープされたポリシリコンからなる。ポリシリコン・ゲート導体が用いられる実施形態においては、例えば、シリサイド金属（例えば、Ｔｉ、Ｗ、又はＮｉ）を堆積させること、第１の温度でアニールし、金属シリサイドを形成すること、選択的なエッチング・プロセスによってポリシリコンと反応しない余分な金属を除去すること、及び随意的に第２の温度で第２のアニールを行うことを含む、通常のシリサイド化プロセスを用いて、ポリシリコン・ゲート導体の上に、シリサイド層（具体的には示されていない）を形成することができる。
【００４９】
次に、典型的には、ＳｉＮ又は別の同様な誘電体材料からなるワード線キャップ４６が、ワード線導体４４の上に堆積される。ワード線キャップ４６は、境界のない拡散コンタクトを形成するための、ワード線の上の保護キャップとして機能する。次に、当技術分野において周知の処理技術を用いて、層４４及び４６を含むゲート・スタックが、パターン形成され、エッチングされる。これらのステップは、本発明の構造体の書き込みワード線（ＷＷＬ）及び読み出しワード線（ＲＷＬ）を形成する。ＲＷＬがストレージ・トレンチ２２の上に配置され、ＷＷＬがＳＯＩ層１４の上に配置されることに留意されたい。このことは、例えば、図１４に示されている。
【００５０】
好ましくは窒化物である少なくとも１つの絶縁体からなるゲート・スペーサ４８が、共形の（conformal）堆積プロセスを用いて形成され、続いて反応性イオン・エッチング又は別の同様なエッチング・プロセスが行われる。ゲート・スペーサ４８の形成前に、熱酸化プロセスによって、随意的なゲート側壁酸化物（図示せず）を形成することができる。ゲート・スペーサ４８は、単一の絶縁体材料、又は１つより多い絶縁体材料の組み合わせを含むことができる。ゲート・スペーサ４８は、約１ｎｍから約２０ｎｍまでの、ＳＯＩ層又はストレージ・トレンチの上にある底面で測定された幅を有し、約４ｎｍから約１０ｎｍまでの幅が、より典型的である。
【００５１】
次に、通常のイオン注入及びアニールを用いて、書き込みワード線のフットプリントのＳＯＩ層１４内に、ソース／ドレイン領域５０が形成される。ソース／ドレイン領域５０は、ワード線導体がｎ型であるときは、ｎ型であり、ワード線導体がｐ型であるときは、ｐ型であることが好ましい。ワード線の形成、ゲート・スペーサの形成、及びソース／ドレインの形成後に形成される結果物としての構造体が、例えば、図１４に示されている。
【００５２】
次に、当技術分野において周知の通常の技術によって、酸化物のような層間誘電体５２が、構造体の上に堆積され、平坦化される。次に、ビット線（ＢＬ）コンタクト開口部が、層間誘電体５２及びソース／ドレイン領域５０の上に残っているいずれかのトランスファゲート酸化物４２を通って形成される。ＢＬコンタクト開口部は、リソグラフィ及びエッチングによって形成される。図１５は、ＢＬコンタクト開口部に続くトップダウン図を示す。ＢＬコンタクト開口部は、上に形成されたワード線に対して境界がないことが分かる。この図面において、読み出しワード線ＭＯＳＦＥＴ Ｔ２の第１の誘電体２４を含む側壁のゲート誘電体が、一連の垂直方向の点で示される。図１９の領域５４は、境界のないビット線コンタクトを示す。
【００５３】
読み出しＭＯＳＦＥＴ Ｔ２の構造体を明瞭に示すために、セクションＢ−Ｂを通る切取部が、図１６に示される。読み出しチャネルは、ストレージ・ノード導体２６から直接サイド・ゲーティングされることに留意されたい。このことは、本発明の主要な特徴である。読み出しＭＯＳＦＥＴ Ｔ２は、１）ストレージ・ノード導体２６によって側壁上で、及び、２）ＲＷＬゲート導体によってその上面で、二重にゲーティングされることがさらに分かる。このように、Ｔ２の２つのゲート誘電体は、誘電体２４と、トランスファゲート酸化物４２とを含む。示されるように、ＴＴＯ３８は、トレンチのストレージ・ノード導体２６を、ＲＷＬから絶縁する。図１７は、ビア・コンタクト１６領域内のＳＯＩ層１４の上に通過するワード線を示す。ビア・コンタクト１６を含む領域内のワード線の下方にあるＳＯＩ層１４が、読み出しトランジスタと接地との間に連続性を与える。
【００５４】
次に、図１８及び図１９に示されるように、Ｗ又は別の同様の導体を含むビット線５６が形成される。ビット線５６は、金属からなるコンタクト５３を通して領域５４と接続される。ビット線５６は、当業者には周知の技術を用いて形成され、よって、本明細書では説明されない。２０Ｆ２の単位セルが、点線の囲み領域５８内の領域で示される。サポートＭＯＳＦＥＴ（図示せず）を、本明細書に説明されるプロセス・フローに容易に統合できることに留意されたい。
【００５５】
図１−図１９を参照する上記の説明は、本発明の第１の実施形態について説明するものである。図２０、図２１及び図２２−図２４を参照する次の説明は、本発明の第２の実施形態について説明するものである。本発明の第２の実施形態においては、読み出しＭＯＳＦＥＴトランジスタＴ２は、上面の読み出しワード線・ゲートと、ストレージ・キャパシタのストレージ・ノード導体の実際のノード導体であり、かつ、読み出しＭＯＳＦＥＴに直接結合されたサイド・ゲートとを有する、二重ゲート型であるセル・レイアウトが提供される。
【００５６】
ストレージ・キャパシタによるサイド・ゲーティングが、読み出しＭＯＳＦＥＴの閾値電圧を調整する。「１」が格納されたとき、読み出しトランジスタのＶｔは低い。「０」が格納されたとき、読み出しトランジスタのＶｔは高い。読み出しワード線の電圧が上げられたとき、読み出しＭＯＳＦＥＴの抵抗によって、「１」が「０」と区別される。このように、ストレージ・キャパシタと書き込みビット線との間の電荷の移動を必要としないため、低電圧の感知が可能である。
【００５７】
第２の実施形態の本発明のセルは、デュアル・ポート型設計であり、セルからデータを同時に書き込み、読み取ることを可能にする。上述の第１の実施形態のセルは、シングル・ポート型である。
【００５８】
図２０は、本発明の第２の実施形態の本発明のゲインセルの概略である。図２０に示される本発明のゲインセルにおいては、二重ゲート型トランジスタＴ２も用いられることに留意されたい。上述のように、Ｔ２は、２つのゲート、すなわちストレージ・トレンチ・キャパシタＳＴＧ ＣＡＰのストレージ・ノードに接続されたサイド・ゲートと、ＲＷＬに接続されたトップ・ゲートとを含む。ＷＷＬ及びＷＢＬを用いる書き込み操作が、アクセスのためにＲＷＬ及びＲＢＬを用いる読み出しと同時に行われ得るので、この設計は、デュアル・ポート型である。Ｎ１・・・Ｎ５も、図２０に示される。
【００５９】
Ｔ１は、書き込みトランジスタであり、従来のＭＯＳＦＥＴである。書き込みワード線（ＷＷＬ）の電圧を上げ、書き込みビット線とストレージ・キャパシタとの間で電荷を移動させることによって、「１」又は「０」が、ストレージ・キャパシタに書き込まれる。ストレージ・キャパシタのノードは、読み出しＭＯＳＦＥＴ Ｔ２の２つのゲートのうちの１つとして機能する。本発明のこの実施形態においては、Ｔ２の側壁をゲーティングするノードＮ５が、ストレージ・キャパシタ（ＳＴＧ ＣＡＰ）と統合され、単独でコンパクトな構造体を形成する。このことにより、本発明の第２の実施形態において開示された高密度のセル・レイアウトが可能になる。同様に、図２０に示されるセルが、デュアル・ポート型であることも認められる。
【００６０】
図２１は、１６個のメモリセルＭ１・・・Ｍ１６を示すメモリ・アレイの一部のレイアウト（トップダウン図）を示す。明確にするために、ビット線は示されていない。このレイアウトにおいては、埋込み絶縁体１２を通るビア・コンタクト１６によって、ＳＯＩ層１４と基板１０との間に接地コンタクトが設けられる。各々のビア・コンタクト１６は、４つのセルによって共有され、読み出し電流のために接地への経路を与える。レイアウト（図示せず）上で垂直方向に通るビット線と活性領域との間のコンタクトが、「Ｘ」で示される。読み出しワード線（ＲＷＬ）及び書き込みワード線（ＷＷＬ）は、レイアウト上で水平方向に通る。読み出しＭＯＳＦＥＴ Ｔ２のサイド・ゲート（一連の垂直方向の点線で示される）では、ＲＷＬがトップ・ゲート表面の上に通っていることに留意されたい。図２１に示される他の要素は、本発明の第１の実施形態について上述された参照符号と合致する参照符号を含むことが留意される。
【００６１】
本発明の第２の実施形態の各メモリセルは、それぞれメモリ・アレイの書き込みワード線（ＷＷＬ）、第１のノード及びメモリ・アレイの書き込みビット線に結合されたゲート、ソース及びドレインが設けられた第１のトランジスタＴ１と、それぞれ読み出しワード線、第１のノード、電圧源及び読み出しビット線に結合された第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタ（Ｔ２）と、第１のノードに接続された第１の端子及び電圧源に接続された第２の端子を有するキャパシタ（ＳＴＧ ＣＡＰ）とを含み、ここで、キャパシタの第１の端子及び第２のトランジスタの第２のゲートが、単一のエンティティを構成する。
【００６２】
図２１に示されるレイアウトを形成するのに用いられるプロセス・フローは、図２２−図２４に示される最初の構造体が、図２に示される構造体の代わりに用いられる点を除いて、第１の実施形態に示されたものと類似している。図３−図１９に示される本発明の第１の実施形態の残りのステップも適用可能であり、最終的な構造体を提供するのに用いられる。図２２−図２４は、ＳＯＩ層１４と基板１０の間のビア・コンタクト１６の形成に続いて、ストレージ・トレンチ２２、第１の誘電体２４及びノード導体２６を含むストレージ・トレンチ・キャパシタを形成した後の最初の構造体を示す。ビア・コンタクト１６を囲むドープ領域１００を形成するために、注入ブロックマスクが用いられる。ｎドープされた領域であることが好ましいドープ領域１００は、後で、パッシング書き込みワード線（ＷＷＬ）の下方に読み出し電流路のための接続を形成する。
【００６３】
図２２−図２４に示される構造体は、次のように形成される。まず、ビア・マスク（図示せず）を用いて、フォトレジスト層及び下にあるハードマスクをパターン形成し、ビア・コンタクト１６の位置を定める。当技術分野において周知の（かつ、上述された）技術を用いて、ビア・コンタクト１６が、ＳＯＩ層１４及び埋込み絶縁層１２を通ってエッチングされ、半導体基板１０上で停止する。ビアは、上述のようにドープされたポリシリコンで充填され、平坦化され、元のＳＯＩ層１４とほぼ同じ深さまで凹ませられる。随意的に、ドープされたポリシリコンで充填する前に、ビア開口部内に導電性バリアを形成することができる。
【００６４】
次に、フォトレジスト層が、ブロックマスクによってパターン形成され、好ましくはｎ型ドーパントであるドーパントが、開口した窓領域内に注入され、ドーパント領域１００を形成する。フォトレジストが剥離され、ハードマスクが除去される。
【００６５】
次に、本発明の第１の実施形態において上述された処理ステップを用いて、ストレージ・キャパシタが形成される。本発明の第１の実施形態の図３−図１９において上述されたように、処理が継続する。
【００６６】
本発明は、その好ましい実施形態に関して、特に示され、説明されるが、当業者であれば、本発明の精神及び範囲を逸脱することなく、形態及び詳細において上記の及び他の変更をなし得ることが理解されるであろう。したがって、本発明は、説明され、示された正確な形態及び詳細に限定されるものではないが、添付の特許請求の範囲内に含まれていることが意図される。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態による、二重ゲート型読み出しデバイスを有する２つのトランジスタ（２Ｔ）／１つのキャパシタ（１Ｃ）のゲインセルを示す図である。
【図２】本発明の第１の実施形態による、メモリセルの一部のレイアウトを示す上面図である。
【図３】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図４】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図５】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図６】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図７】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図８】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図９】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１０】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１１】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１２】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１３】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１４】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１５】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１６】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１７】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１８】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図１９】本発明の第１の実施形態において説明されるような二重ゲート型読み出しデバイスを有する２Ｔ／１Ｃゲインセルを形成するのに用いられる基本処理ステップを示す図である。
【図２０】本発明の第２の実施形態による、二重ゲート型読み出しデバイスを有する２つのトランジスタ（２Ｔ）／１つのキャパシタ（１Ｃ）のデュアル・ポート型ゲインセルを示す図である。
【図２１】本発明の第２の実施形態による、メモリセルの一部のレイアウトを示す上面図である。
【図２２】ＳＯＩ層と基板層との間にビア・コンタクトを定め、ストレージ・トレンチが薄い誘電体でライニングされ、ノード導体で充填された後の、第２の実施形態において用いられる最初の構造体の図である。
【図２３】ＳＯＩ層と基板層との間にビア・コンタクトを定め、ストレージ・トレンチが薄い誘電体でライニングされ、ノード導体で充填された後の、第２の実施形態において用いられる最初の構造体の図である。
【図２４】ＳＯＩ層と基板層との間にビア・コンタクトを定め、ストレージ・トレンチが薄い誘電体でライニングされ、ノード導体で充填された後の、第２の実施形態において用いられる最初の構造体の図である。
【特許請求の範囲】
【請求項１】
それぞれゲート、ソース及びドレインを有する第１のトランジスタと、
それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、
第１の端子を有するキャパシタであって、前記キャパシタの前記第１の端子及び前記第２のトランジスタの前記第２のゲートが単一のエンティティを構成する、キャパシタと
を備えるメモリセル。
【請求項２】
前記第１のトランジスタは、メモリ・アレイの書き込みワード線、第１のノード及び前記メモリ・アレイのビット線に結合され、前記第２のトランジスタは、読み出しワード線、前記第１のノード、電圧源及び前記ビット線に結合され、前記キャパシタは、前記第１のノードに接続され、かつ、電圧源に接続された第２の端子をさらに含む、請求項１に記載のメモリセル。
【請求項３】
前記第２のトランジスタは、第１の表面及び第２の表面を含み、前記第２のトランジスタの前記第１の表面は水平方向に配向され、前記第２のトランジスタの前記第２の表面は垂直方向に配向される、請求項２に記載のメモリセル。
【請求項４】
前記第１の表面の近位端は、前記第２の表面の近位端に隣接し、前記第１の表面の遠位端は、前記第２の表面の遠位端に隣接している、請求項２に記載のメモリセル。
【請求項５】
前記第２のトランジスタの前記ソースは、近位端又は遠位端の一方の上に配置され、前記第２のトランジスタの前記ドレインは、前記近位端又は前記遠位端の他方の上に配置される、請求項２に記載のメモリセル。
【請求項６】
前記第２のトランジスタの前記第１のゲートは、前記第１の表面上に配置され、前記第２のトランジスタの前記第２のゲートは、前記第２の表面上に配置される、請求項２に記載のメモリセル。
【請求項７】
前記単一のエンティティは、キャパシタ電極である、請求項２に記載のメモリセル。
【請求項８】
前記第１のトランジスタは、メモリ・アレイの書き込みワード線、第１のノード及び前記メモリ・アレイの書き込みビット線に結合され、前記第２のトランジスタは、読み出しワード線、前記第１のノード、電圧源及び読み出しビット線に結合され、前記キャパシタの前記第１の端子は、前記第１のノードに接続され、前記キャパシタは、電圧源に接続された第２の端子をさらに含む、請求項１に記載のメモリセル。
【請求項９】
前記第２のトランジスタは、第１の表面と第２の表面とを含み、前記第２のトランジスタの前記第１の表面は水平方向に向けられ、前記第２のトランジスタの前記第２の表面は垂直方向に向けられる、請求項８に記載のメモリセル。
【請求項１０】
前記第１の表面の近位端は、前記第２の表面の近位端に隣接し、前記第１の表面の遠位端は、前記第２の表面の遠位端に隣接している、請求項８に記載のメモリセル。
【請求項１１】
前記第２のトランジスタの前記ソースは、近位端又は遠位端の一方の上に配置され、前記第２のトランジスタの前記ドレインは、前記近位端又は前記遠位端の他方の上に配置される、請求項８に記載のメモリセル。
【請求項１２】
前記第２のトランジスタの前記第１のゲートは、前記第１の表面上に配置され、前記第２のトランジスタの前記第２のゲートは、前記第２の表面上に配置される、請求項８に記載のメモリセル。
【請求項１３】
前記単一のエンティティは、キャパシタ電極である、請求項８に記載のメモリセル。
【請求項１４】
メモリセルの読み出し要素として用いるための二重ゲート型トランジスタであって、
半導体オン・インシュレータ基板内に配置されたストレージ・キャパシタの表面の上に配置された読み出しワード線ゲートと、
前記半導体オン・インシュレータ基板内に配置されたサイド・ゲートであって、前記ストレージ・キャパシタのノード導体を含む、サイド・ゲートと
を備える二重ゲート型トランジスタ。
【請求項１５】
前記半導体オン・インシュレータ基板は、埋込み絶縁層によって分離される、上部ＳＯＩ層及び下部基板層を含む、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１６】
前記読み出しワード線ゲートは、ゲート誘電体として導体及びトランスファ酸化物を含む、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１７】
前記ストレージ・キャパシタは、誘電体材料でライニングされたストレージ・トレンチを有するように配置され、前記誘電体材料は、前記サイド・ゲートの前記ゲート誘電体である、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１８】
前記読み出しワード線ゲートは、前記ストレージ・ノード・キャパシタの上にあり、絶縁層は、前記読み出しワード線ゲートと前記ストレージ・ノード・キャパシタを分離する、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１９】
窒化物層が、前記読み出しワード線ゲートと前記ストレージ・ノード導体との間に配置される、請求項１４に記載の二重ゲート型トランジスタ。
【請求項２０】
半導体構造体を形成する方法であって、
半導体オン・インシュレータ基板であって、前記半導体オン・インシュレータ基板のＳＯＩ層及び埋込み絶縁層を通って延びる少なくとも１つのビア・コンタクトと、ノード導体を含む少なくとも１つのストレージ・キャパシタとを含む半導体オン・インシュレータ基板を準備するステップと、
前記ノード導体の別の部分を露出したままにしながら、前記ノード導体の一部の上に酸化物キャップを準備するステップと、
前記ノード導体の前記露出された部分を凹ませ、前記凹部内に導電性ストラップを形成するステップと、
前記酸化物キャップを除去し、前記ノード導体及び前記導電性ストラップの一部の上に上部トレンチ酸化物を形成するステップと、
前記上部トレンチ酸化物の上に読み出しワード線を形成し、前記ＳＯＩ層の露出された表面の上に書き込みワード線を形成するステップであって、前記読み出しワード線は、サイド・ゲート及びトップ・ゲートを含むトランジスタの要素である、ステップと
を含む方法。
【請求項２１】
前記ビア・コンタクトを囲む前記ＳＯＩ層内にドーパント領域を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記酸化物キャップを除去した後で、前記上部トレンチ酸化物を形成する前に、窒化物層を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２３】
前記ストレージ・トレンチ内に位置する誘電体材料が形成され、前記サイド・ゲートの前記ゲート誘電体として機能する、請求項２０に記載の方法。
【請求項２４】
上に配置されたトランスファゲート酸化物を含む前記ＳＯＩ層の表面上にある前記読み出しワード線に隣接した、少なくとも１つの書き込みワード線をさらに含む、請求項２０に記載の方法。
【請求項２５】
前記ＳＯＩ層内に下方に延びる少なくとも前記読み出しワード線に隣接した、境界のないビット線コンタクトを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２６】
前記読み出しワード線に対して垂直に通る前記境界のないビット線コンタクトの上にビット線導体をさらに含む、請求項２５に記載の方法。
【請求項１】
それぞれゲート、ソース及びドレインを有する第１のトランジスタと、
それぞれ第１のゲート、第２のゲート、ソース及びドレインを有する第２のトランジスタと、
第１の端子を有するキャパシタであって、前記キャパシタの前記第１の端子及び前記第２のトランジスタの前記第２のゲートが単一のエンティティを構成する、キャパシタと
を備えるメモリセル。
【請求項２】
前記第１のトランジスタは、メモリ・アレイの書き込みワード線、第１のノード及び前記メモリ・アレイのビット線に結合され、前記第２のトランジスタは、読み出しワード線、前記第１のノード、電圧源及び前記ビット線に結合され、前記キャパシタは、前記第１のノードに接続され、かつ、電圧源に接続された第２の端子をさらに含む、請求項１に記載のメモリセル。
【請求項３】
前記第２のトランジスタは、第１の表面及び第２の表面を含み、前記第２のトランジスタの前記第１の表面は水平方向に配向され、前記第２のトランジスタの前記第２の表面は垂直方向に配向される、請求項２に記載のメモリセル。
【請求項４】
前記第１の表面の近位端は、前記第２の表面の近位端に隣接し、前記第１の表面の遠位端は、前記第２の表面の遠位端に隣接している、請求項２に記載のメモリセル。
【請求項５】
前記第２のトランジスタの前記ソースは、近位端又は遠位端の一方の上に配置され、前記第２のトランジスタの前記ドレインは、前記近位端又は前記遠位端の他方の上に配置される、請求項２に記載のメモリセル。
【請求項６】
前記第２のトランジスタの前記第１のゲートは、前記第１の表面上に配置され、前記第２のトランジスタの前記第２のゲートは、前記第２の表面上に配置される、請求項２に記載のメモリセル。
【請求項７】
前記単一のエンティティは、キャパシタ電極である、請求項２に記載のメモリセル。
【請求項８】
前記第１のトランジスタは、メモリ・アレイの書き込みワード線、第１のノード及び前記メモリ・アレイの書き込みビット線に結合され、前記第２のトランジスタは、読み出しワード線、前記第１のノード、電圧源及び読み出しビット線に結合され、前記キャパシタの前記第１の端子は、前記第１のノードに接続され、前記キャパシタは、電圧源に接続された第２の端子をさらに含む、請求項１に記載のメモリセル。
【請求項９】
前記第２のトランジスタは、第１の表面と第２の表面とを含み、前記第２のトランジスタの前記第１の表面は水平方向に向けられ、前記第２のトランジスタの前記第２の表面は垂直方向に向けられる、請求項８に記載のメモリセル。
【請求項１０】
前記第１の表面の近位端は、前記第２の表面の近位端に隣接し、前記第１の表面の遠位端は、前記第２の表面の遠位端に隣接している、請求項８に記載のメモリセル。
【請求項１１】
前記第２のトランジスタの前記ソースは、近位端又は遠位端の一方の上に配置され、前記第２のトランジスタの前記ドレインは、前記近位端又は前記遠位端の他方の上に配置される、請求項８に記載のメモリセル。
【請求項１２】
前記第２のトランジスタの前記第１のゲートは、前記第１の表面上に配置され、前記第２のトランジスタの前記第２のゲートは、前記第２の表面上に配置される、請求項８に記載のメモリセル。
【請求項１３】
前記単一のエンティティは、キャパシタ電極である、請求項８に記載のメモリセル。
【請求項１４】
メモリセルの読み出し要素として用いるための二重ゲート型トランジスタであって、
半導体オン・インシュレータ基板内に配置されたストレージ・キャパシタの表面の上に配置された読み出しワード線ゲートと、
前記半導体オン・インシュレータ基板内に配置されたサイド・ゲートであって、前記ストレージ・キャパシタのノード導体を含む、サイド・ゲートと
を備える二重ゲート型トランジスタ。
【請求項１５】
前記半導体オン・インシュレータ基板は、埋込み絶縁層によって分離される、上部ＳＯＩ層及び下部基板層を含む、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１６】
前記読み出しワード線ゲートは、ゲート誘電体として導体及びトランスファ酸化物を含む、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１７】
前記ストレージ・キャパシタは、誘電体材料でライニングされたストレージ・トレンチを有するように配置され、前記誘電体材料は、前記サイド・ゲートの前記ゲート誘電体である、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１８】
前記読み出しワード線ゲートは、前記ストレージ・ノード・キャパシタの上にあり、絶縁層は、前記読み出しワード線ゲートと前記ストレージ・ノード・キャパシタを分離する、請求項１４に記載の二重ゲート型トランジスタ。
【請求項１９】
窒化物層が、前記読み出しワード線ゲートと前記ストレージ・ノード導体との間に配置される、請求項１４に記載の二重ゲート型トランジスタ。
【請求項２０】
半導体構造体を形成する方法であって、
半導体オン・インシュレータ基板であって、前記半導体オン・インシュレータ基板のＳＯＩ層及び埋込み絶縁層を通って延びる少なくとも１つのビア・コンタクトと、ノード導体を含む少なくとも１つのストレージ・キャパシタとを含む半導体オン・インシュレータ基板を準備するステップと、
前記ノード導体の別の部分を露出したままにしながら、前記ノード導体の一部の上に酸化物キャップを準備するステップと、
前記ノード導体の前記露出された部分を凹ませ、前記凹部内に導電性ストラップを形成するステップと、
前記酸化物キャップを除去し、前記ノード導体及び前記導電性ストラップの一部の上に上部トレンチ酸化物を形成するステップと、
前記上部トレンチ酸化物の上に読み出しワード線を形成し、前記ＳＯＩ層の露出された表面の上に書き込みワード線を形成するステップであって、前記読み出しワード線は、サイド・ゲート及びトップ・ゲートを含むトランジスタの要素である、ステップと
を含む方法。
【請求項２１】
前記ビア・コンタクトを囲む前記ＳＯＩ層内にドーパント領域を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記酸化物キャップを除去した後で、前記上部トレンチ酸化物を形成する前に、窒化物層を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２３】
前記ストレージ・トレンチ内に位置する誘電体材料が形成され、前記サイド・ゲートの前記ゲート誘電体として機能する、請求項２０に記載の方法。
【請求項２４】
上に配置されたトランスファゲート酸化物を含む前記ＳＯＩ層の表面上にある前記読み出しワード線に隣接した、少なくとも１つの書き込みワード線をさらに含む、請求項２０に記載の方法。
【請求項２５】
前記ＳＯＩ層内に下方に延びる少なくとも前記読み出しワード線に隣接した、境界のないビット線コンタクトを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２６】
前記読み出しワード線に対して垂直に通る前記境界のないビット線コンタクトの上にビット線導体をさらに含む、請求項２５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公表番号】特表２００９−５０６５２６（Ｐ２００９−５０６５２６Ａ）
【公表日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００８−５２７４０６（Ｐ２００８−５２７４０６）
【出願日】平成１８年６月２７日（２００６．６．２７）
【国際出願番号】ＰＣＴ／ＥＰ２００６／０６３５８１
【国際公開番号】ＷＯ２００７／０２３０１１
【国際公開日】平成１９年３月１日（２００７．３．１）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成１８年６月２７日（２００６．６．２７）
【国際出願番号】ＰＣＴ／ＥＰ２００６／０６３５８１
【国際公開番号】ＷＯ２００７／０２３０１１
【国際公開日】平成１９年３月１日（２００７．３．１）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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