【課題】ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。 （もっと読む）

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。 （もっと読む）

【課題】本発明は少ない消去単位を有する不揮発性メモリ装置の動作方法を提供する。
【解決手段】本発明の不揮発性メモリ装置の動作方法は、ビットラインに接続された第１ストリングの接地選択ラインをフローティングし、ビットラインに接続された第２ストリングの接地選択ラインに消去禁止電圧を印加し、そして第１及び第２ストリング等に消去動作電圧を印加する。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】シリコンダイオードと電極膜との間のコンタクト抵抗が低い記憶装置及びその製造方法を提供する。
【解決手段】少なくとも上層部分が不純物が導入されシリコンを含有する半導体材料からなるシリコンダイオードを形成し、このシリコンダイオード上に、金属からなる金属層を堆積させる。次に、この金属層上に、金属の窒化物からなる金属窒化物層を堆積させ、次に、抵抗変化膜を形成する。その後、熱処理を施すことにより、シリコンダイオード、金属層及び金属窒化物層を反応させて、金属、シリコン及び窒素を含有する電極膜を形成する。これにより、記憶装置を製造する。 （もっと読む）

【課題】集積度が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体と、この積層体内に埋設され、絶縁膜及び電極膜１４の積層方向に延びるシリコンピラー３１と、電極膜１４とシリコンピラー３１との間に設けられた電荷蓄積層２６と、を設ける。そして、電極膜１４を、それぞれが電荷蓄積層２６を挟んでシリコンピラー３１に対向する複数の制御ゲート電極ＣＧａ及びＣＧｂに分割する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体ＯＳを用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ１６２、書き込み用トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルを有する半導体装置において、メモリセルへの情報の書き込みは、書き込み用トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードＦＧに電位を供給し、ノードＦＧに所定量の電荷を保持させることで行う。書き込みを１×１０^９回行う前後において、メモリセルのメモリウィンドウ幅の変化量は２％以内である。 （もっと読む）

クロスポイントメモリセル、不揮発性メモリアレイ、メモリセルを読み出す方法、メモリセルをプログラミングする方法、メモリセルへの書き込み方法およびメモリセルからの読み出し方法が記述される。一実施形態においては、クロスポイントメモリセルは、第一の方向に伸長するワード線と、第一の方向とは異なる第二の方向に伸長するビット線とを含み、ビット線およびワード線は、お互いに物理的に接触することなく交差する。クロスポイントメモリセルは、そのように交差する位置でワード線およびビット線の間に形成されるキャパシタを含む。キャパシタは、ワード線からビット線へと流れる直流電流およびビット線からワード線へと流れる直流電流を妨げるように構成された誘電体材料を含む。
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【課題】隣接セル間の干渉の影響を抑制し、データリテンション特性の向上を図ること。
【解決手段】本発明は、メモリ部と、制御部と、を備え、制御部は、複数の記憶領域ＭＥの全てに消去の情報を設定し、メモリセルトランジスタＴｒの全てについて消去の閾値に設定した後、記憶領域ＭＥにｎ（ｎは２以上の整数）値の情報を書き込み、記憶領域ＭＥに設けられたメモリセルトランジスタＴｒをｎ値の情報に応じた閾値に設定した状態で、情報の書き込み済みの記憶領域ＭＥに隣接する少なくとも１つの書き込み前の記憶領域ＭＥの情報が、メモリセルトランジスタＴｒの閾値として、消去の閾値よりも、ｎ値の情報に応じた閾値に近い値になるよう制御する。 （もっと読む）

【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。 （もっと読む）

【課題】安定した動作が可能な不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１主面１１０ｆと、第１主面とは反対側の第２主面１１０ｍと、を有する第１導電層１１０と、第１主面に対向し、第１主面に対して平行な平面を含む第３主面１２０ｆと、第３主面の第１主面とは反対の側に設けられた第４主面１２０ｍと、第３主面と第４主面とに接する側面１２０ｓと、第３主面と側面との間に設けられ、第３主面よりも曲率が高い角部１２０ｃと、を有する第２導電層１２０と、第１導電層と第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって電気抵抗が変化する抵抗変化層１３０と、第１導電層の第２主面に対向して設けられた整流素子７０と、を備えた不揮発性記憶装置が提供される。第３主面の面積は、第２主面の面積よりも小さい。 （もっと読む）

【課題】裏打ち領域におけるコンタクトホール形成領域を最適化することにより、記憶密度が向上された不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】本発明は、裏打ち領域２と、Ｘ方向に並ぶ２つのメモリセル領域１に挟まれる裏打ち領域２を有する。メモリセル領域１はメモリセル５０が配置される。メモリセル５０はＹ方向に離間された２つのメモリゲート１２と、これらのサイドウォールである２つの選択ゲート１７と、を有する。裏打ち領域２は、メモリセル領域１でＸ方向に並ぶメモリセル５０の選択ゲート１７のそれぞれと接続される、２本の選択ゲート線６を有する。それぞれ選択ゲート線６は、他方に向かって突出するコンタクトホール形成領域６ａを有する。それぞれのコンタクトホール形成領域６ａはＸ方向に離間されて形成されている。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、メモリ柱状半導体層３６と、メモリ柱状半導体層３６の側面を取り囲むように形成された電荷蓄積層を含むメモリゲート絶縁層３５と、メモリゲート絶縁層３５を取り囲むように形成された４層のワード線導電層３１ａ〜３１ｄと、ワード線導電層３１ａ〜３１ｄの上部を保護する２層の保護層３３ａ、３３ｂとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。下から２段目のステップＳＴ２は、その上面を２層の保護層３３ａ、３３ｂにて覆われ、下から１段目のステップＳＴ１は、その上面を１層の保護層３３ａにて覆われている。 （もっと読む）

【課題】ドライバ領域の増加を最小限に抑え、抵抗変化メモリの三次元化を実現する。
【解決手段】本発明の抵抗変化メモリは、半導体基板１１上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、第１乃至第（ｎ＋１）導電線Ｌ１（１），Ｌ２（１），…Ｌ（ｎ＋１）（１）を駆動する第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）とを備える。第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）のサイズは、第１ドライバから第（ｎ＋１）ドライバに向かって次第に大きくなる。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積が削減でき、チップサイズの小さな半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に、不純物をドープして形成したメモリセル拡散層７２を含むメモリセル領域７と、周辺回路拡散層８２とゲート電極４を含む周辺回路領域８を備え、メモリセル領域７ではメモリセル拡散層７２に接続されるビット配線１０Ａとして設けられ、周辺回路領域８では周辺回路拡散層８２あるいはゲート電極４２の何れかに接続する第１中間配線層１０Ｂとして設けられる第１配線と、メモリセル領域７ではメモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられ、周辺回路領域８では、コンタクトプラグの積層構造を介して周辺回路拡散層８２あるいはゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして設けられる第２配線２０とを具備する。 （もっと読む）

【課題】３次元的に形成したＤＲＡＭ用のトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０とを備える。これによれば、シリコンピラー１２の体積が小さくなるので、シリコンピラー１２内に形成されるトランジスタやサイリスタのリーク電流を低減できる。 （もっと読む）

炭素／トンネル障壁／炭素・ダイオード及び炭素／トンネル障壁／炭素・ダイオードの形成方法を開示する。炭素／トンネル障壁／炭素はメモリアレイ内でステアリング素子として用いられてもよい。メモリアレイ内の各メモリセルは可逆的抵抗性スイッチング素子、及びステアリング素子として炭素／トンネル障壁／炭素・ダイオードを含んでいてもよい。トンネル障壁は半導体又は絶縁体を含んでいてもよい。従って、ダイオードは炭素／半導体／炭素・ダイオードであってもよい。ダイオード内の半導体は真性であってもよいし、ドープされていてもよい。ダイオードが平衡状態にある場合は、半導体が空乏化されることがある。例えば、空乏領域が半導体領域の一端から他端まで延びるように、半導体が低濃度にドープされてもよい。ダイオードは炭素／絶縁体／炭素・ダイオードであってもよい。 （もっと読む）

【課題】周囲の不要なセルから受ける影響を低減出来る半導体記憶装置を提供する。
【解決手段】第１信号線と、第２信号線と、前記第１信号線に隣接しつつ形成された第１ダミー配線ＦＡＴ＿ＤＭＹ＿ＢＬと、前記第２信号線に隣接しつつ形成された第２ダミー配線ＦＡＴ＿ＤＭＹ＿ＷＬと、前記第１信号線と前記第２信号線とが交差する第１領域に設けられ、前記第１信号線と前記第２信号線によって電圧が印加されるメモリセルＭＣと、前記第１ダミー配線と前記第２ダミー配線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２ダミー配線とによって電圧が印加される第１ダミーセルと、前記第１、第２信号線に電圧印加可能なデコーダとを具備し、前記第１、第２ダミー配線の電位は、前記第１ダミーセルに逆バイアスが生じるように固定される。 （もっと読む）

【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】不揮発性メモリは、第１のトランジスタ２０及び第２のトランジスタ２１を有するメモリセルを有し、第１のトランジスタ２０は第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタ２１は酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される。 （もっと読む）

【課題】強誘電体キャパシタのキャパシタ誘電体膜がダメージを受けるのを抑制する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の上方に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１の導電膜２０、強誘電体膜２１、及び第２の導電膜を形成する工程と、第２の導電膜の上にハードマスク２３ａを形成する工程と、ハードマス２３ａをマスクにし、第２の導電膜をエッチングして上部電極２２ａにする工程と、強誘電体膜２１をパターニングしてキャパシタ誘電体膜にする工程と、第１の導電膜２０をエッチングして下部電極にする工程とを有し、第２の導電膜をエッチングする工程において、上部電極２２ａの横に強誘電体膜２１が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっている。 （もっと読む）