【課題】ダミー積層構造に電荷が蓄積されることを防止する。
【解決手段】実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。複数の第２導電層は、接地電位に固定される。 （もっと読む）

【課題】微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に隣り合う第１配線溝と第２配線溝を形成し、第１配線溝内に第１配線とその上の空間および第２配線溝内に第２配線とその上の空間を設け、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝と第２配線溝の幅が拡大されてなる第２マスク溝を形成し、第１マスク溝及び第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と第２マスク溝内の第２マスク絶縁膜を形成し、第１マスク絶縁膜及び第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成し、このホールに導電材料を充填してプラグを形成する、半導体装置の製造方法。 （もっと読む）

【課題】抵抗ランダムアクセスメモリアレイが、ヒューズアレイと同一の基板上に形成する方法及びその集積回路を提供する。
【解決手段】ランダムアクセスメモリとヒューズアレイは同一の有効材料を使用する。例えば、ヒューズアレイとメモリアレイは、有効スイッチング材料としてカルコゲニド材料を使用する。主アレイはトレンチ分離８２，８４の直交する組のパターンを使用し、ヒューズアレイは平行なトレンチ分離８２，８４の一つの組のみを使用する。結果として、ヒューズアレイは、隣接するトレンチ分離８２，８４の間で連続して延伸する導電線を有する。いくつかの実施形態では、この連続する線はヒューズを通る導電性パスの抵抗を低減する。 （もっと読む）

【課題】ラインパターン構造物の形成方法を提供すること。
【解決手段】ラインパターン構造物及びその形成方法において、ラインパターン構造物は切断部位を含むライン形状を有する少なくとも１つの第１ラインパターンを含む。最外郭に位置する前記第１ラインパターンと隣り合って前記第１ラインパターンと平行した延在ラインと、前記第１ラインパターンの切断部位と隣接する領域で前記第１ラインパターン方向へ向かうように前記延在ラインから突出された少なくとも１つの突出パターンを含む２つの第２ラインパターンを含む。前記ラインパターン構造物は不良が減少し、簡単な工程を通じて形成されてもよい。 （もっと読む）

【課題】記憶容量を増大した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１、第２積層構造体ＭＬ１、ＭＬ２、第１、第２半導体ピラーＳＰ１、ＳＰ２、半導体接続部ＣＰ、第１、第２接続部導電層ＢＧａ、ＢＧｂ、第１、第２ピラー部記憶層、及び、第１、第２接続部記憶層を備えた不揮発性半導体記憶装置が提供される。積層構造体は、交互に積層された複数の電極膜６１と、複数の電極間絶縁膜６２と、を有する。半導体ピラーは、積層構造体を貫通する。半導体接続部は、第１、第２半導体ピラーの一端を接続する。接続部導電層は半導体接続部に対向する。ピラー部記憶層は、電極膜と半導体ピラーとの間に設けられる。接続部記憶層は、接続部導電層と半導体接続部との間に設けられる。 （もっと読む）

【課題】従来の半導体記憶装置は、配線間の負荷のばらつきに起因して性能及び信頼性が低下する問題があった。
【解決手段】本発明の半導体記憶装置は、メモリセルＣ１〜Ｃ６が配置され、半導体基板に対して垂直方向に積層されるメモリ素子層ＭＬ１〜ＭＬ６と、ワード線Ｗ０〜Ｗ６が配置される第１の配線層群（Ｌ２、Ｌ４、Ｌ６）と、最上層配線層Ｌ１の配線を含む第１の配線（ビット線Ｂ０）と最下層配線層Ｌ７の配線を含む第２の配線（ビット線Ｂ１）とを含む第２の配線層群（Ｌ１、Ｌ３、Ｌ５、Ｌ７）と、を有し、メモリ素子層ＭＬ１〜ＭＬ６には、それぞれ同一の数のメモリセルが配置され、第１の配線Ｂ０と第２の配線Ｂ１は、第２の配線層群において交互に配置され、第１の配線Ｂ０は、最上層配線と、他の配線層に属し最上層配線と接続される配線とを含み、第２の配線Ｂ１は、最下層配線と、他の配線層に属し最下層配線と接続される配線とを含む。 （もっと読む）

【課題】カルコゲナイド材料は高融点金属やシリコン酸化膜との接着性が低いため、相変化メモリの製造工程中に剥離しやすいという課題があった。また、カルコゲナイド材料は熱安定性が低いため、相変化メモリの製造工程中に昇華しやすいという課題があった。
【解決手段】カルコゲナイド材料層の上部及び下部に導電性や絶縁性の接着層を形成して剥離強度を向上させる。また、カルコゲナイド材料層の側壁に窒化膜からなる保護膜を形成して昇華を抑制する。 （もっと読む）

【課題】不揮発性記憶装置における積層構造のアスペクト比の増加を抑制し、加工性の向上及び特性の均一化を達成する。
【解決手段】本実施形態の不揮発性記憶装置は、第１の方向に延びる複数本の第１上部配線と、前記第１上部配線と離間して設けられ、前記第１の方向と交差する第２の方向に延びる複数本の第１下部配線と、前記複数本の第１上部配線と、前記複数本の第１下部配線と、の間のそれぞれの交差位置に設けられ、異なる抵抗状態のあいだを遷移する遷移機能及び電流を整流する整流機能を有する第１機能層と、を有する。前記第１機能層は、第１金属層と、第１対向層と、前記第１金属層と、前記第１対向層と、の間に設けられ、前記第１金属層及び前記第１対向層のそれぞれに接する第１半導体層と、を有する。 （もっと読む）

【課題】動作マージンを確保した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアとを備え、前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高いことを特徴とする。 （もっと読む）

【課題】ピラーのアスペクト比が低い不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１方向に延びる第１導電部材と、前記第１方向に対して交差する第２方向に延びる第２導電部材と、を備える。前記第１導電部材における前記第２導電部材に接続される部分は、前記第２導電部材に向けて突出している。そして、前記第１導電部材においては、前記第１方向における抵抗率が前記第１導電部材が突出する第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化し、前記第２導電部材においては、前記第２方向における抵抗率が前記第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化する。 （もっと読む）

【課題】本発明の実施形態は、ビット線の配線抵抗を低減させることができる半導体記憶装置を提供する。
【解決手段】実施形態によれば、それぞれが複数のメモリセルを有し第１方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第１方向と交差する第２方向に配置された複数のメモリセルブロックと、前記第２方向に延在するとともに、前記第１方向に所定の間隔で設けられた複数の第１配線と、前記第１配線の上方、及び前記第１配線の下方の少なくともいずれかに設けられた第２配線と、前記第２配線の前記第２方向の両端部に設けられた前記第１配線と前記第２配線とを接続するコンタクトと、を備え、前記第２配線の前記第１方向に沿った幅寸法は、前記第１配線の前記第１方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。 （もっと読む）

【課題】より安定した動作を実現する一括加工型３次元積層型の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、メモリ部ＭＵと、メモリ部に併設された非メモリ部ＰＵと、を備えた不揮発性半導体記憶装置が提供される。メモリ部は、積層された複数の電極膜６１と、複数の電極膜どうしの間に設けられた電極間絶縁膜６２と、を含む積層構造体ＭＬと、積層構造体と積層された選択ゲート電極ＳＧと、積層構造体及び選択ゲート電極を貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの間に設けられた記憶層４８と、を含む。非メモリ部は、複数の電極膜の少なくとも１つと同層の部分を含むダミー導電膜６５と、選択ゲート電極と同層のダミー選択ゲート電極ＳＧｄと、ダミー導電膜に接続されたコンタクト電極と、ダミー選択ゲート電極に接続されたコンタクト電極と、を含む。 （もっと読む）

【課題】生産性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、積層構造体ＭＬと、選択ゲート電極ＳＧと、半導体ピラーＳＰと、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、選択ゲート絶縁膜ＳＧＩと、を備えた不揮発性半導体記憶装置が提供される。積層構造体は、第１方向に積層された複数の電極膜６１と、電極間絶縁膜６２と、を有する。選択ゲート電極は、積層構造体と積層された複数の選択ゲート導電膜７１と、選択ゲート導電膜間絶縁膜７２と、を有する。半導体ピラーは、積層構造体及び選択ゲート電極を第１方向に貫通する。記憶層は、電極膜と半導体ピラーとの間に、内側絶縁膜は、記憶層と半導体ピラーとの間に、外側絶縁膜は、記憶層と電極膜との間に、選択ゲート絶縁膜は、選択ゲート導電膜と半導体ピラーとの間に設けられる。 （もっと読む）

【課題】各メモリセルレイヤのメモリセルの積層順序を同じにすることで、メモリセルレイヤ間に生ずるメモリセル特性のばらつきを低減した積層構造の不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであることを特徴とする。 （もっと読む）

【課題】メモリセルから正確にデータを読み出すことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１ワード線１と、ビット線２と、抵抗変化材４とを備える。ビット線２は第１の面が第１ワード線１と対向するように第１ワード線１と交差する。抵抗変化材４は第１ワード線１とビット線２との各交差部に配置される。また半導体記憶装置は、第２ワード線３と、絶縁膜５とを備える。第２ワード線３はビット線２の第１の面とは反対側の第２の面と対向するようにビット線２と交差する。絶縁膜５は第２ワード線３とビット線２との各交差部に配置される。１つの第１ワード線１と１つの第２ワード線３とは、ビット線２を挟み込むように配置される。第２ワード線３、ビット線２、及び絶縁膜５は、各交差部において電界効果トランジスタを構成する。電界効果トランジスタと抵抗変化材４とにより１つのメモリセルが構成される。 （もっと読む）

【課題】データの保持時間を長くすることができるキャパシタレスＤＲＡＭの半導体装置及びその製造方法を提供する。
【解決手段】基板層４２、埋め込み絶縁層４３、及び半導体層４１が順次積層された基板１１と、半導体層４１の主面４１ａに形成され、Ｙ方向に延在し、半導体層４１よりなるピラー状電荷保持部２６と、ピラー状電荷保持部２６と埋め込み絶縁層４３との間に位置する半導体層４１よりなり、ピラー状電荷保持部２６と一体に形成され、Ｘ方向の幅がピラー状電荷保持部２６の幅よりも広い第１の板状チャネル部２５と、Ｘ方向から第１の板状チャネル部２５を挟む第１及び第２の不純物拡散領域３２，３３と、少なくともピラー状電荷保持部２６及び第１の板状チャネル部２５の上面に設けられた電極用絶縁膜３４と、電極用絶縁膜３４を覆うように設けられ、ピラー状電荷保持部２６に電圧を加える電荷保持用電極３５と、を有する。 （もっと読む）

【課題】大容量で、かつ低コストの不揮発性半導体記憶装置を実現することのできる技術を提供する。
【解決手段】周辺回路を含む基板上に、トランジスタと記録材料とが並列に接続されたメモリセルを、基板の厚さ方向に直列に複数接続した鎖状のメモリセル群と、その鎖状のメモリセル群の選択素子として機能するポリシリコンダイオードＰＤとを直列に接続することにより構成されるチェインセルにおいて、互いに抵抗値の異なる３つの相変化材料７ａ，７ｂ，７ｃを同心円状に重ねて記録材料を形成する。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）

【課題】コンタクト電極と配線とを安定して接続する。
【解決手段】実施形態の半導体装置は、平面形状がリング状の第１のコンタクト部４１を有する第１の配線４０と、第１の配線４０より下層に設けられる第２の配線５０と、コンタクト部４１のリング状の部分を貫通して、２つの配線４０，５０を電気的に接続するコンタクト電極６０とを含み、基板１１上に設けられる配線領域を具備する。 （もっと読む）

【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。 （もっと読む）