半導体記憶装置及びその製造方法
【課題】動作マージンを確保した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアとを備え、前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高いことを特徴とする。
【解決手段】半導体記憶装置は、複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアとを備え、前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高いことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）等の抵抗変化メモリは、クロスポイント型に形成される。そのため、容易にセルアレイの積層することができ、集積度を向上させることができる。しかし、セルアレイの積層数を単純に増やしてしまうと、コスト増大や歩留まり低下を招く場合がある。例えば、ある配線層とこの他の配線層との電気的接続を取る場合、これら配線層間にビアを形成する必要があるが、このビアを一層毎に形成していたのでは層数がそのままコスト増につながる。
【０００３】
そこで、従来では、予め複数のセルアレイを積層しておき、これら複数のセルアレイの配線層に対して同時に１回でビアを形成する製造方法が提案されている。この方法の場合、先ず、下から下層配線層、中間配線層、上層配線層を順次積層する。その際、中間配線層のビアとの接続部にスリットを形成しておく。次いで、このスリットを介して中間配線層の上から下層配線層に至るビアを形成する。その際、ビアは、側面に中間配線層の接続部との引っ掛かりとなる段差ができるように形成する。こうすることで、下層配線層と中間配線層を電気的に接続できる。更に、このように形成されたビアの上端に上層配線層を形成すれば、１回のビア形成で３層分の配線層を接続することができる。つまり、この方法によれば、セルアレイの積層数が増えても、ビアを形成するためのリソグラフィ及びエッチングの工程数の増加を抑え、コスト増と歩留まり低下を軽減することができる。
【０００４】
しかし、この製造方法では、１の中間配線層の接続部に形成されたスリットの位置に複数の配線に跨るビアを形成するため、一層毎にビアを形成する場合よりも中間配線層の接続部へのエッチングによる負担が大きくなる。そのため、中間配線層の接続部のスリット周辺が削られてしまい、結果としてビアとの接触が不安定になってしまう。このことは、下層配線層と中間配線層との間に積層されている配線層数が多くなるほど顕著になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３０１４０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、動作マージンを確保した半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る半導体記憶装置は、複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアとを備え、前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高いことを特徴とする。
【０００８】
本発明の実施形態に係る半導体記憶装置の製造方法は、半導体基板を形成する工程と、前記半導体基板上に第１配線を形成する工程と、前記第１配線上にメモリセルを形成する工程と、前記メモリセル上に前記第１配線よりも積層方向に厚く、且つ、抵抗率が高い材料で第２配線を形成する工程と、前記第２配線より上の第２高さから前記第１配線よりも下の第１高さに向けて積層方向に延びる、前記第１配線に側面が接続する柱状の第１ビア及び前記第２配線に側面が接続する柱状の第２配線を同時に形成する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置のメモリセルセルアレイの一部を示す斜視図である。
【図３】図２のＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。
【図４】同半導体記憶装置の可変抵抗素子の一例を示す模式的な断面図である。
【図５】同半導体記憶装置のワード線、ビット線及びビアの接続を示す概略図である。
【図６】図５のＩＩで示す点線で囲まれた部分の拡大図である。
【図７】図５のＩＩＩで示す点線で囲まれた部分の拡大図である。
【図８】同半導体記憶装置の製造方法を説明する図である。
【図９】同半導体記憶装置の製造方法を説明する図である。
【図１０】同半導体記憶装置の製造方法を説明する図である。
【図１１】同半導体記憶装置の製造方法を説明する図である。
【図１２】同半導体記憶装置の製造方法を説明する図である。
【図１３】同半導体記憶装置の製造方法を説明する図である。
【図１４】同半導体記憶装置の製造方法を説明する図である。
【図１５】同半導体記憶装置の製造方法を説明する図である。
【図１６】同半導体記憶装置の製造方法を説明する図である。
【図１７】同半導体記憶装置の製造方法を説明する図である。
【図１８】同半導体記憶装置の製造方法を説明する図である。
【図１９】同半導体記憶装置の製造方法を説明する図である。
【図２０】同半導体記憶装置の製造方法を説明する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら本発明の実施形態に係る半導体記憶装置及びその製造方法を説明する。
【００１１】
［半導体記憶装置の構成］
図１は、本発明の実施形態に係る半導体記憶装置のブロック図である。
【００１２】
この半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を複数積層してなるセルアレイブロックを備える。メモリセルアレイ１のビット線方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ７に転送する。コントローラ７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
【００１４】
また、コントローラ７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、コントローラ７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ８からのパルスの高さ・幅を制御する。このパラメータは、メモリ層ごとの書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１５】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１６】
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２のＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１７】
複数本のビット線ＢＬ（０）〜ＢＬ（２）が平行に配設され、これと交差して複数本のワード線ＷＬ（０）〜ＷＬ（２）が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１８】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１９】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ１が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２０】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２１】
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１０、１１の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１０を固定電位、電極層１１側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１１側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１１を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２３】
［メモリセルアレイ及びその周辺部の構造］
次に、メモリセルアレイ及びその周辺部の構造について説明する。
【００２４】
図５は、本実施形態に係る半導体記憶装置のワード線ＷＬ、ビット線ＢＬ及びビアＶの接続を示す概略図である。また、図６、図７は、それぞれ図５の点線円ＩＩ、ＩＩＩで囲まれた部分の拡大図である。なお、図５には、便宜上、左側にワード線方向の断面図、右側にビット線方向の断面図を示している。また、各ワード線及びビット線間には層間絶縁膜が形成されているが便宜上図示を省略している。
【００２５】
この半導体記憶装置には、下層から上層に掛けて、金属層ＭＬ１、ワード線ＷＬ１、ビット線ＢＬ１、ワード線ＷＬ２、ビット線ＢＬ２、・・・、ビット線ＢＬ５、ワード線ＷＬ５、及び金属層ＭＬ２が形成されている。金属層ＭＬ１、及びＭＬ２には、例えば、カラム制御回路２、ロウ制御回路３等の周辺回路や電源などに接続するための配線が形成されている。
【００２６】
また、ワード線ＷＬ１及びビット線ＢＬ１、ビット線ＢＬ１及びワード線ＷＬ２、・・・、並びにビット線ＢＬ４及びワード線ＷＬ５の各交差部には、それぞれ、メモリセルＭＣ１、ＭＣ２、・・・、並びにＭＣ８が形成されている。また、接続部Ｃ１１、Ｃ２１、・・・、Ｃ７１は同じ層に形成されている。また、接続部Ｃ１２、Ｃ２２、・・・、Ｃ７２及びワード線ＷＬ１は同じ層に形成されている。また、接続部Ｃ３３及びビット線ＢＬ１は同じ層に形成されている。また、接続部Ｃ１４及びワード線ＷＬ２は同じ層に形成されている。また、接続部Ｃ４５及びビット線ＢＬ２は同じ層に形成されている。また、接続部Ｃ１６、Ｃ２６、・・・、Ｃ７６及びワード線ＷＬ３は同じ層に形成されている。また、接続部Ｃ５７及びビット線ＢＬ３は同じ層に形成されている。また、接続部Ｃ１８及びワード線ＷＬ４は同じ層に形成されている。また、接続部Ｃ６９及びビット線ＷＬ４は同じ層に形成されている。また、接続部Ｃ１ａ、Ｃ２ａ、・・・、Ｃ７ａ及びワード線ＷＬ５は同じ層に形成されている。
【００２７】
さらに、この半導体記憶装置には、メモリセルアレイの周辺部において、ワード線ＷＬ、ビット線ＢＬ、及び金属層ＭＬを接続する積層方向に延びる複数のビアＶが形成されている。以下に、各ビアＶを列挙し説明する。
【００２８】
ビアＶ１１２は、金属層ＭＬ１に形成された接続部Ｃ１１とワード線ＷＬ１に形成された接続部Ｃ１２とを接続する。
【００２９】
ビアＶ１２６は、接続部Ｃ１２上面からワード線ＷＬ３に形成された接続部Ｃ１６下面までワード線ＷＬ２に形成された接続部Ｃ１４を介して形成されている。接続部Ｃ１４には、ワード線方向に幅ｗ１４のスリットＳ１４が形成されており、ビアＶ１２６はこのスリットＳ１４を埋めるように形成されている。つまり、ビアＶ１２６の断面形状は、このスリットＳ１４で定まる。具体的には、接続部Ｃ１６下面から接続部Ｃ１４上面までのワード線方向の幅がｗ１４よりも広いｗ１６、接続部Ｃ１４上面から接続部Ｃ１２上面までのワード線方向の幅がｗ１４と下層に行くほど狭まる階段状の断面となる。ビアＶ１２６は、接続部Ｃ１４に対してビアＶ１２６の接続部Ｃ１４上面の段差が引っ掛かることで、接続部Ｃ１２及びＣ１６と接続部Ｃ１４とを接続する。
【００３０】
ビアＶ１６ａは、接続部Ｃ１６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までワード線ＷＬ４に形成された接続部Ｃ１８及びワード線ＷＬ５に形成された接続部Ｃ１ａを介して形成されている。接続部Ｃ１８には、ワード線方向に幅ｗ１８のスリットＳ１８が、接続部Ｃ１ａには、ワード線方向に幅ｗ１８よりも広い幅ｗ１ａのスリットＳ１ａがそれぞれ形成されており、ビアＶ１６ａはこれらスリットＳ１８及びＳ１ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面から接続部Ｃ１ａ上面までのワード線方向の幅がｗ１ａよりも広いｗ１ｂ、接続部Ｃ１ａ上面から接続部Ｃ１８上面までのワード線方向の幅がｗ１ａ、接続部Ｃ１８上面から接続部Ｃ１６上面までの幅がｗ１８と下層に行くほど狭まる階段状の断面となる。ビアＶ１６ａは、接続部Ｃ１ａのスリットＳ１ａ及び接続部Ｃ１８のスリットＳ１８に対して引っ掛かることで段差を形成し、接続部Ｃ１６と接続部Ｃ１８及びＣ１ａとをビアＶ１６ａの底面と段差の底面及び側面とで接続する。
【００３１】
ビアＶ２１２は、金属層ＭＬ１に形成された接続部Ｃ２１とワード線ＷＬ１に形成された接続部Ｃ２２とを接続する。
【００３２】
ビアＶ２２６は、接続部Ｃ２２とワード線ＷＬ３に形成された接続部Ｃ２６とを接続する。
【００３３】
ビアＶ２６ａは、接続部Ｃ２６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までワード線ＷＬ５に形成された接続部Ｃ２ａを介して形成されている。接続部Ｃ２ａには、ワード線方向に幅ｗ２ａのスリットＳ２ａが形成されており、ビアＶ２６ａはこのスリットＳ２ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面の高さから接続部Ｃ２ａ上面までのワード線方向の幅がｗ２ａよりも広いｗ２ｂ、接続部Ｃ２ａ上面から接続部Ｃ２６上面までのワード線方向の幅がｗ２ａと下層に行くほど狭まる階段状の断面となる。ビアＶ２６ａは、接続部Ｃ２ａのスリットＳ２ａに対して引っ掛かることで段差を形成し、接続部Ｃ２６と接続部Ｃ２ａとをビアＶ２６ａの底面と段差の底面及び側面とで接続する。
【００３４】
ビアＶ３１２は、金属層ＭＬ１に形成された接続部Ｃ３１とワード線ＷＬ１の層に形成された接続部Ｃ３２とを接続する。なお、接続部Ｃ３２とワード線ＷＬ１とは接続していない。
【００３５】
ビアＶ３２６は、接続部Ｃ３２上面からワード線ＷＬ３の層に形成された接続部Ｃ３６下面までビット線ＢＬ１に形成された接続部Ｃ３３を介して形成されている。接続部Ｃ３３には、ビット線方向に幅ｗ３３のスリットＳ３３が形成されており、ビアＶ３２６はこのスリットＳ３３を埋めるように形成されている。具体的には、接続部Ｃ３６下面から接続部Ｃ３３上面までのビット線方向の幅がｗ３３よりも広いｗ３６、接続部Ｃ３３上面から接続部Ｃ３２上面までのビット線方向の幅がｗ３３と下層に行くほど狭まる階段状の断面となる。ビアＶ３２６は、接続部Ｃ３３のスリットＳ３３に対して引っ掛かることで段差を形成し、接続部Ｃ３２及びＣ３６と接続部Ｃ３３とをビアＶ３２６の底面及び上面と段差の底面及び側面とで接続する。なお、接続部Ｃ３２とワード線ＷＬ１とは接続していない。また、接続部Ｃ３６とワード線ＷＬ３とは接続していない。
【００３６】
ビアＶ４１２は、金属層ＭＬ１に形成された接続部Ｃ４１とワード線ＷＬ１の層に形成された接続部Ｃ４２とを接続する。なお、接続部Ｃ４２とワード線ＷＬ１とは接続していない。
【００３７】
ビアＶ４２６は、接続部Ｃ４２上面からワード線ＷＬ３の層に形成された接続部Ｃ４６下面までビット線ＢＬ２に形成された接続部Ｃ４５を介して形成されている。接続部Ｃ４５には、ビット線方向に幅ｗ４５のスリットＳ４５が形成されており、ビアＶ４２６はこのスリットＳ４５を埋めるように形成されている。具体的には、接続部Ｃ４６下面から接続部Ｃ４５上面までのビット線方向の幅がｗ４５よりも広いｗ４６、接続部Ｃ４５上面から接続部Ｃ４２上面までのビット線方向の幅がｗ４５と下層に行くほど狭まる階段状の断面となる。ビアＶ４２６は、接続部Ｃ４５のスリットＳ４５に対して引っ掛かることで段差を形成し、接続部Ｃ４２及びＣ４６と接続部Ｃ４５とをビアＶ４２６の底面及び上面と段差の底面及び側面とで接続する。なお、接続部Ｃ４２とワード線ＷＬ１とは接続していない。また、接続部Ｃ４６とワード線ＷＬ３とは接続していない。
【００３８】
ビアＶ５１２は、金属層ＭＬ１に形成された接続部Ｃ５１とワード線ＷＬ１の層に形成された接続部Ｃ５２とを接続する。なお、接続部Ｃ５２とワード線ＷＬ１とは接続していない。
【００３９】
ビアＶ５２６は、接続部Ｃ５２とワード線ＷＬ３の層に形成された接続部Ｃ５６とを接続する。なお、接続部Ｃ５６とワード線ＷＬ３とは接続していない。
【００４０】
ビアＶ５６ａは、接続部Ｃ５６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までビット線ＢＬ３に形成された接続部Ｃ５７及びワード線ＷＬ５の層に形成された接続部Ｃ５ａを介して形成されている。接続部Ｃ５７には、ビット線方向に幅ｗ５７のスリットＳ５７が、接続部Ｃ５ａには、ビット線方向に幅ｗ５７よりも広い幅ｗ５ａのスリットＳ５ａがそれぞれ形成されており、ビアＶ５６ａはこれらスリットＳ５７及びＳ５ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面から接続部Ｃ５ａ上面までのビット線方向の幅がｗ５ａよりも広いｗ５ｂ、接続部Ｃ５ａ上面から接続部Ｃ５７上面までのビット線方向の幅がｗ５ａ、接続部Ｃ５７上面から接続部Ｃ５６上面までの幅がｗ５７と下層に行くほど狭まる階段状の断面となる。ビアＶ５６ａは、接続部Ｃ５ａのスリットＳ５ａ及び接続部Ｃ５７のスリットＳ５７に対して引っ掛かることで段差を形成し、接続部Ｃ５６と接続部Ｃ５７及びＣ５ａとをビアＶ５６ａの底面と段差の底面及び側面とで接続する。なお、接続部Ｃ５ａとワード線ＷＬ５とは接続していない。
【００４１】
ビアＶ６１２は、金属層ＭＬ１に形成された接続部Ｃ６１とワード線ＷＬ１の層に形成された接続部Ｃ６２とを接続する。なお、接続部Ｃ６２とワード線ＷＬ１とは接続していない。
【００４２】
ビアＶ６２６は、接続部Ｃ６２とワード線ＷＬ３の層に形成された接続部Ｃ６６とを接続する。なお、接続部Ｃ６６とワード線ＷＬ３とは接続していない。
【００４３】
ビアＶ６６ａは、接続部Ｃ６６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までビット線ＢＬ４に形成された接続部Ｃ６９及びワード線ＷＬ５の層に形成された接続部Ｃ６ａを介して形成されている。接続部Ｃ６９には、ビット線方向に幅ｗ６９のスリットＳ６９が、接続部Ｃ６ａには、ビット線方向に幅ｗ６９よりも広い幅ｗ６ａのスリットＳ６ａがそれぞれ形成されており、ビアＶ６６ａはこれらスリットＳ６９及びＳ６ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面から接続部Ｃ６ａ上面までのビット線方向の幅がｗ６ａよりも広いｗ６ｂ、接続部Ｃ６ａ上面から接続部Ｃ６９上面までのビット線方向の幅がｗ６ａ、接続部Ｃ６９上面から接続部Ｃ６６上面までの幅がｗ６９と下層に行くほど狭まる階段状の断面となる。ビアＶ６６ａは、接続部Ｃ６ａのスリットＳ６ａ及び接続部Ｃ６９のスリットＳ６９に対して引っ掛かることで段差を形成し、接続部Ｃ６６と接続部Ｃ６９及びＣ６ａとをビアＶ６６ａの底面と段差の底面及び側面とで接続する。なお、接続部Ｃ６ａとワード線ＷＬ５とは接続していない。
【００４４】
ビアＶ７１２は、金属層ＭＬ１に形成された接続部Ｃ７１とワード線ＷＬ１の層に形成された接続部Ｃ７２とを接続する。なお、接続部Ｃ７２とワード線ＷＬ１とは接続していない。
【００４５】
ビアＶ７２６は、接続部Ｃ７２とワード線ＷＬ３の層に形成された接続部Ｃ７６とを接続する。なお、接続部Ｃ７６とワード線ＷＬ３とは接続していない。
【００４６】
ビアＶ７６ｂは、接続部Ｃ７６上面（第１高さ）から金属層ＭＬ２（第２高さ）に形成された接続部Ｃ７ｂ下面までワード線ＷＬ５の層に形成された接続部Ｃ７ａを介して形成されている。接続部Ｃ７ａには、ビット線方向に幅ｗ７ａのスリットＳ７ａが形成されており、ビアＶ７６ｂはこのスリットＳ７ａを埋めるように形成されている。具体的には、接続部Ｃ７ｂ下面から接続部Ｃ７ａ上面までのビット線方向の幅がｗ７ａよりも広いｗ７ｂ、接続部Ｃ７ａ上面から接続部Ｃ７６上面までのビット線方向の幅がｗ７ａと下層に行くほど狭まる階段状の断面となる。ビアＶ７６ｂは、接続部Ｃ７ａのスリットＳ７ａに対して引っ掛かることで段差を形成し、接続部Ｃ７６及びＣ７ｂと接続部Ｃ７ａとをビア７６ｂの底面及び上面と段差の底面及び側面とで接続する。なお、接続部Ｃ７ａとワード線ＷＬ５とは接続していない。
【００４７】
ここで、ビット線ＢＬ２及びワード線ＷＬ５（第２配線）は、他のワード線ＷＬ及びビット線ＢＬ（第１配線）よりも厚く形成されている。例えば、図６に示すように、ワード線ＷＬ４、ビット線ＢＬ４がそれぞれ厚さｔ８、ｔ９（ｔ８≒ｔ９）で形成されている一方、ワード線ＷＬ５は、ｔ８、ｔ９よりも厚いｔａ（＞ｔ８、ｔ９）で形成されている。
【００４８】
ここで、ビット線ＢＬ２及びワード線ＷＬ５と他のワード線ＷＬ及びビット線ＢＬが同じ抵抗率で形成されていた場合、ビット線ＢＬ２及びワード線ＷＬ５の抵抗値が、他のワード線ＷＬ及びビット線ＢＬの抵抗値よりも低くなってしまう。そのため、ビット線ＢＬ２及びワード線ＷＬ５は、他のワード線ＷＬ及びビット線ＢＬと同程度のシート抵抗にすべく、後述する製造方法によって他のワード線ＷＬ及びビット線ＢＬよりも抵抗率の高い材料で形成されている。このようにワード線ＷＬ及びビット線ＢＬのシート抵抗を同程度にすることにすることで、セルアレイ毎の書き込み／読み出し特性のバラツキを低減することができ、半導体記憶装置の動作安定性を確保することができる。
【００４９】
なお、接続部Ｃ３３、Ｃ４６、Ｃ５７、及びＣ６ａの下に残るメモリセル材料ＭＣ１´、ＭＣ４´、ＭＣ５´、及びＭＣＭＣ８´は、以下に説明する半導体記憶装置の製造方法の工程上残るものであり、これらメモリセル材料ＭＣ１´等の有無によって、半導体記憶装置の動作に影響するものではない。
【００５０】
［半導体記憶装置の製造方法］
次に、図５に示す半導体記憶装置の製造方法について説明する。ここでは、金属層ＭＬ１、ビアＶ１１２、Ｖ２１２、・・・、及びＶ７１２の形成から、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６の形成までの工程は、以下に示す上層の形成工程と同様であるため説明を省略する。なお、図８は、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６形成後の状態である。
【００５１】
以下では、図８に示す工程の後の工程について図９〜図２０を用いて説明する。なお、簡単のため図９〜図２０には層間絶縁膜を示していない。
【００５２】
始めに、図９に示すように、ビット線方向に分離したメモリセルＭＣ４の材料ＭＣ４´、メモリセル材料ＭＣ４´間の図示されない層間絶縁膜、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６の上面をＣＭＰによって平坦化した後、これらの上面にワード線ＷＬ３の材料ＷＬ３´とメモリセルＭＣ５の材料ＭＣ５´´を順次積層する。ここで、ワード線材料ＷＬ３´は、後に形成するワード線ＷＬ４の厚さｔ８、ビット線ＢＬ４の厚さｔ９（図６参照）と同程度の厚さｔ６で積層させる。また、このワード線材料ＷＬ３´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料を用いる。
【００５３】
続いて、図１０に示すように、メモリセル材料ＭＣ５´´、ワード線材料ＷＬ３´、及びメモリセル材料ＭＣ４´に対して、ワード線方向に深さがビット線ＢＬ２上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ４が自己整合的に形成される。また、ワード線ＷＬ３の層のうち、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６の位置には、それぞれ接続部Ｃ１６、Ｃ２６、・・・、及びＣ７６が形成される。
【００５４】
続いて、図１１に示すように、ワード線方向に分離したメモリセル材料ＭＣ５´、及びメモリセル材料ＭＣ５´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、こられの上面にビット線ＢＬ３（第１配線）の材料ＢＬ３´とメモリセルＭＣ６の材料ＭＣ６´´を順次積層する。ここで、ビット線材料ＢＬ３´は、上述の通り、ワード線ＷＬ４、ビット線ＢＬ４の厚さｔ８、ｔ９と同程度の厚さｔ７で積層させる。また、このビット線材料ＢＬ３´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料など、ワード線材料ＷＬ３´と同じ材料を用いる。
【００５５】
続いて、図１２に示すように、メモリセル材料ＭＣ６´´、ビット線材料ＢＬ３´、及びメモリセル材料ＭＣ５´に対して、ビット線方向に深さがワード線ＷＬ３上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ５が自己整合的に形成される。また、ビット線ＢＬ５の層のうち、接続部Ｃ５６の上方の位置には、スリットＳ５７を有する接続部Ｃ５７が形成される。なお、この工程における異方性エッチングの際、実際には、ワード線ＷＬ３には、後述するワード線ＷＬ４と同様に、オーバーエッチングによって上部が削られるガウジングが生じてしまう。
【００５６】
続いて、図１３に示すように、ビット線方向に分離したメモリセル材料ＭＣ６´、及びメモリセル材料ＭＣ６´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、こられの上面にワード線ＷＬ４（第１配線）の材料ＷＬ４´とメモリセルＭＣ７の材料ＭＣ７´´を順次積層する。ここで、ワード線材料ＷＬ４´は、上述の通り、厚さｔ８で積層させる。また、このワード線材料ＷＬ４´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料など、ワード線材料ＷＬ３´等と同じ材料を用いる。
【００５７】
続いて、図１４に示すように、メモリセル材料ＭＣ７´´、ワード線材料ＷＬ４´、及びメモリセル材料ＭＣ６´に対して、ワード線方向に深さがビット線ＢＬ３上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ６が自己整合的に形成される。また、ワード線ＷＬ４の層のうち、接続部Ｃ１６の上方の位置には、スリットＳ１８を有する接続部Ｃ１８が形成される。なお、この工程における異方性エッチングの際、実際には、後述するワード線ＷＬ４と同様、ビット線ＢＬ３の上部にはガウジングが生じてしまう。
【００５８】
続いて、図１５に示すように、ワード線方向に分離したメモリセル材料ＭＣ７´、及びメモリセル材料ＭＣ７´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、こられの上面にビット線ＢＬ４（第１配線）の材料ＢＬ４´とメモリセルＭＣ８の材料ＭＣ８´´を順次積層する。ここで、ビット線材料ＢＬ４´は、上述の通り、厚さｔ９で積層させる。また、このビット線材料ＢＬ５´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料など、ワード線材料ＷＬ３´等と同じ材料を用いる。
【００５９】
続いて、図１６に示すように、メモリセル材料ＭＣ８´´、ビット線材料ＢＬ４´、及びメモリセル材料ＭＣ７´に対して、ビット線方向に深さがワード線ＷＬ４上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ７が自己整合的に形成される。また、ビット線ＢＬ４の層のうち、接続部Ｃ６６の上方の位置には、スリットＳ６９を有する接続部Ｃ６９が形成される。なお、この工程における異方性エッチングの際、メモリセルＭＣ７間を確実に分離するためにオーバーエッチングを行う。その結果、図６に示すように、ワード線ＷＬ４のうち、隣接するメモリセルＭＣ７間の上部が削られてしまう。この現象をガウジングと称し、図６の例では、ワード線ＷＬ４の上面から、メモリセル間の底部までの距離ｄ８だけ低くなる。その結果、メモリセルＭＣ７間のワード線ＷＬの実効的な厚さは、ｔ８−ｄ８となり、ワード線ＷＬの他の部分、例えば、メモリセルＭＣ７が配置された下の部分よりも薄くなっている。
【００６０】
続いて、図１７に示すように、ビット線方向に分離したメモリセル材料ＭＣ８´、及びメモリセル材料ＭＣ８´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、これらの上面にワード線ＷＬ５（第２配線）の材料ＢＬ５´を積層する。ここで、ワード線材料ＷＬ５´は、配線ＷＬ４、ＢＬ４の厚さｔ８、ｔ９よりも厚い厚さｔａで積層させる。また、このワード線材料ＷＬ５´には、ワード線ＷＬ５とワード線ＷＬ４、ビット線ＢＬ４等とのシート抵抗が同じになるように、タングステンシードをＢ２Ｈ６とは異なる還元ガスを用いて還元させた材料を用いる。ここで還元ガスには、ＳｉＨ４等を用いることができる。これによって、ワード線材料ＷＬ５´のグレインスケールを、ビット線ＢＬ３等のグレインスケールよりも小さくすることができる。換言すれば、ワード線材料ＷＬ５´の抵抗率は、ビット線材料ＢＬ３´等の抵抗率よりも高くなる。その結果、ワード線ＷＬ５をビット線ＢＬ３等よりも大きな断面積、つまり厚く形成した場合でも、シート抵抗を同程度にすることができる。なお、還元ガスを変更する他、シード膜を変更することでビット線材料ＢＬ３´等よりも抵抗率を高めても良い。
【００６１】
続いて、図１８に示すように、ワード線材料ＷＬ５´、及びメモリセル材料ＭＣ８´に対して、ワード線方向に深さがビット線ＢＬ４上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝及びメモリセル材料ＭＣ８´上に後に形成する金属層ＭＬ２の下面の高さまで絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ８が自己整合的に形成される。また、ワード線ＷＬ５の層のうち、接続部Ｃ１８、Ｃ２６、Ｃ５７、Ｃ６９、及びＣ７６の上方の位置には、それぞれスリットＳ１ａを有する接続部Ｃ１ａ、スリットＳ２ａを有する接続部Ｃ２ａ、スリットＳ５ａを有する接続部Ｃ５ａ、スリットＳ６ａを有する接続部Ｃ６ａ、及びスリットＳ７ａを有する接続部Ｃ７ａが形成される。なお、この工程における異方性エッチングの際、実際には、前述したワード線ＷＬ４と同様、ビット線ＢＬ４の上部にはガウジングが生じる場合がある。エッチングにより分離するメモリセル層が１層であるため、エッチング条件によっては、ガウジングの発生量は小さくなる。
【００６２】
続いて、図１９に示すように、図示されない層間絶縁膜に対し、接続部Ｃ１６、Ｃ２６、Ｃ５６、Ｃ６６、及びＣ７６の位置に、それぞれ後に形成する金属層ＭＬ２の下面の高さからワード線ＷＬ３の層の上面に至る積層方向に延びるビアホールＨ１６ａ、Ｈ２６ａ、Ｈ５６ａ、Ｈ６６ａ、及びＨ７６ａをＲＩＥ等の異方性エッチングによって一括に形成する。ここで、各ビアホールの中間層に位置する接続部、つまり、スリットを有する接続部Ｃ１８、Ｃ５７、Ｃ５ａ、Ｃ６９、Ｃ６ａ、及びＣ７ａの上面のスリット側は、異方性エッチングによっていわゆる「肩やられ」と呼ばれる掘り込みが生じてしまう。ここで、「肩」とは接続部のスリットに面する上部付近を指す。この肩やられが、接続部Ｃ１８等の下面に達すると肩落ちが発生し、接続部はビアＶの側面とでしか接触しなくなる。その結果、ビアＶと接続部Ｃとの接触を不安定化させ、これによって、半導体記憶装置の加工マージン及び動作マージンが損なわれてしまう。特に、より上層の接続部には、より大きな掘り込み量となる。具体的には、ビアホールＨ５６ａの場合、金属層ＭＬ２下面から接続部Ｃ５６上面まで一括にエッチングされるが、この場合、下層にある接続部Ｃ５７よりも上層にある接続部Ｃ５ａの方が、より長い時間エッチングによるストレスを受ける。その結果、スリットＳ５ａの上面内側の形状は、理想的には、図７中ＩＶで示す点線のような、接続部Ｃ５ａの肩がほぼ直角であり、ビアＶ５６ａの段差が明確に形成され、接続部Ｃ５ａの肩と段差の底部及び側面が接する形状であるべきところが、実際には、図７中Ｖで示す実線のようにビアＶ５６ａの肩が削られてお椀型になってしまう。同様に、ビアホールＨ１６ａ、Ｈ２６ａ、Ｈ６６ａ、及びＨ７６ｂの形成の場合、接続部Ｃ１ａ、Ｃ２ａ、Ｃ６ａ、及びＣ７ａにおける掘り込み量が最も大きくなる。この場合、ビアＶ５６ａの彫り込み量が大きくなっても、スリットＳ５ａに面する接続部Ｃ５ａの下部にほぼ直線部分が存在すれば、ビア５６ａに段差ができていると解することができ、型落ちは発生していないということができる。すなわち、ビアＶ５６ａが接続部Ｃ５ａに引っかかっているといえ、ビアＶ５６ａと接続部Ｃ５ａが側面のみで接している場合に比べ接触面積が増えているからである。
【００６３】
しかし、本実施形態の場合、ワード線ＷＬ５と他のビット線ＢＬ４等のシート抵抗を同等に維持しつつ、ワード線ＷＬ５を他のビット線ＢＬ４等よりも厚く形成することができるため、肩落ちを防止することにより動作マージンの低下を抑制することができる。さらには、加工マージンが向上し、メモリセルＭＣの高さを大きくすることができる。その結果、メモリセルＭＣの非書き込み、読み出し時の逆方向電流を減らすことができる。
【００６４】
なお、ビアＶ１２６、Ｖ２２６、・・・、Ｖ７２６の形成の際にも、これらビアＶ１２６、Ｖ２２６、・・・、Ｖ７２６の最上に位置するビット線ＢＬ２に形成されたスリットＳ４５を有する接続部Ｃ４５に最も大きな掘り込み量となる。しかし、この場合も、ビット線ＢＬ２を、ワード線ＷＬ５に形成すれば良い。
【００６５】
最後に、図２０に示すように、ビアホールＨ１６ａ、Ｈ２６ａ、Ｈ５６ａ、Ｈ６６ａ、及びＨ７６ａを導電材料で埋め、ビアＶ１６ａ、Ｖ２６ａ、Ｖ５６ａ、Ｖ６６ａ、及びＶ７６ａを形成する。その後、ビアＶ７６ａの上面に金属層Ｍ２を形成すると図５に示す半導体記憶装置となる。
【００６６】
［まとめ］
最後に、あらためて上記半導体記憶装置の製造方法を実行した場合における動作マージン及び加工マージンへの影響を与える。
【００６７】
先ず、１点目として、メモリセルＭＣ形成の際のワード線ＷＬ、ビット線ＢＬに生じるガウジングについて考える。上述の通り、本実施形態に係る半導体記憶装置の製造方法の場合、上面がメモリセルＭＣと接触していない最上層のワード線ＷＬ５を除き、ガウジングが生じてしまう。すなわち、最上層のワード線ＷＬ５上にはメモリセルを配置しないため、メモリセル間を分離する工程が無いからである。一方、ワード線ＷＬ５の場合、ワード線ＷＬ４、ビット線ＢＬ４のような異方性エッチングによるガウジングが生じない。その結果、仮に、全てのワード線ＷＬ及びビット線ＢＬを同じ材料、同じ厚さで形成した場合、最上層のワード線ＷＬ５とその他のワード線ＷＬ、ビット線ＢＬとの特性にバラツキが生じ、動作マージンの低下につながる。
【００６８】
次に、２点目として、ビアＶ（ビアホールＨ）形成の際にスリットＳを有する接続部Ｃに生じる肩落ちについて考える。上述の通り、本実施形態に係る半導体記憶装置の製造方法の場合、ビアホールの中間層に位置するスリットを有する接続部のうち、より上層にある接続部の掘り込み量がより大きくなる。その際、肩やられが発生すると動作マージンの低下につながる。
【００６９】
１点目の問題については、ワード線ＷＬ５を他のワード線ＷＬ、ビット線ＢＬよりも薄くすることで解決できる。この場合、ワード線ＷＬ５のシート抵抗が大きくなるため、他のワード線ＷＬ、ビット線ＢＬのガウジングによって生じるシート抵抗の低下を補償し、それぞれの配線の抵抗値をほぼ一定とすることができる。
【００７０】
２点目の問題については、ワード線ＷＬ５、ビット線ＢＬ２を他のワード線ＷＬ、ビット線ＢＬよりも厚くすることで解決できる。この場合、より掘り込み量が大きい接続部Ｃ５ａ等のエッチングに対する加工マージンを十分に確保することができる。
【００７１】
しかし、上記１点目の問題の解決手段と２点目の問題の解決手段とは相反している。つまり、上記のように、ワード線ＷＬ、ビット線ＢＬの厚さの調整のみによって、１点目の問題及び２点目の問題を同時に解決することはできない。
【００７２】
その点、本実施形態では、ワード線ＷＬ５、ビット線ＢＬ２を、その他のワード線ＷＬ、ビット線ＢＬと対し、より厚くするばかりでなく、材料のグレインサイズを小さくしている。これにより、他のワード線ＷＬ、ビット線ＢＬとのシート抵抗のばらつきを低減できるばかりでなく、肩落ちに対して十分に厚さの接続部を形成することができる。つまり、本実施形態によれば、加工マージン及び動作マージンを確保した半導体記憶装置及びその製造方法を提供することができる。
【００７３】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【００７４】
上記実施形態では、メモリセルにＲｅＲＡＭを用いているが、クロスポイント型のメモリセルであれば適用することができる。
【００７５】
また、上記実施形態では、メモリセルの形成の際、メモリセル材料を２層ずつ加工する製造方法について説明したが、ビアを複数層に亘り一括して形成する製造方法であれば、メモリセル材料は１層ずつ加工する製造方法であっても良い。また、最上層の配線の膜厚みを厚くするだけでなく、上層から下層にいくに従い配線の膜厚を徐々に薄くしていくことも可能である。この際には、各層の配線の抵抗を調整するために、最上層から下層にいくに従い、配線の抵抗率を低くすることも可能である。その結果、加工マージン及び動作マージンをさらに向上できる。
【符号の説明】
【００７６】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・コントローラ、９・・・パルスジェネレータ、１０、１１・・・電極層、１２・・・記録層、１３・・・メタル層。
【技術分野】
【０００１】
本発明の実施の形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）等の抵抗変化メモリは、クロスポイント型に形成される。そのため、容易にセルアレイの積層することができ、集積度を向上させることができる。しかし、セルアレイの積層数を単純に増やしてしまうと、コスト増大や歩留まり低下を招く場合がある。例えば、ある配線層とこの他の配線層との電気的接続を取る場合、これら配線層間にビアを形成する必要があるが、このビアを一層毎に形成していたのでは層数がそのままコスト増につながる。
【０００３】
そこで、従来では、予め複数のセルアレイを積層しておき、これら複数のセルアレイの配線層に対して同時に１回でビアを形成する製造方法が提案されている。この方法の場合、先ず、下から下層配線層、中間配線層、上層配線層を順次積層する。その際、中間配線層のビアとの接続部にスリットを形成しておく。次いで、このスリットを介して中間配線層の上から下層配線層に至るビアを形成する。その際、ビアは、側面に中間配線層の接続部との引っ掛かりとなる段差ができるように形成する。こうすることで、下層配線層と中間配線層を電気的に接続できる。更に、このように形成されたビアの上端に上層配線層を形成すれば、１回のビア形成で３層分の配線層を接続することができる。つまり、この方法によれば、セルアレイの積層数が増えても、ビアを形成するためのリソグラフィ及びエッチングの工程数の増加を抑え、コスト増と歩留まり低下を軽減することができる。
【０００４】
しかし、この製造方法では、１の中間配線層の接続部に形成されたスリットの位置に複数の配線に跨るビアを形成するため、一層毎にビアを形成する場合よりも中間配線層の接続部へのエッチングによる負担が大きくなる。そのため、中間配線層の接続部のスリット周辺が削られてしまい、結果としてビアとの接触が不安定になってしまう。このことは、下層配線層と中間配線層との間に積層されている配線層数が多くなるほど顕著になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３０１４０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、動作マージンを確保した半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る半導体記憶装置は、複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアとを備え、前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高いことを特徴とする。
【０００８】
本発明の実施形態に係る半導体記憶装置の製造方法は、半導体基板を形成する工程と、前記半導体基板上に第１配線を形成する工程と、前記第１配線上にメモリセルを形成する工程と、前記メモリセル上に前記第１配線よりも積層方向に厚く、且つ、抵抗率が高い材料で第２配線を形成する工程と、前記第２配線より上の第２高さから前記第１配線よりも下の第１高さに向けて積層方向に延びる、前記第１配線に側面が接続する柱状の第１ビア及び前記第２配線に側面が接続する柱状の第２配線を同時に形成する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置のメモリセルセルアレイの一部を示す斜視図である。
【図３】図２のＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。
【図４】同半導体記憶装置の可変抵抗素子の一例を示す模式的な断面図である。
【図５】同半導体記憶装置のワード線、ビット線及びビアの接続を示す概略図である。
【図６】図５のＩＩで示す点線で囲まれた部分の拡大図である。
【図７】図５のＩＩＩで示す点線で囲まれた部分の拡大図である。
【図８】同半導体記憶装置の製造方法を説明する図である。
【図９】同半導体記憶装置の製造方法を説明する図である。
【図１０】同半導体記憶装置の製造方法を説明する図である。
【図１１】同半導体記憶装置の製造方法を説明する図である。
【図１２】同半導体記憶装置の製造方法を説明する図である。
【図１３】同半導体記憶装置の製造方法を説明する図である。
【図１４】同半導体記憶装置の製造方法を説明する図である。
【図１５】同半導体記憶装置の製造方法を説明する図である。
【図１６】同半導体記憶装置の製造方法を説明する図である。
【図１７】同半導体記憶装置の製造方法を説明する図である。
【図１８】同半導体記憶装置の製造方法を説明する図である。
【図１９】同半導体記憶装置の製造方法を説明する図である。
【図２０】同半導体記憶装置の製造方法を説明する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら本発明の実施形態に係る半導体記憶装置及びその製造方法を説明する。
【００１１】
［半導体記憶装置の構成］
図１は、本発明の実施形態に係る半導体記憶装置のブロック図である。
【００１２】
この半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を複数積層してなるセルアレイブロックを備える。メモリセルアレイ１のビット線方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ７に転送する。コントローラ７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
【００１４】
また、コントローラ７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、コントローラ７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ８からのパルスの高さ・幅を制御する。このパラメータは、メモリ層ごとの書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１５】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１６】
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２のＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１７】
複数本のビット線ＢＬ（０）〜ＢＬ（２）が平行に配設され、これと交差して複数本のワード線ＷＬ（０）〜ＷＬ（２）が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１８】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１９】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ１が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２０】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２１】
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１０、１１の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１０を固定電位、電極層１１側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１１側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１１を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２３】
［メモリセルアレイ及びその周辺部の構造］
次に、メモリセルアレイ及びその周辺部の構造について説明する。
【００２４】
図５は、本実施形態に係る半導体記憶装置のワード線ＷＬ、ビット線ＢＬ及びビアＶの接続を示す概略図である。また、図６、図７は、それぞれ図５の点線円ＩＩ、ＩＩＩで囲まれた部分の拡大図である。なお、図５には、便宜上、左側にワード線方向の断面図、右側にビット線方向の断面図を示している。また、各ワード線及びビット線間には層間絶縁膜が形成されているが便宜上図示を省略している。
【００２５】
この半導体記憶装置には、下層から上層に掛けて、金属層ＭＬ１、ワード線ＷＬ１、ビット線ＢＬ１、ワード線ＷＬ２、ビット線ＢＬ２、・・・、ビット線ＢＬ５、ワード線ＷＬ５、及び金属層ＭＬ２が形成されている。金属層ＭＬ１、及びＭＬ２には、例えば、カラム制御回路２、ロウ制御回路３等の周辺回路や電源などに接続するための配線が形成されている。
【００２６】
また、ワード線ＷＬ１及びビット線ＢＬ１、ビット線ＢＬ１及びワード線ＷＬ２、・・・、並びにビット線ＢＬ４及びワード線ＷＬ５の各交差部には、それぞれ、メモリセルＭＣ１、ＭＣ２、・・・、並びにＭＣ８が形成されている。また、接続部Ｃ１１、Ｃ２１、・・・、Ｃ７１は同じ層に形成されている。また、接続部Ｃ１２、Ｃ２２、・・・、Ｃ７２及びワード線ＷＬ１は同じ層に形成されている。また、接続部Ｃ３３及びビット線ＢＬ１は同じ層に形成されている。また、接続部Ｃ１４及びワード線ＷＬ２は同じ層に形成されている。また、接続部Ｃ４５及びビット線ＢＬ２は同じ層に形成されている。また、接続部Ｃ１６、Ｃ２６、・・・、Ｃ７６及びワード線ＷＬ３は同じ層に形成されている。また、接続部Ｃ５７及びビット線ＢＬ３は同じ層に形成されている。また、接続部Ｃ１８及びワード線ＷＬ４は同じ層に形成されている。また、接続部Ｃ６９及びビット線ＷＬ４は同じ層に形成されている。また、接続部Ｃ１ａ、Ｃ２ａ、・・・、Ｃ７ａ及びワード線ＷＬ５は同じ層に形成されている。
【００２７】
さらに、この半導体記憶装置には、メモリセルアレイの周辺部において、ワード線ＷＬ、ビット線ＢＬ、及び金属層ＭＬを接続する積層方向に延びる複数のビアＶが形成されている。以下に、各ビアＶを列挙し説明する。
【００２８】
ビアＶ１１２は、金属層ＭＬ１に形成された接続部Ｃ１１とワード線ＷＬ１に形成された接続部Ｃ１２とを接続する。
【００２９】
ビアＶ１２６は、接続部Ｃ１２上面からワード線ＷＬ３に形成された接続部Ｃ１６下面までワード線ＷＬ２に形成された接続部Ｃ１４を介して形成されている。接続部Ｃ１４には、ワード線方向に幅ｗ１４のスリットＳ１４が形成されており、ビアＶ１２６はこのスリットＳ１４を埋めるように形成されている。つまり、ビアＶ１２６の断面形状は、このスリットＳ１４で定まる。具体的には、接続部Ｃ１６下面から接続部Ｃ１４上面までのワード線方向の幅がｗ１４よりも広いｗ１６、接続部Ｃ１４上面から接続部Ｃ１２上面までのワード線方向の幅がｗ１４と下層に行くほど狭まる階段状の断面となる。ビアＶ１２６は、接続部Ｃ１４に対してビアＶ１２６の接続部Ｃ１４上面の段差が引っ掛かることで、接続部Ｃ１２及びＣ１６と接続部Ｃ１４とを接続する。
【００３０】
ビアＶ１６ａは、接続部Ｃ１６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までワード線ＷＬ４に形成された接続部Ｃ１８及びワード線ＷＬ５に形成された接続部Ｃ１ａを介して形成されている。接続部Ｃ１８には、ワード線方向に幅ｗ１８のスリットＳ１８が、接続部Ｃ１ａには、ワード線方向に幅ｗ１８よりも広い幅ｗ１ａのスリットＳ１ａがそれぞれ形成されており、ビアＶ１６ａはこれらスリットＳ１８及びＳ１ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面から接続部Ｃ１ａ上面までのワード線方向の幅がｗ１ａよりも広いｗ１ｂ、接続部Ｃ１ａ上面から接続部Ｃ１８上面までのワード線方向の幅がｗ１ａ、接続部Ｃ１８上面から接続部Ｃ１６上面までの幅がｗ１８と下層に行くほど狭まる階段状の断面となる。ビアＶ１６ａは、接続部Ｃ１ａのスリットＳ１ａ及び接続部Ｃ１８のスリットＳ１８に対して引っ掛かることで段差を形成し、接続部Ｃ１６と接続部Ｃ１８及びＣ１ａとをビアＶ１６ａの底面と段差の底面及び側面とで接続する。
【００３１】
ビアＶ２１２は、金属層ＭＬ１に形成された接続部Ｃ２１とワード線ＷＬ１に形成された接続部Ｃ２２とを接続する。
【００３２】
ビアＶ２２６は、接続部Ｃ２２とワード線ＷＬ３に形成された接続部Ｃ２６とを接続する。
【００３３】
ビアＶ２６ａは、接続部Ｃ２６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までワード線ＷＬ５に形成された接続部Ｃ２ａを介して形成されている。接続部Ｃ２ａには、ワード線方向に幅ｗ２ａのスリットＳ２ａが形成されており、ビアＶ２６ａはこのスリットＳ２ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面の高さから接続部Ｃ２ａ上面までのワード線方向の幅がｗ２ａよりも広いｗ２ｂ、接続部Ｃ２ａ上面から接続部Ｃ２６上面までのワード線方向の幅がｗ２ａと下層に行くほど狭まる階段状の断面となる。ビアＶ２６ａは、接続部Ｃ２ａのスリットＳ２ａに対して引っ掛かることで段差を形成し、接続部Ｃ２６と接続部Ｃ２ａとをビアＶ２６ａの底面と段差の底面及び側面とで接続する。
【００３４】
ビアＶ３１２は、金属層ＭＬ１に形成された接続部Ｃ３１とワード線ＷＬ１の層に形成された接続部Ｃ３２とを接続する。なお、接続部Ｃ３２とワード線ＷＬ１とは接続していない。
【００３５】
ビアＶ３２６は、接続部Ｃ３２上面からワード線ＷＬ３の層に形成された接続部Ｃ３６下面までビット線ＢＬ１に形成された接続部Ｃ３３を介して形成されている。接続部Ｃ３３には、ビット線方向に幅ｗ３３のスリットＳ３３が形成されており、ビアＶ３２６はこのスリットＳ３３を埋めるように形成されている。具体的には、接続部Ｃ３６下面から接続部Ｃ３３上面までのビット線方向の幅がｗ３３よりも広いｗ３６、接続部Ｃ３３上面から接続部Ｃ３２上面までのビット線方向の幅がｗ３３と下層に行くほど狭まる階段状の断面となる。ビアＶ３２６は、接続部Ｃ３３のスリットＳ３３に対して引っ掛かることで段差を形成し、接続部Ｃ３２及びＣ３６と接続部Ｃ３３とをビアＶ３２６の底面及び上面と段差の底面及び側面とで接続する。なお、接続部Ｃ３２とワード線ＷＬ１とは接続していない。また、接続部Ｃ３６とワード線ＷＬ３とは接続していない。
【００３６】
ビアＶ４１２は、金属層ＭＬ１に形成された接続部Ｃ４１とワード線ＷＬ１の層に形成された接続部Ｃ４２とを接続する。なお、接続部Ｃ４２とワード線ＷＬ１とは接続していない。
【００３７】
ビアＶ４２６は、接続部Ｃ４２上面からワード線ＷＬ３の層に形成された接続部Ｃ４６下面までビット線ＢＬ２に形成された接続部Ｃ４５を介して形成されている。接続部Ｃ４５には、ビット線方向に幅ｗ４５のスリットＳ４５が形成されており、ビアＶ４２６はこのスリットＳ４５を埋めるように形成されている。具体的には、接続部Ｃ４６下面から接続部Ｃ４５上面までのビット線方向の幅がｗ４５よりも広いｗ４６、接続部Ｃ４５上面から接続部Ｃ４２上面までのビット線方向の幅がｗ４５と下層に行くほど狭まる階段状の断面となる。ビアＶ４２６は、接続部Ｃ４５のスリットＳ４５に対して引っ掛かることで段差を形成し、接続部Ｃ４２及びＣ４６と接続部Ｃ４５とをビアＶ４２６の底面及び上面と段差の底面及び側面とで接続する。なお、接続部Ｃ４２とワード線ＷＬ１とは接続していない。また、接続部Ｃ４６とワード線ＷＬ３とは接続していない。
【００３８】
ビアＶ５１２は、金属層ＭＬ１に形成された接続部Ｃ５１とワード線ＷＬ１の層に形成された接続部Ｃ５２とを接続する。なお、接続部Ｃ５２とワード線ＷＬ１とは接続していない。
【００３９】
ビアＶ５２６は、接続部Ｃ５２とワード線ＷＬ３の層に形成された接続部Ｃ５６とを接続する。なお、接続部Ｃ５６とワード線ＷＬ３とは接続していない。
【００４０】
ビアＶ５６ａは、接続部Ｃ５６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までビット線ＢＬ３に形成された接続部Ｃ５７及びワード線ＷＬ５の層に形成された接続部Ｃ５ａを介して形成されている。接続部Ｃ５７には、ビット線方向に幅ｗ５７のスリットＳ５７が、接続部Ｃ５ａには、ビット線方向に幅ｗ５７よりも広い幅ｗ５ａのスリットＳ５ａがそれぞれ形成されており、ビアＶ５６ａはこれらスリットＳ５７及びＳ５ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面から接続部Ｃ５ａ上面までのビット線方向の幅がｗ５ａよりも広いｗ５ｂ、接続部Ｃ５ａ上面から接続部Ｃ５７上面までのビット線方向の幅がｗ５ａ、接続部Ｃ５７上面から接続部Ｃ５６上面までの幅がｗ５７と下層に行くほど狭まる階段状の断面となる。ビアＶ５６ａは、接続部Ｃ５ａのスリットＳ５ａ及び接続部Ｃ５７のスリットＳ５７に対して引っ掛かることで段差を形成し、接続部Ｃ５６と接続部Ｃ５７及びＣ５ａとをビアＶ５６ａの底面と段差の底面及び側面とで接続する。なお、接続部Ｃ５ａとワード線ＷＬ５とは接続していない。
【００４１】
ビアＶ６１２は、金属層ＭＬ１に形成された接続部Ｃ６１とワード線ＷＬ１の層に形成された接続部Ｃ６２とを接続する。なお、接続部Ｃ６２とワード線ＷＬ１とは接続していない。
【００４２】
ビアＶ６２６は、接続部Ｃ６２とワード線ＷＬ３の層に形成された接続部Ｃ６６とを接続する。なお、接続部Ｃ６６とワード線ＷＬ３とは接続していない。
【００４３】
ビアＶ６６ａは、接続部Ｃ６６上面（第１高さ）から金属層ＭＬ２下面（第２高さ）までビット線ＢＬ４に形成された接続部Ｃ６９及びワード線ＷＬ５の層に形成された接続部Ｃ６ａを介して形成されている。接続部Ｃ６９には、ビット線方向に幅ｗ６９のスリットＳ６９が、接続部Ｃ６ａには、ビット線方向に幅ｗ６９よりも広い幅ｗ６ａのスリットＳ６ａがそれぞれ形成されており、ビアＶ６６ａはこれらスリットＳ６９及びＳ６ａを埋めるように形成されている。具体的には、金属層ＭＬ２下面から接続部Ｃ６ａ上面までのビット線方向の幅がｗ６ａよりも広いｗ６ｂ、接続部Ｃ６ａ上面から接続部Ｃ６９上面までのビット線方向の幅がｗ６ａ、接続部Ｃ６９上面から接続部Ｃ６６上面までの幅がｗ６９と下層に行くほど狭まる階段状の断面となる。ビアＶ６６ａは、接続部Ｃ６ａのスリットＳ６ａ及び接続部Ｃ６９のスリットＳ６９に対して引っ掛かることで段差を形成し、接続部Ｃ６６と接続部Ｃ６９及びＣ６ａとをビアＶ６６ａの底面と段差の底面及び側面とで接続する。なお、接続部Ｃ６ａとワード線ＷＬ５とは接続していない。
【００４４】
ビアＶ７１２は、金属層ＭＬ１に形成された接続部Ｃ７１とワード線ＷＬ１の層に形成された接続部Ｃ７２とを接続する。なお、接続部Ｃ７２とワード線ＷＬ１とは接続していない。
【００４５】
ビアＶ７２６は、接続部Ｃ７２とワード線ＷＬ３の層に形成された接続部Ｃ７６とを接続する。なお、接続部Ｃ７６とワード線ＷＬ３とは接続していない。
【００４６】
ビアＶ７６ｂは、接続部Ｃ７６上面（第１高さ）から金属層ＭＬ２（第２高さ）に形成された接続部Ｃ７ｂ下面までワード線ＷＬ５の層に形成された接続部Ｃ７ａを介して形成されている。接続部Ｃ７ａには、ビット線方向に幅ｗ７ａのスリットＳ７ａが形成されており、ビアＶ７６ｂはこのスリットＳ７ａを埋めるように形成されている。具体的には、接続部Ｃ７ｂ下面から接続部Ｃ７ａ上面までのビット線方向の幅がｗ７ａよりも広いｗ７ｂ、接続部Ｃ７ａ上面から接続部Ｃ７６上面までのビット線方向の幅がｗ７ａと下層に行くほど狭まる階段状の断面となる。ビアＶ７６ｂは、接続部Ｃ７ａのスリットＳ７ａに対して引っ掛かることで段差を形成し、接続部Ｃ７６及びＣ７ｂと接続部Ｃ７ａとをビア７６ｂの底面及び上面と段差の底面及び側面とで接続する。なお、接続部Ｃ７ａとワード線ＷＬ５とは接続していない。
【００４７】
ここで、ビット線ＢＬ２及びワード線ＷＬ５（第２配線）は、他のワード線ＷＬ及びビット線ＢＬ（第１配線）よりも厚く形成されている。例えば、図６に示すように、ワード線ＷＬ４、ビット線ＢＬ４がそれぞれ厚さｔ８、ｔ９（ｔ８≒ｔ９）で形成されている一方、ワード線ＷＬ５は、ｔ８、ｔ９よりも厚いｔａ（＞ｔ８、ｔ９）で形成されている。
【００４８】
ここで、ビット線ＢＬ２及びワード線ＷＬ５と他のワード線ＷＬ及びビット線ＢＬが同じ抵抗率で形成されていた場合、ビット線ＢＬ２及びワード線ＷＬ５の抵抗値が、他のワード線ＷＬ及びビット線ＢＬの抵抗値よりも低くなってしまう。そのため、ビット線ＢＬ２及びワード線ＷＬ５は、他のワード線ＷＬ及びビット線ＢＬと同程度のシート抵抗にすべく、後述する製造方法によって他のワード線ＷＬ及びビット線ＢＬよりも抵抗率の高い材料で形成されている。このようにワード線ＷＬ及びビット線ＢＬのシート抵抗を同程度にすることにすることで、セルアレイ毎の書き込み／読み出し特性のバラツキを低減することができ、半導体記憶装置の動作安定性を確保することができる。
【００４９】
なお、接続部Ｃ３３、Ｃ４６、Ｃ５７、及びＣ６ａの下に残るメモリセル材料ＭＣ１´、ＭＣ４´、ＭＣ５´、及びＭＣＭＣ８´は、以下に説明する半導体記憶装置の製造方法の工程上残るものであり、これらメモリセル材料ＭＣ１´等の有無によって、半導体記憶装置の動作に影響するものではない。
【００５０】
［半導体記憶装置の製造方法］
次に、図５に示す半導体記憶装置の製造方法について説明する。ここでは、金属層ＭＬ１、ビアＶ１１２、Ｖ２１２、・・・、及びＶ７１２の形成から、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６の形成までの工程は、以下に示す上層の形成工程と同様であるため説明を省略する。なお、図８は、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６形成後の状態である。
【００５１】
以下では、図８に示す工程の後の工程について図９〜図２０を用いて説明する。なお、簡単のため図９〜図２０には層間絶縁膜を示していない。
【００５２】
始めに、図９に示すように、ビット線方向に分離したメモリセルＭＣ４の材料ＭＣ４´、メモリセル材料ＭＣ４´間の図示されない層間絶縁膜、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６の上面をＣＭＰによって平坦化した後、これらの上面にワード線ＷＬ３の材料ＷＬ３´とメモリセルＭＣ５の材料ＭＣ５´´を順次積層する。ここで、ワード線材料ＷＬ３´は、後に形成するワード線ＷＬ４の厚さｔ８、ビット線ＢＬ４の厚さｔ９（図６参照）と同程度の厚さｔ６で積層させる。また、このワード線材料ＷＬ３´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料を用いる。
【００５３】
続いて、図１０に示すように、メモリセル材料ＭＣ５´´、ワード線材料ＷＬ３´、及びメモリセル材料ＭＣ４´に対して、ワード線方向に深さがビット線ＢＬ２上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ４が自己整合的に形成される。また、ワード線ＷＬ３の層のうち、ビアＶ１２６、Ｖ２２６、・・・、及びＶ７２６の位置には、それぞれ接続部Ｃ１６、Ｃ２６、・・・、及びＣ７６が形成される。
【００５４】
続いて、図１１に示すように、ワード線方向に分離したメモリセル材料ＭＣ５´、及びメモリセル材料ＭＣ５´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、こられの上面にビット線ＢＬ３（第１配線）の材料ＢＬ３´とメモリセルＭＣ６の材料ＭＣ６´´を順次積層する。ここで、ビット線材料ＢＬ３´は、上述の通り、ワード線ＷＬ４、ビット線ＢＬ４の厚さｔ８、ｔ９と同程度の厚さｔ７で積層させる。また、このビット線材料ＢＬ３´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料など、ワード線材料ＷＬ３´と同じ材料を用いる。
【００５５】
続いて、図１２に示すように、メモリセル材料ＭＣ６´´、ビット線材料ＢＬ３´、及びメモリセル材料ＭＣ５´に対して、ビット線方向に深さがワード線ＷＬ３上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ５が自己整合的に形成される。また、ビット線ＢＬ５の層のうち、接続部Ｃ５６の上方の位置には、スリットＳ５７を有する接続部Ｃ５７が形成される。なお、この工程における異方性エッチングの際、実際には、ワード線ＷＬ３には、後述するワード線ＷＬ４と同様に、オーバーエッチングによって上部が削られるガウジングが生じてしまう。
【００５６】
続いて、図１３に示すように、ビット線方向に分離したメモリセル材料ＭＣ６´、及びメモリセル材料ＭＣ６´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、こられの上面にワード線ＷＬ４（第１配線）の材料ＷＬ４´とメモリセルＭＣ７の材料ＭＣ７´´を順次積層する。ここで、ワード線材料ＷＬ４´は、上述の通り、厚さｔ８で積層させる。また、このワード線材料ＷＬ４´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料など、ワード線材料ＷＬ３´等と同じ材料を用いる。
【００５７】
続いて、図１４に示すように、メモリセル材料ＭＣ７´´、ワード線材料ＷＬ４´、及びメモリセル材料ＭＣ６´に対して、ワード線方向に深さがビット線ＢＬ３上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ６が自己整合的に形成される。また、ワード線ＷＬ４の層のうち、接続部Ｃ１６の上方の位置には、スリットＳ１８を有する接続部Ｃ１８が形成される。なお、この工程における異方性エッチングの際、実際には、後述するワード線ＷＬ４と同様、ビット線ＢＬ３の上部にはガウジングが生じてしまう。
【００５８】
続いて、図１５に示すように、ワード線方向に分離したメモリセル材料ＭＣ７´、及びメモリセル材料ＭＣ７´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、こられの上面にビット線ＢＬ４（第１配線）の材料ＢＬ４´とメモリセルＭＣ８の材料ＭＣ８´´を順次積層する。ここで、ビット線材料ＢＬ４´は、上述の通り、厚さｔ９で積層させる。また、このビット線材料ＢＬ５´には、例えば、タングステンシードをＢ２Ｈ６で還元させた材料など、ワード線材料ＷＬ３´等と同じ材料を用いる。
【００５９】
続いて、図１６に示すように、メモリセル材料ＭＣ８´´、ビット線材料ＢＬ４´、及びメモリセル材料ＭＣ７´に対して、ビット線方向に深さがワード線ＷＬ４上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝に絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ７が自己整合的に形成される。また、ビット線ＢＬ４の層のうち、接続部Ｃ６６の上方の位置には、スリットＳ６９を有する接続部Ｃ６９が形成される。なお、この工程における異方性エッチングの際、メモリセルＭＣ７間を確実に分離するためにオーバーエッチングを行う。その結果、図６に示すように、ワード線ＷＬ４のうち、隣接するメモリセルＭＣ７間の上部が削られてしまう。この現象をガウジングと称し、図６の例では、ワード線ＷＬ４の上面から、メモリセル間の底部までの距離ｄ８だけ低くなる。その結果、メモリセルＭＣ７間のワード線ＷＬの実効的な厚さは、ｔ８−ｄ８となり、ワード線ＷＬの他の部分、例えば、メモリセルＭＣ７が配置された下の部分よりも薄くなっている。
【００６０】
続いて、図１７に示すように、ビット線方向に分離したメモリセル材料ＭＣ８´、及びメモリセル材料ＭＣ８´間の図示されない層間絶縁膜の上面をＣＭＰによって平坦化した後、これらの上面にワード線ＷＬ５（第２配線）の材料ＢＬ５´を積層する。ここで、ワード線材料ＷＬ５´は、配線ＷＬ４、ＢＬ４の厚さｔ８、ｔ９よりも厚い厚さｔａで積層させる。また、このワード線材料ＷＬ５´には、ワード線ＷＬ５とワード線ＷＬ４、ビット線ＢＬ４等とのシート抵抗が同じになるように、タングステンシードをＢ２Ｈ６とは異なる還元ガスを用いて還元させた材料を用いる。ここで還元ガスには、ＳｉＨ４等を用いることができる。これによって、ワード線材料ＷＬ５´のグレインスケールを、ビット線ＢＬ３等のグレインスケールよりも小さくすることができる。換言すれば、ワード線材料ＷＬ５´の抵抗率は、ビット線材料ＢＬ３´等の抵抗率よりも高くなる。その結果、ワード線ＷＬ５をビット線ＢＬ３等よりも大きな断面積、つまり厚く形成した場合でも、シート抵抗を同程度にすることができる。なお、還元ガスを変更する他、シード膜を変更することでビット線材料ＢＬ３´等よりも抵抗率を高めても良い。
【００６１】
続いて、図１８に示すように、ワード線材料ＷＬ５´、及びメモリセル材料ＭＣ８´に対して、ワード線方向に深さがビット線ＢＬ４上面に至る溝をＲＩＥ等の異方性エッチングによって形成する。その後、これら形成した溝及びメモリセル材料ＭＣ８´上に後に形成する金属層ＭＬ２の下面の高さまで絶縁材料を埋め、層間絶縁膜を形成する。これによって、メモリセルＭＣ８が自己整合的に形成される。また、ワード線ＷＬ５の層のうち、接続部Ｃ１８、Ｃ２６、Ｃ５７、Ｃ６９、及びＣ７６の上方の位置には、それぞれスリットＳ１ａを有する接続部Ｃ１ａ、スリットＳ２ａを有する接続部Ｃ２ａ、スリットＳ５ａを有する接続部Ｃ５ａ、スリットＳ６ａを有する接続部Ｃ６ａ、及びスリットＳ７ａを有する接続部Ｃ７ａが形成される。なお、この工程における異方性エッチングの際、実際には、前述したワード線ＷＬ４と同様、ビット線ＢＬ４の上部にはガウジングが生じる場合がある。エッチングにより分離するメモリセル層が１層であるため、エッチング条件によっては、ガウジングの発生量は小さくなる。
【００６２】
続いて、図１９に示すように、図示されない層間絶縁膜に対し、接続部Ｃ１６、Ｃ２６、Ｃ５６、Ｃ６６、及びＣ７６の位置に、それぞれ後に形成する金属層ＭＬ２の下面の高さからワード線ＷＬ３の層の上面に至る積層方向に延びるビアホールＨ１６ａ、Ｈ２６ａ、Ｈ５６ａ、Ｈ６６ａ、及びＨ７６ａをＲＩＥ等の異方性エッチングによって一括に形成する。ここで、各ビアホールの中間層に位置する接続部、つまり、スリットを有する接続部Ｃ１８、Ｃ５７、Ｃ５ａ、Ｃ６９、Ｃ６ａ、及びＣ７ａの上面のスリット側は、異方性エッチングによっていわゆる「肩やられ」と呼ばれる掘り込みが生じてしまう。ここで、「肩」とは接続部のスリットに面する上部付近を指す。この肩やられが、接続部Ｃ１８等の下面に達すると肩落ちが発生し、接続部はビアＶの側面とでしか接触しなくなる。その結果、ビアＶと接続部Ｃとの接触を不安定化させ、これによって、半導体記憶装置の加工マージン及び動作マージンが損なわれてしまう。特に、より上層の接続部には、より大きな掘り込み量となる。具体的には、ビアホールＨ５６ａの場合、金属層ＭＬ２下面から接続部Ｃ５６上面まで一括にエッチングされるが、この場合、下層にある接続部Ｃ５７よりも上層にある接続部Ｃ５ａの方が、より長い時間エッチングによるストレスを受ける。その結果、スリットＳ５ａの上面内側の形状は、理想的には、図７中ＩＶで示す点線のような、接続部Ｃ５ａの肩がほぼ直角であり、ビアＶ５６ａの段差が明確に形成され、接続部Ｃ５ａの肩と段差の底部及び側面が接する形状であるべきところが、実際には、図７中Ｖで示す実線のようにビアＶ５６ａの肩が削られてお椀型になってしまう。同様に、ビアホールＨ１６ａ、Ｈ２６ａ、Ｈ６６ａ、及びＨ７６ｂの形成の場合、接続部Ｃ１ａ、Ｃ２ａ、Ｃ６ａ、及びＣ７ａにおける掘り込み量が最も大きくなる。この場合、ビアＶ５６ａの彫り込み量が大きくなっても、スリットＳ５ａに面する接続部Ｃ５ａの下部にほぼ直線部分が存在すれば、ビア５６ａに段差ができていると解することができ、型落ちは発生していないということができる。すなわち、ビアＶ５６ａが接続部Ｃ５ａに引っかかっているといえ、ビアＶ５６ａと接続部Ｃ５ａが側面のみで接している場合に比べ接触面積が増えているからである。
【００６３】
しかし、本実施形態の場合、ワード線ＷＬ５と他のビット線ＢＬ４等のシート抵抗を同等に維持しつつ、ワード線ＷＬ５を他のビット線ＢＬ４等よりも厚く形成することができるため、肩落ちを防止することにより動作マージンの低下を抑制することができる。さらには、加工マージンが向上し、メモリセルＭＣの高さを大きくすることができる。その結果、メモリセルＭＣの非書き込み、読み出し時の逆方向電流を減らすことができる。
【００６４】
なお、ビアＶ１２６、Ｖ２２６、・・・、Ｖ７２６の形成の際にも、これらビアＶ１２６、Ｖ２２６、・・・、Ｖ７２６の最上に位置するビット線ＢＬ２に形成されたスリットＳ４５を有する接続部Ｃ４５に最も大きな掘り込み量となる。しかし、この場合も、ビット線ＢＬ２を、ワード線ＷＬ５に形成すれば良い。
【００６５】
最後に、図２０に示すように、ビアホールＨ１６ａ、Ｈ２６ａ、Ｈ５６ａ、Ｈ６６ａ、及びＨ７６ａを導電材料で埋め、ビアＶ１６ａ、Ｖ２６ａ、Ｖ５６ａ、Ｖ６６ａ、及びＶ７６ａを形成する。その後、ビアＶ７６ａの上面に金属層Ｍ２を形成すると図５に示す半導体記憶装置となる。
【００６６】
［まとめ］
最後に、あらためて上記半導体記憶装置の製造方法を実行した場合における動作マージン及び加工マージンへの影響を与える。
【００６７】
先ず、１点目として、メモリセルＭＣ形成の際のワード線ＷＬ、ビット線ＢＬに生じるガウジングについて考える。上述の通り、本実施形態に係る半導体記憶装置の製造方法の場合、上面がメモリセルＭＣと接触していない最上層のワード線ＷＬ５を除き、ガウジングが生じてしまう。すなわち、最上層のワード線ＷＬ５上にはメモリセルを配置しないため、メモリセル間を分離する工程が無いからである。一方、ワード線ＷＬ５の場合、ワード線ＷＬ４、ビット線ＢＬ４のような異方性エッチングによるガウジングが生じない。その結果、仮に、全てのワード線ＷＬ及びビット線ＢＬを同じ材料、同じ厚さで形成した場合、最上層のワード線ＷＬ５とその他のワード線ＷＬ、ビット線ＢＬとの特性にバラツキが生じ、動作マージンの低下につながる。
【００６８】
次に、２点目として、ビアＶ（ビアホールＨ）形成の際にスリットＳを有する接続部Ｃに生じる肩落ちについて考える。上述の通り、本実施形態に係る半導体記憶装置の製造方法の場合、ビアホールの中間層に位置するスリットを有する接続部のうち、より上層にある接続部の掘り込み量がより大きくなる。その際、肩やられが発生すると動作マージンの低下につながる。
【００６９】
１点目の問題については、ワード線ＷＬ５を他のワード線ＷＬ、ビット線ＢＬよりも薄くすることで解決できる。この場合、ワード線ＷＬ５のシート抵抗が大きくなるため、他のワード線ＷＬ、ビット線ＢＬのガウジングによって生じるシート抵抗の低下を補償し、それぞれの配線の抵抗値をほぼ一定とすることができる。
【００７０】
２点目の問題については、ワード線ＷＬ５、ビット線ＢＬ２を他のワード線ＷＬ、ビット線ＢＬよりも厚くすることで解決できる。この場合、より掘り込み量が大きい接続部Ｃ５ａ等のエッチングに対する加工マージンを十分に確保することができる。
【００７１】
しかし、上記１点目の問題の解決手段と２点目の問題の解決手段とは相反している。つまり、上記のように、ワード線ＷＬ、ビット線ＢＬの厚さの調整のみによって、１点目の問題及び２点目の問題を同時に解決することはできない。
【００７２】
その点、本実施形態では、ワード線ＷＬ５、ビット線ＢＬ２を、その他のワード線ＷＬ、ビット線ＢＬと対し、より厚くするばかりでなく、材料のグレインサイズを小さくしている。これにより、他のワード線ＷＬ、ビット線ＢＬとのシート抵抗のばらつきを低減できるばかりでなく、肩落ちに対して十分に厚さの接続部を形成することができる。つまり、本実施形態によれば、加工マージン及び動作マージンを確保した半導体記憶装置及びその製造方法を提供することができる。
【００７３】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【００７４】
上記実施形態では、メモリセルにＲｅＲＡＭを用いているが、クロスポイント型のメモリセルであれば適用することができる。
【００７５】
また、上記実施形態では、メモリセルの形成の際、メモリセル材料を２層ずつ加工する製造方法について説明したが、ビアを複数層に亘り一括して形成する製造方法であれば、メモリセル材料は１層ずつ加工する製造方法であっても良い。また、最上層の配線の膜厚みを厚くするだけでなく、上層から下層にいくに従い配線の膜厚を徐々に薄くしていくことも可能である。この際には、各層の配線の抵抗を調整するために、最上層から下層にいくに従い、配線の抵抗率を低くすることも可能である。その結果、加工マージン及び動作マージンをさらに向上できる。
【符号の説明】
【００７６】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・コントローラ、９・・・パルスジェネレータ、１０、１１・・・電極層、１２・・・記録層、１３・・・メタル層。
【特許請求の範囲】
【請求項１】
複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、
第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、
前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアと
を備え、
前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高い
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１配線の上面に前記複数のメモリセルが所定の間隔で形成され、
前記複数のメモリセル間において、前記第１配線の厚さが薄くなっている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２ビアに接続する前記第２配線の接続部の第２配線表面からの掘り込み量は、前記第１ビアに接続する前記第１配線の接続部の第１配線表面からの掘り込み量よりも大きい
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板を形成する工程と、
前記半導体基板上に第１配線を形成する工程と、
前記第１配線上にメモリセルを形成する工程と、
前記メモリセル上に前記第１配線よりも積層方向に厚く、且つ、抵抗率が高い材料で第２配線を形成する工程と、
前記第２配線より上の第２高さから前記第１配線よりも下の第１高さに向けて積層方向に延びる、前記第１配線に側面が接続する柱状の第１ビア及び前記第２配線に側面が接続する柱状の第２配線を同時に形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第１配線を形成する工程は、タングステンシード層を積層する工程と、このタングステンシード層をＢ２Ｈ６で還元する工程とを有し、
前記第２配線を形成する工程は、タングステンシード層を積層する工程と、このタングステンシード層をＳｉＨ４又はＢ２Ｈ６で還元する工程とを有する
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項１】
複数のメモリセル及び前記複数のメモリセルを選択する複数の選択配線を有するセルアレイを複数積層してなるセルアレイブロックと、
第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうちの所定の第１配線が側面に接続された柱状の第１ビアと、
前記第１高さから第２高さまで積層方向に延び、前記セルアレイブロックの選択配線のうち前記第１配線よりも上層の所定の第２配線が側面に接続された柱状の第２ビアと
を備え、
前記第２配線は、前記第１配線よりも積層方向に厚く、且つ、前記第１配線よりも抵抗率が高い
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１配線の上面に前記複数のメモリセルが所定の間隔で形成され、
前記複数のメモリセル間において、前記第１配線の厚さが薄くなっている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２ビアに接続する前記第２配線の接続部の第２配線表面からの掘り込み量は、前記第１ビアに接続する前記第１配線の接続部の第１配線表面からの掘り込み量よりも大きい
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板を形成する工程と、
前記半導体基板上に第１配線を形成する工程と、
前記第１配線上にメモリセルを形成する工程と、
前記メモリセル上に前記第１配線よりも積層方向に厚く、且つ、抵抗率が高い材料で第２配線を形成する工程と、
前記第２配線より上の第２高さから前記第１配線よりも下の第１高さに向けて積層方向に延びる、前記第１配線に側面が接続する柱状の第１ビア及び前記第２配線に側面が接続する柱状の第２配線を同時に形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第１配線を形成する工程は、タングステンシード層を積層する工程と、このタングステンシード層をＢ２Ｈ６で還元する工程とを有し、
前記第２配線を形成する工程は、タングステンシード層を積層する工程と、このタングステンシード層をＳｉＨ４又はＢ２Ｈ６で還元する工程とを有する
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−３３８２８（Ｐ２０１２−３３８２８Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７３９３３（Ｐ２０１０−１７３９３３）
【出願日】平成２２年８月２日（２０１０．８．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年８月２日（２０１０．８．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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