【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】誤書込みを防止することが可能な記憶装置を提供する。
【解決手段】複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタである。 （もっと読む）

【課題】論理回路の動作特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、多層配線層と、第１能動素子３ａ、容量素子１９および周辺回路を有する記憶回路２００と、第２能動素子３ｂを有する論理回路１００と、記憶回路領域２００に形成されており、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃと、論理回路領域１００に形成されており、能動素子３ｂと第１配線８ａとを電気的に接続する接続コンタクト１３ａと、を備え、第１配線８ａは、容量素子１９が埋め込まれた配線層のうち最下層の配線層の層間絶縁膜７ａに位置しており、接続コンタクト１３ａは、容量コンタクト１３ｃと同一層に設けられており、第１配線８ａと接続コンタクト１３ａは、デュアルダマシン構造を有している。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】電源電圧の供給が停止した後もデータ保持可能な記憶素子を提供する。消費電力の低減可能な信号処理回路を提供する。
【解決手段】クロック信号に同期してデータを保持する記憶素子において、酸化物半導体層にチャネルが形成されるトランジスタ及び容量素子を用いることより、電源電圧の供給が停止した間もデータ保持ができる。ここで、電源電圧の供給を停止する前に、クロック信号のレベルを一定に保った状態で当該トランジスタをオフ状態とすることにより、データを正確に容量素子に保持させることができる。また、このような記憶素子を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電源電圧の供給停止を可能とし、当該システム全体の消費電力を削減することができる。 （もっと読む）

【課題】デバイス特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。 （もっと読む）

【課題】製造が容易なＮＡＮＤ型半導体記憶装置の製造方法を提供する。
【解決手段】製造方法は、基板１０１上に第１絶縁膜１０５及び第２絶縁膜１０６を交互に積層して積層体１１０を形成する工程と、第１絶縁膜１０５及び第２絶縁膜１０６の積層方向に延び、積層体１１０を貫通する貫通孔１１４を形成する工程と、貫通孔１１４の内面上に、ＭＯＮＯＳ１１６を構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、トンネル誘電体膜上にチャネル半導体１１７を形成する工程と、積層体１１０にトレンチ１２１を形成する工程と、トレンチ１２１を介してエッチングを施すことにより、第２絶縁膜１０６を除去する工程と、第２絶縁膜１０６を除去した後の空間内に導電材料を埋め込む工程と、を備える。 （もっと読む）

【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板７０と、絶縁体の開口部ＰＯＰを介してその上面が露出するパッド９０と、パッド９０下方において半導体基板７０のキャパシタ領域９１内に設けられる複数のキャパシタ１と、を具備し、キャパシタ１は、所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられ、キャパシタ１の２つの電極にそれぞれ接続されるコンタクト１８Ａ，１８Ｇは、開口部ＰＯＰと上下に重ならない位置に設けられている。 （もっと読む）

【課題】ＤＲＡＭメモリアレイに用いられるセミコンダクタ・オン・インシュレータ型トランジスタを提供する。
【解決手段】ＳＯＩ型のトランジスタは、半導体物質層６０（ＳＯＩ層）と、この半導体物質層６０の内部を通って走るゲート線６５ａ，６５ｂ，６６ｃと、このゲート線６５ａ，６５ｂ，６６ｃに沿ってソース拡散領域７０ａ、７０ｂ、７０ｃよりも遠くまで延びるドレイン拡散領域６４と、このドレイン拡散領域６４よりも上方にあるソース拡散領域７０ａ、７０ｂ、７０ｃと、ドレイン拡散領域６４まで延びるドレインコンタクト７９と、ソース拡散領域まで延びるソースコンタクトと、を備え、これらドレインコンタクト７９及びソースコンタクトは、ゲート線６５ａ，６５ｂ，６６ｃと平行に走る平面内にある。 （もっと読む）

【課題】金属コンタクトを安定に形成できる半導体装置の製造方法を提供する。
【解決手段】セル領域にストレージノードコンタクトプラグ１２を形成するステップと、第１の層間絶縁膜１７を形成するステップと、周辺領域の第１の層間絶縁膜上に第１のビットライン２０を形成するステップと、第２の層間絶縁膜２２を形成するステップと、周辺領域の第２の層間絶縁膜上に第１のビットラインと電気的に接続された第２のビットライン２５を形成するステップと、セル領域のストレージノードコンタクトプラグの上面を露出させるステップと、セル領域にストレージノードコンタクトプラグと接するキャパシタを形成するステップと、キャパシタが形成された基板の全面に第３の層間絶縁膜３１を形成するステップと、周辺領域の第３の層間絶縁膜を貫通して第２のビットラインに接する金属コンタクト３３を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】マルチポートメモリーとして機能する場合に、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置等を提供する。
【解決手段】メモリーセルアレイ１０を有する半導体記憶装置１００は、第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、第１のワードラインによって選択されたメモリーセルに接続される一対の第１のビットライン及び第１の相補ビットラインと、前記第２のワードラインによって選択されたメモリーセルに接続される第２のビットラインとを含み、第２のワードラインは、対応する一対の第１のビットライン及び第１の相補ビットラインに対し、上面から見て第１の方向又は該第１の方向の反対方向に隣接して、第２の方向に延びるように配置される。 （もっと読む）

【課題】メモリセルの特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】メモリセルは、ダイオード層、可変抵抗層、及び電極層を備える。ダイオード層は、整流素子として機能する。可変抵抗層は、可変抵抗素子として機能する。電極層は、可変抵抗層とダイオード層との間に設けられ、可変抵抗層及びダイオード層に接するように形成されている。電極層は、窒化チタンにて構成された窒化チタン層を備える。ここで、窒化チタン層内の第１領域における窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層内であって且つ第１領域よりも可変抵抗層に近い第２領域における窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は第１割合よりも大きい。 （もっと読む）

【課題】半導体基板の欠陥を低減する。また、歩留まり高く欠陥の少ない半導体基板を作製する。また、歩留まり高く半導体装置を作製する。
【解決手段】支持基板に酸化絶縁層を介して半導体層を設け、該半導体層の端部における、支持基板及び酸化絶縁層の密着性を高めた後、半導体層の表面の絶縁層を除去し、半導体層にレーザ光を照射して、平坦化された半導体層を得る。半導体層の端部において、支持基板及び酸化絶縁層の密着性を高めるために、半導体層の表面から、レーザ光を照射する。 （もっと読む）

【課題】データの取り扱いが容易な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、第１の配線Ｌ２（ｉ）と、第１の配線と交差する第２の配線Ｌ３（ｊ）と、第１の配線と第２の配線とが交差する各領域に設けられ、一端が第１の配線に接続され、且つ他端が第２の配線に接続され、可変抵抗素子２５及び非オーミック素子Ｄ−ｍｉｍが直列接続されたメモリセル構造ＣＵｓと、を備え、非オーミック素子は、絶縁層２２として、第１の層２２ａと、第１の層のバンドギャップとは異なるバンドギャップを有し、第１の層上に設けられた第２の層２２ｂと、第２の層のバンドギャップとは異なるバンドギャップを有し、第２の層上に設けられた第３の層２２ｃとを備えている。 （もっと読む）

【課題】特性を向上させる不揮発性メモリを有する半導体装置を提供する。
【解決手段】半導体装置を、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように配置されたメモリゲート電極ＭＧと、絶縁膜３と、その内部に電荷蓄積部を有する絶縁膜５と、を有するよう構成する。このうち、メモリゲート電極ＭＧは、絶縁膜５上に位置する第１シリコン領域６ａと、第１シリコン領域６ａの上方に位置する第２シリコン領域６ｂと、を有するシリコン膜よりなり、第２シリコン領域６ｂは、ｐ型不純物を含有し、第１シリコン領域６ａのｐ型不純物の濃度は、第２シリコン領域６ｂのｐ型不純物の濃度よりも低く構成する。 （もっと読む）

【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第１の半導体層１５２ａと、第１の半導体層と同じ材料であり、第１の半導体層と離間する第２の半導体層１５２ｂと、第１、第２の半導体層の上に設けられた第１の絶縁層１５３と、第１の絶縁層１５３を介して第１の半導体層に重畳する第１の導電層１５４と、第１の絶縁層１５３を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層１５６と、第１の導電層及び第３の半導体層に電気的に接続される第２の導電層１５７ｂと、第３の半導体層１５６に電気的に接続され、第２の導電層と同じ材料である第３の導電層１５７ａと、第３の半導体層、第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層１５８と、第２の絶縁層を介して第３の半導体層に重畳する第４の導電層１５９と、を含む。 （もっと読む）

【課題】ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセルの集積度を向上させながら、製造コストを低減できる半導体メモリセルおよびその製造方法を提供する。
【解決手段】ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタＫＫとして形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。 （もっと読む）