【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】基板上に、第１積層体及び第２積層体を形成する工程と、第１積層体及び第２積層体を貫通する貫通孔を形成する工程と、貫通孔の第１部分の側壁にメモリ膜を形成し、貫通孔の第２部分及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜及びゲート絶縁膜の内側にチャネルボディを形成する工程と、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、第２部分と第３部分との境界部分を第３絶縁層により閉塞する工程と、第３部分の内側にシリコンを含む第１埋め込み部を形成する工程と、第１埋め込み部の一部と第３絶縁層の一部とを除去してチャネルボディを露出させる工程と、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む工程と、を備える。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】ＤＲＡＭとＲｅＲＡＭとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減する。
【解決手段】半導体記憶装置は、抵抗変化素子１と容量素子１０１とを具備している。抵抗変化素子１は、第１深さＤ１のシリンダー型のＭＩＭ構造を有し、抵抗変化型メモリ用である。容量素子１０１は、第１深さＤ１よりも深い第２深さＤ２のシリンダー型のＭＩＭ構造を有し、ＤＲＡＭ用である。 （もっと読む）

【課題】不揮発性半導体記憶装置の動作電力を低減する。
【解決手段】不揮発性半導体記憶装置は、ＴｉＮ層からなる上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２と、金属酸化物ＨｆＯｘ層を有する可変抵抗素子ＶＲと、ポリシリコン層及びポリシリコン層と金属酸化物ＨｆＯｘ層との界面に形成されたＳｉＧｅ層を有する下部電極ＢＥと、バリアメタルＢＭ１と、ＮＩＰ層からなるバイポーラ型の電流整流素子Ｄｉとを直列接続したメモリセルＭＣを備える。 （もっと読む）

【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供する。
【解決手段】ゲート絶縁層として熱酸化シリコン層を用いる。熱酸化シリコン層を用いることで、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層を用いる場合よりゲートリーク電流を抑制することができる。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わる。このようにして、半導体層の上に熱酸化シリコン層を形成し、熱酸化シリコン層をゲート絶縁層として用いたトランジスタを形成する。 （もっと読む）

【課題】実施形態は、抵抗変化素子と、それを安定して双方向動作させることが可能な電流制御素子と、を有するメモリセルを備えた不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１の信号線と、前記第１の信号線と非平行な第２の信号線と、前記第１の信号線と前記第２の信号線とに接続されたメモリセルを備える。さらにメモリセルは、前記第１の信号線と前記第２の信号線との間を流れる電流により抵抗値が変化する抵抗変化部と、前記電流を制御する電流制御部と、を含む。そして、前記抵抗変化部と前記電流制御部とが、前記第１の信号線と前記第２の信号線との間に直列に配置され、前記電流制御部は、第１の導電体と、前記第１の導電体から離間して設けられた第２の導電体と、前記第１の導電体と前記第２の導電体と間の対向する２つの面の間に設けられた絶縁層と、を有する。前記２つの面のそれぞれは、前記第１の信号線から前記第２の信号線に向かう方向に直交する平面に対して、平行な部分と、交差する部分と、を有する。 （もっと読む）

【課題】読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体記憶装置は、交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、前記積層体を積層方向に貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、前記半導体ピラーの側面に設けられた添加部と、を備えている。そして、前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、前記添加部は、酸化アルミニウムを用いて形成されている。 （もっと読む）

【課題】安定したスイッチング動作を低コストで実行する抵抗変化型不揮発性記憶装置を提供する。
【解決手段】抵抗変化型不揮発性記憶装置は、第１配線３と、第１配線３上に形成された層間絶縁層５３と、層間絶縁膜５３上に形成された第２配線６と、第１配線３と第２配線６との間に形成された抵抗変化型素子１１とを具備する。層間絶縁層５３は、第１配線３と第２配線６とに挟まれるように形成され、第１配線３の幅以下の幅を有するホール９を備える。抵抗変化型素子１１は、第１配線３と接して、ホール９の底部に形成された下部電極１３と、下部電極１３上に形成された抵抗変化層１２と、抵抗変化層１２上に形成された上部電極１１とを備える。下部電極１３、抵抗変化層１２及び上部電極１１は、ホール９の内部に形成される。第１配線３は銅を含み、下部電極１３、１３ａはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】円筒型ＭＯＮＯＳメモリセルで電荷保持特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートＣＧと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜１５０と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜１５１と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜１５２と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層ＳＰと、を具備し、前記トンネル絶縁膜は、ＳｉＯ_２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。 （もっと読む）

【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。 （もっと読む）

【課題】隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにする。
【解決手段】基板１００内の素子分離領域２２０で囲まれた活性領域と、活性領域内に形成された埋め込みゲート電極４１０ａ、４１０ｂと、埋め込みゲート電極４１０ａ、４１０ｂの間に設けられ、かつ埋め込みゲート電極４１０ａ、４１０ｂの底部の深さまで形成された拡散層領域３２０を有する。 （もっと読む）

【課題】一定時間電力が供給されない状況でも記憶内容の保持が可能な半導体装置を提供すること。さらに、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させること。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成することで、トランジスタと容量素子の占有面積の低減を図る。 （もっと読む）

【課題】可変抵抗材料を用いて形成されるランダムアクセスメモリ装置を提供する。
【解決手段】可変抵抗メモリ装置３０１において、望ましい円錐状に形造された下部電極３０８は、下部電極３０８の頂点のところにおける絶縁材料３１２の厚さが最も薄く、下部電極３０８の頂点のところにおける電界が最大であることを確保する。電極３０８、３１０の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、かつ、スイッチングとメモリ特性を再生可能にする。 （もっと読む）

【課題】ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供する。トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。 （もっと読む）

【課題】不揮発性メモリ要素及びこれを含むメモリ素子を提供する。
【解決手段】両電極の間にメモリ層を含み、該メモリ層は複数層構造を持つ不揮発性メモリ要素である。メモリ層は、ベース層及びイオン種交換層を含み、これらの間のイオン種の移動による抵抗変化特性を持つ。イオン種交換層は、少なくとも２つの層を含む複数層構造を持つ。不揮発性メモリ要素は、複数層構造のイオン種交換層によりマルチビットメモリ特性を持つ。ベース層は酸素供給層であり、イオン種交換層は酸素交換層である。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】この不揮発性半導体記憶装置において、メモリストリングスは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下部を連結させるように形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を含む第１の絶縁膜と、前記柱状部の側面及び前記第１の絶縁膜を覆うように形成された第１導電層と、前記連結部の周囲に形成される第２の絶縁膜と、前記連結部に前記ゲート絶縁膜を介して形成される第２導電層とを備える。 （もっと読む）

【課題】高品質な配線を有する半導体装置を提供する。
【解決手段】第１の領域１００及び第２の領域２００に設けられた第１の絶縁層１０と、第１の領域に設けられた第１の絶縁層上に形成された第２の絶縁層１１ａと、第２の領域２００に設けられた第１の絶縁層上に形成され、第２の絶縁層と略同一の高さを有する第３の絶縁層１１ｃと、第１の領域に設けられた第１の絶縁層上及び第２の絶縁層の両方の側壁に形成された第１の配線層１３ａと、第２の領域に設けられた第１の絶縁層上、及び第３の絶縁層の上面及び側壁上に形成された第２の配線層１３ｂと、第１の絶縁層、第２の絶縁層、第１の配線層、及び第２の配線層を覆う第４の絶縁層１５と、第１の領域に設けられた第４の絶縁層内に形成され、第１の配線層に接続された第１のコンタクトプラグ１７ａと、第２の領域に設けられた第４の絶縁層内に形成され、第２の配線層に接続された第２のコンタクトプラグ１７ｂと、を備える。 （もっと読む）

【課題】高速で動作し得る不揮発性半導体記憶装置を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタＭＴとを有するメモリセルＭＣがマトリクス状に配列されて成るメモリセルアレイ１０と、ビット線ＢＬの電位を制御する列デコーダ１２と、第１のワード線ＷＬ１の電位を制御する電圧印加回路１４と、第２のワード線ＷＬ２の電位を制御する第１の行デコーダ１６と、ソース線ＳＬの電位を制御する第２の行デコーダ１８とを有し、列デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されており、第１の行デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されている。ビット線と第２のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出すことができる。 （もっと読む）