【課題】本発明は、相変化メモリセル及びそれを利用した相変化メモリデバイスに関するものである。
【解決手段】本発明の相変化メモリセルは、書き込み回路及び読み出し回路を含む。前記書き込み回路は、第一電極と、カーボンナノチューブ構造体と、第二電極と、を含む。前記第一電極、前記カーボンナノチューブ構造体及び前記第二電極は、相互に直列接続される。前記書き込み回路は、相変化メモリセルにデータを書き込む。前記読み出し回路は、第三電極と、相変化層と、第四電極と、を含む。前記第三電極、前記相変化層及び前記第四電極は、相互に直列接続される。少なくとも一部の前記相変化層及び少なくとも一部の前記カーボンナノチューブ構造体は、相互に積層して設置される。前記読み出し回路は、前記相変化メモリセルからデータを読み出す。 （もっと読む）

【課題】半導体装置の駆動方法を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のトランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電位を保持させることで行う。メモリセルの読み出しは、ビット線にプリチャージ電位を供給した後ビット線への電位の供給を止め、ビット線の電位がプリチャージ電位に保たれるか、または電位が下がるか、により行う。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。 （もっと読む）

【課題】ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。 （もっと読む）

【課題】貫通電極を用いた積層型の半導体装置において不良のある信号経路を救済する。
【解決手段】インターフェースチップＩＦと、互いに積層されたコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ３により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦにそれぞれ個別に接続する複数の第１の信号経路と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ１により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦに共通接続する第２の信号経路と、複数の第１の信号経路のいずれかを第２の信号経路に置換する切り替え回路１１０とを備える。本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。 （もっと読む）

【課題】低電圧化を可能にする。
【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる。電流制御素子は、ｉ型半導体とその両側に接する第１及び第２導電型半導体とを有する。第２導電型半導体中の第２の不純物の拡散長は第１導電型半導体中の第１の不純物の拡散長より長く、第１導電型半導体とｉ型半導体との接合部に、第２導電型半導体とｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成される。 （もっと読む）

【課題】大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、リセット動作時に流れるリセット電流がセット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子ＶＲを含むメモリセルＭＣを複数備えたメモリセルアレイを有する。さらに、メモリセルＭＣに対してリセット動作及びセット動作を行い、リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の第１の配線に接続され、かつ選択の第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路を有する。 （もっと読む）

【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。 （もっと読む）

【課題】半導体記憶装置の集積化を図る。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備える。ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとする。センスアンプは、ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】微細化によっても順方向電流が減少することが無いようにする。
【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に形成された第２の配線とを有するセルアレイ層を備え、メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する。第１の配線又は第１の配線層を形成し、その上に電流制御素子を形成する半導体層、シリサイド用金属層及び可変抵抗素子を形成する可変抵抗素子層を順次形成する。可変抵抗素子層及びシリサイド用金属層を半導体層に達するまで第１のエッチングにより選択的に除去し、少なくとも露出したシリサイド用金属層の側面を覆うように第１の保護層を形成し、選択的に除去した部分に対応する半導体層の部分を第２のエッチングにより選択的に除去し、可変抵抗素子、シリサイド用金属層及び半導体層を覆うように第２の保護層を形成する。 （もっと読む）

【課題】不揮発性半導体装置の高集積化を図ることのできる技術を提供する。
【解決手段】スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧと、スイッチ用ｎＭＩＳ（Ｑｓ）にワード線に対して交差する方向に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとの間に、スイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能し、同時にメモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能する半導体領域を形成し、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨを構成する半導体領域の形状と、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬを構成する半導体領域の形状とを非対称とする。 （もっと読む）

【課題】消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。 （もっと読む）

【課題】記憶回路におけるデータの保持期間を長くする。また、消費電力を低減する。また、回路面積を小さくする。また、１回のデータの書き込みに対する該データの読み出し可能回数を増やす。
【解決手段】記憶回路を具備し、記憶回路は、ソース及びドレインの一方にデータ信号が入力される第１の電界効果トランジスタと、ゲートが第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、ソース及びドレインの一方が第２の電界効果トランジスタのソース又はドレインに電気的に接続される第３の電界効果トランジスタと、を備える。 （もっと読む）

【課題】信頼性の高い相変化メモリを低コストで提供する。
【解決手段】基板上に形成された絶縁膜と、前記絶縁膜内に設けられた一方の極の電極層及び他方の極の電極層と、前記絶縁膜の上部に設けられた底部が略正方形または略長方形の形状となる開口部と、前記開口部の底部の各々の辺に沿って前記基板面と略平行な面に形成された相変化部と、前記開口部の底部の４隅のうち、対向する２つの隅において前記相変化部と各々接続される一方の極の接続電極と、他の対向する２つの隅において前記相変化部と各々接続される他方の極の接続電極と、を有し、前記一方の極の接続電極は、前記一方の極の電極層と接続されているダイオード部と前記相変化部とを各々接続するものであって、前記他方の極の接続電極は、前記相変化部と前記他方の極の電極層とを各々接続するものであることを特徴とする相変化メモリを提供することにより上記課題を解決する。 （もっと読む）

【課題】信号処理回路に対する電源電圧の供給及び遮断を選択することができるスイッチとして機能する回路（電源供給制御回路）として好ましい回路を提供する。
【解決手段】信号処理回路に対する電源電位の供給を担う第１の配線と、電源電位を供給する第２の配線との電気的な接続を制御するトランジスタ、及び、信号処理回路に対する電源電位の供給を担う第１の配線を接地させるか否かを制御するトランジスタとを設け、当該２つのトランジスタの少なくとも一方として、チャネルが酸化物半導体層に形成されるトランジスタを適用する。これにより、２つのトランジスタの少なくとも一のカットオフ電流に起因する消費電力を低減することが可能となる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】拡散層等のバルクが固定であってメタル層、コンタクト層の少なくとも何れか１層を変更して複数の仕様に対応可能なメモリセルを提供すること。
【解決手段】メモリユニットが列方向に沿って鏡面対称に行方向に沿って並置されて、２行２列に配置されメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第４拡散層を備え一対の記憶ノードが構成される。第１および第２ワード線は第１〜第４拡散層の両端部外方に配置される。第１及び第２ワード線の間に行方向に沿って第１のメタル配線領域が確保され、第１メタル層が配線可能とされる。列方向に隣接配置されるメモリユニットの境界領域でありは第３、第４拡散層が配置される列方向の位置には列方向に沿って第２のメタル配線領域が確保され、第２メタル層が配線可能とされる。 （もっと読む）

【課題】電力の供給がない状況でもデータの保持が可能、かつ書き込み回数にも制限がない、新たな構造の半導体記憶装置を提供する。また、単位面積あたりの記憶容量を増加させる。
【解決手段】一対の電極と、一対の電極の側壁と接して設けられた絶縁膜と、該絶縁膜を介して一対の電極間に設けられ、一対の電極の上面の高さよりも上面の高さの低い第１のゲート電極と、第１のゲート電極上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜および一対の電極と接して設けられた酸化物半導体膜と、少なくとも酸化物半導体膜上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜上に設けられた第２のゲート電極と、を有する第１のトランジスタと、一対の電極の一方を介して第１のトランジスタと接続されるキャパシタと、を有し、該キャパシタに保持される電位に応じてデータが記憶されるメモリセルからなる半導体記憶装置である。 （もっと読む）