半導体記憶装置
【課題】半導体記憶装置の集積化を図る。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備える。ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとする。センスアンプは、ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備える。ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとする。センスアンプは、ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置では、微細加工技術の進歩によりデザインルールは縮小されつつある。これに対して、例えばメモリセル構造が例えばピラー構造である場合、メモリセルアレイ自体は半導体基板上でのデザインルールの縮小だけでは微細化し難い構造となっており、効率的な回路配置が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１４１１３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、半導体記憶装置の集積化を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備え、ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとし、センスアンプは、ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概略図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図６】同実施形態に係る半導体記憶装置のセンスアンプの配置を示す斜視図である。
【図７】比較例に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図８】同比較例に係る半導体記憶装置のセンスアンプの回路要素のレイアウトを示す平面図である。
【図９】同実施形態に係る半導体記憶装置のセンスアンプの回路要素のレイアウトを示す平面図である。
【図１０】同実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１１】図１０の一部を詳細に示した回路図である。
【図１２】第２の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１３】第３の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１４】第４の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１５】第４の実施形態に係る半導体記憶装置のセンスアンプの配線方法を示す平面図である。
【図１６】第５の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１７】同実施形態で使用されるデコード回路の一例を示す回路図である。
【図１８】同実施形態で使用されるデコード回路の他の例を示す回路図である。
【図１９】第６の実施形態に係る半導体記憶装置のセンスアンプを示す平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明に係る半導体記憶装置の実施形態について説明する。
【０００８】
［第１の実施形態］
［全体構成］
【０００９】
先ず、図１を参照して、第１の実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１０】
第１の実施形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１を有する。メモリセルアレイ１１は図２に示すように、ロウ方向に配列された複数のメモリセルブロックユニットＭＢＵを含み、メモリブロックユニットＭＢＵは複数のメモリセルブロックＭＢを備える。メモリブロックユニットＭＢＵに含まれる複数のメモリセルブロックＭＢは、カラム方向（ビット線ＢＬの延びる方向）に配列される。メモリブロックユニットＭＢＵ内の全てのメモリブロックＭＢは、ビット線ＢＬを共有する。又、全てのメモリブロックユニットＭＢＵについて、ソース線ＳＬが共通に接続されている。複数のメモリセルブロックＭＢは、ロウ方向に延びた複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬは、ロウデコーダ１２に接続される。選択ゲート線ＳＧＤ，ＳＧＳは、ロウデコーダ１３に接続される。また、ビット線ＢＬは、センスアンプ１４を介してカラムデコーダ１５に接続される。
【００１１】
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいてワード線ＷＬを選択し、選択されたワード線ＷＬ及び非選択のワード線ＷＬに対して、それぞれワード線ドライバ１７で生成された電圧を印加する。
【００１２】
ロウデコーダ１３は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいて活性化するメモリセルユニットＭＵ（図３）に対応したソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤを選択する。ロウデコーダ１３は、選択されたソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤに対して、選択ゲート線ドライバ１８で生成されたゲート電圧を印加する。
【００１３】
カラムデコーダ１５は、アドレスプリデコーダ１６から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ１４は、カラムデコーダ１５によって選択されたビット線ＢＬのデータをセンスし、ラッチする。コントローラ１９は、図示しないアドレス・コマンドレジスタから読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５等の周辺回路はメモリセルアレイ１１の直下に形成することが可能である。
【００１４】
［メモリセルアレイ］
次に、図３〜図５を参照して、メモリセルアレイ１１の構成について説明する。図３はメモリセルアレイ１１の一つのメモリセルブロックＭＢの一部を示す回路図である。
【００１５】
メモリセルブロックＭＢは、図３に示すように、マトリクス状に配列された複数のメモリユニットＭＵを有する。メモリユニットＭＵの一端は、ビット線ＢＬに接続され、他端はソース線ＳＬに共通に接続される。
【００１６】
メモリユニットＭＵは、メモリストリングＭＳ、その両端に設けられたソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。ここで、メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びメモリトランジスタＭＴｒ４，ＭＴｒ５の間に接続されたバックゲートトランジスタＢＴｒを有する。
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層の側面に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜側面に形成された制御ゲートとを有するＭＯＮＯＳ構造である。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、それぞれこのしきい値電圧に対応した情報を記憶する。
【００１７】
メモリブロックＭＢにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｊのゲートは、ロウ方向に延びるワード線ＷＬｊに共通に接続される。また、１つのメモリブロックＭＢにおいて、各メモリユニットＭＵの対応するメモリトランジスタＭＴｒｊに接続されたワード線ＷＬｊは共通接続される。また、メモリユニットＭＵのバックゲートトランジスタＢＴｒのゲートは、バックゲートＢＧＴに共通接続される。
【００１８】
メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続される。また、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続される。
【００１９】
次に、図４を参照して、第１実施形態に係るメモリセルアレイ１１の構造について説明する。
【００２０】
図４はメモリセルアレイ１１の一部の構成を示す斜視図である。
【００２１】
メモリセルアレイ１１は、図４に示すように、半導体基板２０の上にバックゲートトランジスタＢＴｒ両端（ソース端、ドレイン端）が垂直方向の上方に延びるＵ字型の柱状の半導体層３０を備える。半導体層３０は、カラム方向及びロウ方向に複数マトリクス状に配列される。半導体層３０は、図５にその断面の一部を拡大して示すように、柱状の半導体ボディ３１と、その側面を覆うトンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４とにより構成される。即ち、半導体ボディー３１をトンネル絶縁層３２が取り囲み、トンネル絶縁層３２を電荷蓄積層３３が取り囲み、電荷蓄積層３３をブロック絶縁層３４が取り囲む。又、ブロック絶縁層３４をワード線ＷＬが更に取り囲む。トンネル絶縁層３２及びブロック絶縁層３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。電荷蓄積層３３としては、例えば窒化シリコン（ＳｉＮ）等を用いることができる。
【００２２】
半導体基板２０の上にはバックゲートＢＧＴが配置される。バックゲートトランジスタＢＴｒは、このバックゲートＢＧＴと半導体層３０の折り返し部とで形成される。ここで、折り返し部について図４を用いて説明する。半導体層３０は、第１の柱状部分３０Ａ、第２柱状部分３０Ｂ、折り返し部分３０Ｃを有する。折り返し部は、この図４の３０Ｃを指す。
一方の柱状の半導体層３０Ａの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１及びソース側選択ゲート線ＳＧＳを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層３０の側面に接続される。また、他方の柱状の半導体層３０Ｂの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びドレイン側選択ゲート線ＳＧＤを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層３０の側面に接続される。これにより、メモリセルＭＴｒ１〜８は、ワード線ＷＬ１〜８を制御ゲート、Ｕ字型の半導体ボディー３１をチャネルボディーとして形成される。又、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ及びバックゲートＢＧＴをゲートとして、Ｕ字型半導体層３０をボディーとして、それぞれソース側選択ゲートトランジスタＳＳＴｒ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びバックゲートトランジスタＢＴｒを構成する。
【００２３】
即ち、メモリセルＭＴｒ１〜８及びバックゲートトランジスタＢＴｒは積層方向を長手方向としてメモリストリングＭＳを構成する。又、メモリストリングＭＳ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択ゲートトランジスタＳＳＴｒは、メモリユニットＭＵを構成する。メモリユニットＭＵのソース側、即ち半導体層３０の一方の端部はソース線ＳＬに接続される。メモリユニットＭＵのドレイン側、即ち半導体層３０の他方の端部はビット線コンタクトＢＣを介してビット線ＢＬに接続される。
【００２４】
［センスアンプ］
次に、本実施形態に係る半導体記憶装置のセンスアンプ１４の配置について、比較例と対比しつつ説明する。
センスアンプ１４は、例えば図６に示すように、メモリセルアレイ１１の直下の半導体基板２０に形成することができる。ビット線ＢＬと、センスアンプ１４に形成されるビット線接続配線ＢＭとは、例えば垂直ビアコンタクトＶＣにより接続される。なお、センスアンプ１４は、メモリセルアレイ１１の直下ではなく、メモリセルアレイ１１の側面近傍の外側に配置しても良い。
【００２５】
次に、本実施形態の半導体記憶装置におけるセンスアンプ１４の配置例を比較例と比較して説明する。
【００２６】
図７は、比較例に係るセンスアンプ１４の配置例を示す平面図である。
各ビット線ＢＬに接続されるビット線接続配線ＢＭは、カラム方向（第１方向）に延びてそれぞれ１つのセンスアンプ１４に接続される。センスアンプ１４のロウ方向（第２方向）の幅は、ビット線接続配線ＢＭのロウ方向のピッチよりも広くなる。そこで、Ｎ本（この例ではＮ＝１６）のビット線接続配線ＢＭで１つのビット線グループＢＧを構成し、センスアンプ１４をカラム方向にＮ個並べる。ロウ方向に並ぶＮ本のビット線接続配線ＢＭは、それぞれが接続されるセンスアンプ１４までカラム方向に順次延長されてセンスアンプ１４と接続される。
【００２７】
比較例においては、センスアンプ１４のカラム方向の配列数Ｎ（＝１６）は、ビット線グループＢＧを構成するビット線接続配線ＢＭの本数Ｎ（＝１６）と等しい。ここで、ビット線接続配線ＢＭのロウ方向の配列ピッチは、ビット線ＢＬ、すなわちピラー状の半導体層３０のロウ方向のピッチによって決定される。従って、半導体層３０のピッチに比べてセンスアンプ１４のデザインルールによって決まるピッチの方が小さい場合、比較例のセンスアンプ１４のレイアウトではスペースに無駄が生じることになる。
【００２８】
そこで、この実施形態では、例えば図８に示すように、センスアンプ１４内のトランジスタＴｒのピッチＡを、図９に示すように、（２／３）Ａピッチまで縮小する。
【００２９】
図１０は、このようにトランジスタのピッチを２／３に縮小した本実施形態に係る半導体記憶装置のセンスアンプ１４の配置を示している。
【００３０】
即ち、本実施形態においては、センスアンプ１４のロウ方向のピッチをビット線グループＢＧのピッチの２／３とし、２つのビット線グループＢＧに対して３列のセンスアンプ１４が対応する。ここで、各センスアンプ１４に付されている番号“＃ｉ−ｊ”は、ｉ番目のビット線グループＢＧｉのｊ番目のビット線接続配線ＢＭｊに接続されるセンスアンプ１４であることを示している。
【００３１】
この配置例では、図中左から１列目に１１個のセンスアンプ（＃０−０〜＃０−１０）が配列され、左から２列目に１０個のセンスアンプ（＃０−１１〜＃０−１５及び＃１−１１〜＃１−１５）が配列され、左から３列目に１１個のセンスアンプ（＃１−０〜＃１−１０）が配列される。左から４列目以降も同様の配列となる。
【００３２】
カラム方向に隣接するセンスアンプ１４間に、制御信号線Ｔｉｅｒ＜ｊ＞が配線される。この制御信号線Ｔｉｅｒ＜ｊ＞は、センスアンプ１４を活性化するための信号線であり、ロウ方向に延びる。また、ロウ方向に隣接するセンスアンプ１４間に、出力信号線ＤＢＵＳ＜ｉ＞が配線される。この出力信号線ＤＢＵＳ＜ｉ＞は、読み出されたデータを図示しない出力バッファに転送する機能を有する。
【００３３】
図１１は、制御信号線Ｔｉｅｒ＜ｊ＞、出力信号線ＤＢＵＳ＜ｉ＞及び各センスアンプ１４の関係を示す回路図である。制御信号線Ｔｉｅｒ＜ｊ＞は、センスアンプ（＃ｉ−ｊ（ｉ＝０，１，２，３，…））を同時に活性化するための制御信号である。また、出力信号線ＤＢＵＳ＜ｉ＞は、センスアンプ（＃ｉ−ｊ（ｊ＝１〜１６））の出力と接続される。これにより制御信号線Ｔｉｅｒ＜ｊ＞の活性化によりセンスアンプ（＃ｉ−ｊ）から出力されたデータは、出力信号線ＤＢＵＳ＜ｉ＞を介して出力される。
【００３４】
この例では、図１０に示すように、カラム方向に並ぶセンスアンプ１４が、上から１番目は、＃０−０，＃０−１１，＃１−０，＃２−０，＃２−１１，＃３−０，…、上から２番目は、＃０−１，＃０−１２，＃１−１，＃２−１，＃２−１２，＃３−１，…となる。したがって、上から１番目と２番目の間には、図１１に示すように、４本の制御信号線Ｔｉｅｒ＜０＞，Ｔｉｅｒ＜１＞，Ｔｉｅｒ＜１１＞，Ｔｉｅｒ＜１２＞が配線されることになる。
【００３５】
本実施形態によれば、カラム方向のセンスアンプ１４の数が１６個から１１個に減り、カラム方向の高さを３１％程度削減することができる。したがって、本実施形態によれば、デッドスペースを有効に活用し、センスアンプ１４の占める面積を削減することが可能となる。
【００３６】
［第２の実施の形態］
次に、第２の実施形態に係る半導体記憶装置について、図１２を参照して説明する。本実施形態に係る半導体記憶装置は基本的には第１実施形態と同様であるが、センスアンプ１４の配置が異なる。
【００３７】
第２の実施形態では、図１２に示すように、図中左から１列目のカラム方向のセンスアンプ１４の列が、＃０−０，＃０−１，＃０−３，＃０−４，＃０−６，＃０−７，…，＃０−１０のように、３つおきにセンスアンプ（＃０−２，＃０−５，＃０−８，＃０−１１，＃０−１４）を抜いて配列される。抜いたセンスアンプ１４は、左から２列目のセンスアンプ１４の列に１つおきに配列される。左から３列目のセンスアンプ１４の列も１列目のセンスアンプ１４の列と同様の配置がなされる。３列目のセンスアンプ１４の列で抜いたセンスアンプ（＃１−２，＃１−５，＃１−８，＃１−１１，＃１−１４）は、２列目のセンスアンプ１４の列に１列目から飛ばされたセンスアンプ１４と交互に配列される。これにより、センスアンプ１４は、上から１番目は、カラム方向に＃０−０，＃１−２，＃１−０，＃２−０，＃３−２，＃３−０、…のように配列され、上から２番目は、カラム方向に＃０−１，＃０−２，＃１−１，＃２−１，＃２−２，＃３−１、…のように配列されることになる。
【００３８】
第２の実施形態によれば、左から２列目のセンスアンプ１４の列で、上から１番目の制御信号線Ｔｉｅｒを挟んだ両側のセンスアンプ１４が、共に２番目（＃ｉ−２）のビット線接続配線ＢＭに接続されるセンスアンプ１４となる。換言すると、ロウ方向の１行目のセンスアンプ１４と、２行目のセンスアンプ１４は、０番目、１番目及び２番目のいずれかのビット線接続配線ＢＭに接続されるセンスアップ１４となる。このため、上から１番目と２番目のセンスアンプ１４の間には、３本の制御信号線Ｔｉｅｒ＜０＞，Ｔｉｅｒ＜１＞，Ｔｉｅｒ＜２＞を配線すれば足り、第１の実施形態におけるセンスアンプ１４間の制御信号線の本数である４本に対して１本分削減することができる。このため、本実施形態によれば、第１の実施形態の効果に加え、全体的に制御信号線を２１本から１６本に削減することができ、更なるセンスアンプ１４の面積の削減が可能である。
【００３９】
［第３の実施の形態］
次に、第３の実施形態に係る半導体記憶装置について、図１３を参照して説明する。本実施形態に係る半導体記憶装置は、３列のセンスアンプ１４を単位とした場合、左のセンスアンプ１４の列の配置は、第２の実施形態と同様であるが、それ以外のセンスアンプ１４の配置が第２の実施形態と異なる。
【００４０】
本実施形態においては、図１３に示すように、図中左から３列目のカラム方向のセンスアンプ１４の列が、＃１−１，＃１−２，＃１−４，＃１−５，＃１−７，＃１−８，…，＃１−１４のように、３つおきにセンスアンプ（＃１−０，＃１−３，＃１−６，＃１−９，＃１−１２，＃１−１５）を抜いて形成される。これらの抜いたセンスアンプ１４は、左から２列目のセンスアンプ１４の列に１つおきに配列される。
【００４１】
この実施形態では、左から１列目と２列目のセンスアンプ１４が１１個、３列目のセンスアンプ１４が１０個となる。この実施形態においても、制御信号線Ｔｉｅｒを介してカラム方向に隣接する奇数番目のセンスアンプ１４と偶数番目のセンスアンプ１４は、３種類のビット線接続配線ＢＭとしか接続されていないので、センスアンプ１４間に配置された制御信号線Ｔｉｅｒの本数は３本で足りる。このため、第１及び第２の実施形態と同様の効果を奏する。
【００４２】
［第４の実施形態］
次に、第４の実施形態に係る半導体記憶装置について、図１４を参照して説明する。
【００４３】
第４の実施形態は、第３実施形態における３列単位のセンスアンプ１４の配列パターンを偶数単位では反転させたミラーパターンとなる。
【００４４】
したがって、図１４において、左から１列目から３列目までは、第３の実施形態と同様であるが、４列目から６列目までは、第３の実施形態のセンスアンプ１４の配置を左右反転させたパターンとなる。
【００４５】
本実施形態によれば、例えば１行目の３列目と４列目のセンスアンプが＃１−１、＃２−１となり、２行目の２列目〜５列目のセンスアンプが＃０−２、＃１−２、＃２−２、＃３−２となる。この様に、本実施形態によれば、異なるビット線グループＢＧの同一のビット線接続配線ＢＭに接続されるセンスアンプ１４がロウ方向に連続する。従って、図１５に示すように、共通の制御信号線Ｔｉｅｒが接続されるセンスアンプ１４が近くにまとまることになるので、隣接するセンスアンプ１４間でコンタクトを共通化することが可能となり、制御信号線Ｔｉｅｒの配線が更に容易になるという効果を有する。又、この様な構成によれば、配線容量及びコンタクトの専有部分の面積が減少する為、高速動作が可能になる。
【００４６】
［第５の実施形態］
次に、第５の実施形態に係る半導体記憶装置について、図１６〜１８を参照して説明する。
【００４７】
本実施形態は、センスアンプ１４の配置については、第３の実施形態と同様である。本実施形態では、図１６に示すように、第３の実施形態における制御信号線Ｔｉｅｒ＜３，４，５＞，Ｔｉｅｒ＜９，１０，１１＞，Ｔｉｅｒ＜１５＞を省略し、その代わりに切替信号線Ｔｉｅｒ＿ｐｌｕｓ３を配線する。
【００４８】
図１７は、制御信号線Ｔｉｅｒ＜０，１，２＞から切替信号線Ｔｉｅｒ＿ｐｌｕｓ３によって制御信号線Ｔｉｅｒ＜０，１，２＞及びＴｉｅｒ＜３，４，５＞を生成するデコード回路を示す回路図である。このデコード回路は、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｌ”レベルのときに、インバータＩＶ１の出力が“Ｈ”レベルになり、ゲート回路Ｇ０，Ｇ１，Ｇ２がオン状態になって制御信号線Ｔｉｅｒ＜０，１，２＞が選択される。他方、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｈ”レベルのときに、ゲート回路Ｇ３，Ｇ４，Ｇ５がオン状態になって制御信号線Ｔｉｅｒ＜３，４，５＞が選択される。このデコード回路は、センスアンプ１４のいずれかに形成される。
【００４９】
図１８は、他のデコード回路を示す回路図である。このデコード回路は、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｌ”レベルの時に、インバータＩＶ２の出力が“Ｈ”レベルになって、転送ゲートＴＧ１を開き、制御信号線Ｔｉｅｒ＜０＞の信号を出力側に転送する。この時、閉じたままの転送ゲートＴＧ２の出力例がフローティング状態にならないようにトランジスタＴｒ２でプルダウンする。切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｈ”レベルの時には、転送ゲートＴＧ１が閉じ、転送ゲートＴＧ２が開き、制御信号線Ｔｉｅｒ＜３＞の信号を出力側に転送する。トランジスタＴｒ１は転送ゲートＴＧ１の出力側をプルダウンする。制御信号線Ｔｉｅｒ＜１，２，４，５＞は図示していないが、同様に制御される。
【００５０】
本実施形態によれば、制御信号線Ｔｉｅｒの本数が第２の実施形態〜第４の実施形態では、１６本であったのに対し、１２本に減らすことができ、更にセンスアンプ１４の面積の削減が可能である。なお、本実施形態では、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３をカラム方向に分散させて３本設けているので、配線の引き回しが容易になるが、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３は、配線の引き回しの問題がなければ、１本でも良い。これにより、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３の本数を削減することで、よりセンスアンプ１４の面積の削減が可能である。
【００５１】
［第６の実施形態］
図１９は、第６の実施形態に係る半導体記憶装置のセンスアンプ１４の配置を示す図である。
【００５２】
本実施形態は、第５の実施形態のセンスアンプ１４の配置を図１４に示した第４の実施形態のセンスアンプ１４の配置と同じにしたものである。
この実施形態によれば、第４及び第５の実施形態と同様の効果を奏する。
【００５３】
［その他の実施形態］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態においては１６本のビット線接続配線ＢＭで１つのビット線グループＢＧを構成し、カラム方向の２つのビット線グループＢＧに対して３列のセンスアンプ１４の列を対応させているが、本発明はこれに限定されるものでなく、隣接するＮ（Ｎは２以上の整数）本のビット線接続配線ＢＭで１つのビット線グループＢＧを構成し、センスアンプ１４は、カラム方向にはＮよりも小さい数で、且つロウ方向には、ビット線グループの配列ピッチよりも小さいピッチで配置されていれば、本数、ピッチは任意である。しかし、隣接する２つのビット線グループの幅の中に３列以上のセンスアンプの列が形成されることが望ましい。また、上記の実施形態はＰｙｐｅ型の半導体記憶装置に関するものであるが、本発明はメモリストリングＭＳのチャネルボディーとしてピラー半導体を用いるＩ型の半導体記憶装置の他、２次元配列された他の形態のメモリセルアレイを用いた半導体記憶装置にも当然適用可能である。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５４】
１１…メモリセルアレイ、１２、１３…ロウデコーダ、１４…センスアンプ、１５…カラムデコーダ、１６…制御信号生成部、ＭＳ…メモリストリング、ＭＴｒ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＤＴｒ…ドレイン側選択ゲートトランジスタ、ＳＳＴｒ…ソース側選択ゲートトランジスタ、ＢＧ…ビット線グループ、ＢＭ…ビット線接続配線。
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置では、微細加工技術の進歩によりデザインルールは縮小されつつある。これに対して、例えばメモリセル構造が例えばピラー構造である場合、メモリセルアレイ自体は半導体基板上でのデザインルールの縮小だけでは微細化し難い構造となっており、効率的な回路配置が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１４１１３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、半導体記憶装置の集積化を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備え、ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとし、センスアンプは、ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概略図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図６】同実施形態に係る半導体記憶装置のセンスアンプの配置を示す斜視図である。
【図７】比較例に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図８】同比較例に係る半導体記憶装置のセンスアンプの回路要素のレイアウトを示す平面図である。
【図９】同実施形態に係る半導体記憶装置のセンスアンプの回路要素のレイアウトを示す平面図である。
【図１０】同実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１１】図１０の一部を詳細に示した回路図である。
【図１２】第２の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１３】第３の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１４】第４の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１５】第４の実施形態に係る半導体記憶装置のセンスアンプの配線方法を示す平面図である。
【図１６】第５の実施形態に係る半導体記憶装置のセンスアンプの配置を示す平面図である。
【図１７】同実施形態で使用されるデコード回路の一例を示す回路図である。
【図１８】同実施形態で使用されるデコード回路の他の例を示す回路図である。
【図１９】第６の実施形態に係る半導体記憶装置のセンスアンプを示す平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明に係る半導体記憶装置の実施形態について説明する。
【０００８】
［第１の実施形態］
［全体構成］
【０００９】
先ず、図１を参照して、第１の実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１０】
第１の実施形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１を有する。メモリセルアレイ１１は図２に示すように、ロウ方向に配列された複数のメモリセルブロックユニットＭＢＵを含み、メモリブロックユニットＭＢＵは複数のメモリセルブロックＭＢを備える。メモリブロックユニットＭＢＵに含まれる複数のメモリセルブロックＭＢは、カラム方向（ビット線ＢＬの延びる方向）に配列される。メモリブロックユニットＭＢＵ内の全てのメモリブロックＭＢは、ビット線ＢＬを共有する。又、全てのメモリブロックユニットＭＢＵについて、ソース線ＳＬが共通に接続されている。複数のメモリセルブロックＭＢは、ロウ方向に延びた複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬは、ロウデコーダ１２に接続される。選択ゲート線ＳＧＤ，ＳＧＳは、ロウデコーダ１３に接続される。また、ビット線ＢＬは、センスアンプ１４を介してカラムデコーダ１５に接続される。
【００１１】
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいてワード線ＷＬを選択し、選択されたワード線ＷＬ及び非選択のワード線ＷＬに対して、それぞれワード線ドライバ１７で生成された電圧を印加する。
【００１２】
ロウデコーダ１３は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいて活性化するメモリセルユニットＭＵ（図３）に対応したソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤを選択する。ロウデコーダ１３は、選択されたソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤに対して、選択ゲート線ドライバ１８で生成されたゲート電圧を印加する。
【００１３】
カラムデコーダ１５は、アドレスプリデコーダ１６から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ１４は、カラムデコーダ１５によって選択されたビット線ＢＬのデータをセンスし、ラッチする。コントローラ１９は、図示しないアドレス・コマンドレジスタから読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５等の周辺回路はメモリセルアレイ１１の直下に形成することが可能である。
【００１４】
［メモリセルアレイ］
次に、図３〜図５を参照して、メモリセルアレイ１１の構成について説明する。図３はメモリセルアレイ１１の一つのメモリセルブロックＭＢの一部を示す回路図である。
【００１５】
メモリセルブロックＭＢは、図３に示すように、マトリクス状に配列された複数のメモリユニットＭＵを有する。メモリユニットＭＵの一端は、ビット線ＢＬに接続され、他端はソース線ＳＬに共通に接続される。
【００１６】
メモリユニットＭＵは、メモリストリングＭＳ、その両端に設けられたソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。ここで、メモリストリングＭＳは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びメモリトランジスタＭＴｒ４，ＭＴｒ５の間に接続されたバックゲートトランジスタＢＴｒを有する。
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層の側面に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜側面に形成された制御ゲートとを有するＭＯＮＯＳ構造である。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、それぞれこのしきい値電圧に対応した情報を記憶する。
【００１７】
メモリブロックＭＢにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｊのゲートは、ロウ方向に延びるワード線ＷＬｊに共通に接続される。また、１つのメモリブロックＭＢにおいて、各メモリユニットＭＵの対応するメモリトランジスタＭＴｒｊに接続されたワード線ＷＬｊは共通接続される。また、メモリユニットＭＵのバックゲートトランジスタＢＴｒのゲートは、バックゲートＢＧＴに共通接続される。
【００１８】
メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続される。また、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続される。
【００１９】
次に、図４を参照して、第１実施形態に係るメモリセルアレイ１１の構造について説明する。
【００２０】
図４はメモリセルアレイ１１の一部の構成を示す斜視図である。
【００２１】
メモリセルアレイ１１は、図４に示すように、半導体基板２０の上にバックゲートトランジスタＢＴｒ両端（ソース端、ドレイン端）が垂直方向の上方に延びるＵ字型の柱状の半導体層３０を備える。半導体層３０は、カラム方向及びロウ方向に複数マトリクス状に配列される。半導体層３０は、図５にその断面の一部を拡大して示すように、柱状の半導体ボディ３１と、その側面を覆うトンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４とにより構成される。即ち、半導体ボディー３１をトンネル絶縁層３２が取り囲み、トンネル絶縁層３２を電荷蓄積層３３が取り囲み、電荷蓄積層３３をブロック絶縁層３４が取り囲む。又、ブロック絶縁層３４をワード線ＷＬが更に取り囲む。トンネル絶縁層３２及びブロック絶縁層３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。電荷蓄積層３３としては、例えば窒化シリコン（ＳｉＮ）等を用いることができる。
【００２２】
半導体基板２０の上にはバックゲートＢＧＴが配置される。バックゲートトランジスタＢＴｒは、このバックゲートＢＧＴと半導体層３０の折り返し部とで形成される。ここで、折り返し部について図４を用いて説明する。半導体層３０は、第１の柱状部分３０Ａ、第２柱状部分３０Ｂ、折り返し部分３０Ｃを有する。折り返し部は、この図４の３０Ｃを指す。
一方の柱状の半導体層３０Ａの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１及びソース側選択ゲート線ＳＧＳを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層３０の側面に接続される。また、他方の柱状の半導体層３０Ｂの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びドレイン側選択ゲート線ＳＧＤを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層３０の側面に接続される。これにより、メモリセルＭＴｒ１〜８は、ワード線ＷＬ１〜８を制御ゲート、Ｕ字型の半導体ボディー３１をチャネルボディーとして形成される。又、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ及びバックゲートＢＧＴをゲートとして、Ｕ字型半導体層３０をボディーとして、それぞれソース側選択ゲートトランジスタＳＳＴｒ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びバックゲートトランジスタＢＴｒを構成する。
【００２３】
即ち、メモリセルＭＴｒ１〜８及びバックゲートトランジスタＢＴｒは積層方向を長手方向としてメモリストリングＭＳを構成する。又、メモリストリングＭＳ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択ゲートトランジスタＳＳＴｒは、メモリユニットＭＵを構成する。メモリユニットＭＵのソース側、即ち半導体層３０の一方の端部はソース線ＳＬに接続される。メモリユニットＭＵのドレイン側、即ち半導体層３０の他方の端部はビット線コンタクトＢＣを介してビット線ＢＬに接続される。
【００２４】
［センスアンプ］
次に、本実施形態に係る半導体記憶装置のセンスアンプ１４の配置について、比較例と対比しつつ説明する。
センスアンプ１４は、例えば図６に示すように、メモリセルアレイ１１の直下の半導体基板２０に形成することができる。ビット線ＢＬと、センスアンプ１４に形成されるビット線接続配線ＢＭとは、例えば垂直ビアコンタクトＶＣにより接続される。なお、センスアンプ１４は、メモリセルアレイ１１の直下ではなく、メモリセルアレイ１１の側面近傍の外側に配置しても良い。
【００２５】
次に、本実施形態の半導体記憶装置におけるセンスアンプ１４の配置例を比較例と比較して説明する。
【００２６】
図７は、比較例に係るセンスアンプ１４の配置例を示す平面図である。
各ビット線ＢＬに接続されるビット線接続配線ＢＭは、カラム方向（第１方向）に延びてそれぞれ１つのセンスアンプ１４に接続される。センスアンプ１４のロウ方向（第２方向）の幅は、ビット線接続配線ＢＭのロウ方向のピッチよりも広くなる。そこで、Ｎ本（この例ではＮ＝１６）のビット線接続配線ＢＭで１つのビット線グループＢＧを構成し、センスアンプ１４をカラム方向にＮ個並べる。ロウ方向に並ぶＮ本のビット線接続配線ＢＭは、それぞれが接続されるセンスアンプ１４までカラム方向に順次延長されてセンスアンプ１４と接続される。
【００２７】
比較例においては、センスアンプ１４のカラム方向の配列数Ｎ（＝１６）は、ビット線グループＢＧを構成するビット線接続配線ＢＭの本数Ｎ（＝１６）と等しい。ここで、ビット線接続配線ＢＭのロウ方向の配列ピッチは、ビット線ＢＬ、すなわちピラー状の半導体層３０のロウ方向のピッチによって決定される。従って、半導体層３０のピッチに比べてセンスアンプ１４のデザインルールによって決まるピッチの方が小さい場合、比較例のセンスアンプ１４のレイアウトではスペースに無駄が生じることになる。
【００２８】
そこで、この実施形態では、例えば図８に示すように、センスアンプ１４内のトランジスタＴｒのピッチＡを、図９に示すように、（２／３）Ａピッチまで縮小する。
【００２９】
図１０は、このようにトランジスタのピッチを２／３に縮小した本実施形態に係る半導体記憶装置のセンスアンプ１４の配置を示している。
【００３０】
即ち、本実施形態においては、センスアンプ１４のロウ方向のピッチをビット線グループＢＧのピッチの２／３とし、２つのビット線グループＢＧに対して３列のセンスアンプ１４が対応する。ここで、各センスアンプ１４に付されている番号“＃ｉ−ｊ”は、ｉ番目のビット線グループＢＧｉのｊ番目のビット線接続配線ＢＭｊに接続されるセンスアンプ１４であることを示している。
【００３１】
この配置例では、図中左から１列目に１１個のセンスアンプ（＃０−０〜＃０−１０）が配列され、左から２列目に１０個のセンスアンプ（＃０−１１〜＃０−１５及び＃１−１１〜＃１−１５）が配列され、左から３列目に１１個のセンスアンプ（＃１−０〜＃１−１０）が配列される。左から４列目以降も同様の配列となる。
【００３２】
カラム方向に隣接するセンスアンプ１４間に、制御信号線Ｔｉｅｒ＜ｊ＞が配線される。この制御信号線Ｔｉｅｒ＜ｊ＞は、センスアンプ１４を活性化するための信号線であり、ロウ方向に延びる。また、ロウ方向に隣接するセンスアンプ１４間に、出力信号線ＤＢＵＳ＜ｉ＞が配線される。この出力信号線ＤＢＵＳ＜ｉ＞は、読み出されたデータを図示しない出力バッファに転送する機能を有する。
【００３３】
図１１は、制御信号線Ｔｉｅｒ＜ｊ＞、出力信号線ＤＢＵＳ＜ｉ＞及び各センスアンプ１４の関係を示す回路図である。制御信号線Ｔｉｅｒ＜ｊ＞は、センスアンプ（＃ｉ−ｊ（ｉ＝０，１，２，３，…））を同時に活性化するための制御信号である。また、出力信号線ＤＢＵＳ＜ｉ＞は、センスアンプ（＃ｉ−ｊ（ｊ＝１〜１６））の出力と接続される。これにより制御信号線Ｔｉｅｒ＜ｊ＞の活性化によりセンスアンプ（＃ｉ−ｊ）から出力されたデータは、出力信号線ＤＢＵＳ＜ｉ＞を介して出力される。
【００３４】
この例では、図１０に示すように、カラム方向に並ぶセンスアンプ１４が、上から１番目は、＃０−０，＃０−１１，＃１−０，＃２−０，＃２−１１，＃３−０，…、上から２番目は、＃０−１，＃０−１２，＃１−１，＃２−１，＃２−１２，＃３−１，…となる。したがって、上から１番目と２番目の間には、図１１に示すように、４本の制御信号線Ｔｉｅｒ＜０＞，Ｔｉｅｒ＜１＞，Ｔｉｅｒ＜１１＞，Ｔｉｅｒ＜１２＞が配線されることになる。
【００３５】
本実施形態によれば、カラム方向のセンスアンプ１４の数が１６個から１１個に減り、カラム方向の高さを３１％程度削減することができる。したがって、本実施形態によれば、デッドスペースを有効に活用し、センスアンプ１４の占める面積を削減することが可能となる。
【００３６】
［第２の実施の形態］
次に、第２の実施形態に係る半導体記憶装置について、図１２を参照して説明する。本実施形態に係る半導体記憶装置は基本的には第１実施形態と同様であるが、センスアンプ１４の配置が異なる。
【００３７】
第２の実施形態では、図１２に示すように、図中左から１列目のカラム方向のセンスアンプ１４の列が、＃０−０，＃０−１，＃０−３，＃０−４，＃０−６，＃０−７，…，＃０−１０のように、３つおきにセンスアンプ（＃０−２，＃０−５，＃０−８，＃０−１１，＃０−１４）を抜いて配列される。抜いたセンスアンプ１４は、左から２列目のセンスアンプ１４の列に１つおきに配列される。左から３列目のセンスアンプ１４の列も１列目のセンスアンプ１４の列と同様の配置がなされる。３列目のセンスアンプ１４の列で抜いたセンスアンプ（＃１−２，＃１−５，＃１−８，＃１−１１，＃１−１４）は、２列目のセンスアンプ１４の列に１列目から飛ばされたセンスアンプ１４と交互に配列される。これにより、センスアンプ１４は、上から１番目は、カラム方向に＃０−０，＃１−２，＃１−０，＃２−０，＃３−２，＃３−０、…のように配列され、上から２番目は、カラム方向に＃０−１，＃０−２，＃１−１，＃２−１，＃２−２，＃３−１、…のように配列されることになる。
【００３８】
第２の実施形態によれば、左から２列目のセンスアンプ１４の列で、上から１番目の制御信号線Ｔｉｅｒを挟んだ両側のセンスアンプ１４が、共に２番目（＃ｉ−２）のビット線接続配線ＢＭに接続されるセンスアンプ１４となる。換言すると、ロウ方向の１行目のセンスアンプ１４と、２行目のセンスアンプ１４は、０番目、１番目及び２番目のいずれかのビット線接続配線ＢＭに接続されるセンスアップ１４となる。このため、上から１番目と２番目のセンスアンプ１４の間には、３本の制御信号線Ｔｉｅｒ＜０＞，Ｔｉｅｒ＜１＞，Ｔｉｅｒ＜２＞を配線すれば足り、第１の実施形態におけるセンスアンプ１４間の制御信号線の本数である４本に対して１本分削減することができる。このため、本実施形態によれば、第１の実施形態の効果に加え、全体的に制御信号線を２１本から１６本に削減することができ、更なるセンスアンプ１４の面積の削減が可能である。
【００３９】
［第３の実施の形態］
次に、第３の実施形態に係る半導体記憶装置について、図１３を参照して説明する。本実施形態に係る半導体記憶装置は、３列のセンスアンプ１４を単位とした場合、左のセンスアンプ１４の列の配置は、第２の実施形態と同様であるが、それ以外のセンスアンプ１４の配置が第２の実施形態と異なる。
【００４０】
本実施形態においては、図１３に示すように、図中左から３列目のカラム方向のセンスアンプ１４の列が、＃１−１，＃１−２，＃１−４，＃１−５，＃１−７，＃１−８，…，＃１−１４のように、３つおきにセンスアンプ（＃１−０，＃１−３，＃１−６，＃１−９，＃１−１２，＃１−１５）を抜いて形成される。これらの抜いたセンスアンプ１４は、左から２列目のセンスアンプ１４の列に１つおきに配列される。
【００４１】
この実施形態では、左から１列目と２列目のセンスアンプ１４が１１個、３列目のセンスアンプ１４が１０個となる。この実施形態においても、制御信号線Ｔｉｅｒを介してカラム方向に隣接する奇数番目のセンスアンプ１４と偶数番目のセンスアンプ１４は、３種類のビット線接続配線ＢＭとしか接続されていないので、センスアンプ１４間に配置された制御信号線Ｔｉｅｒの本数は３本で足りる。このため、第１及び第２の実施形態と同様の効果を奏する。
【００４２】
［第４の実施形態］
次に、第４の実施形態に係る半導体記憶装置について、図１４を参照して説明する。
【００４３】
第４の実施形態は、第３実施形態における３列単位のセンスアンプ１４の配列パターンを偶数単位では反転させたミラーパターンとなる。
【００４４】
したがって、図１４において、左から１列目から３列目までは、第３の実施形態と同様であるが、４列目から６列目までは、第３の実施形態のセンスアンプ１４の配置を左右反転させたパターンとなる。
【００４５】
本実施形態によれば、例えば１行目の３列目と４列目のセンスアンプが＃１−１、＃２−１となり、２行目の２列目〜５列目のセンスアンプが＃０−２、＃１−２、＃２−２、＃３−２となる。この様に、本実施形態によれば、異なるビット線グループＢＧの同一のビット線接続配線ＢＭに接続されるセンスアンプ１４がロウ方向に連続する。従って、図１５に示すように、共通の制御信号線Ｔｉｅｒが接続されるセンスアンプ１４が近くにまとまることになるので、隣接するセンスアンプ１４間でコンタクトを共通化することが可能となり、制御信号線Ｔｉｅｒの配線が更に容易になるという効果を有する。又、この様な構成によれば、配線容量及びコンタクトの専有部分の面積が減少する為、高速動作が可能になる。
【００４６】
［第５の実施形態］
次に、第５の実施形態に係る半導体記憶装置について、図１６〜１８を参照して説明する。
【００４７】
本実施形態は、センスアンプ１４の配置については、第３の実施形態と同様である。本実施形態では、図１６に示すように、第３の実施形態における制御信号線Ｔｉｅｒ＜３，４，５＞，Ｔｉｅｒ＜９，１０，１１＞，Ｔｉｅｒ＜１５＞を省略し、その代わりに切替信号線Ｔｉｅｒ＿ｐｌｕｓ３を配線する。
【００４８】
図１７は、制御信号線Ｔｉｅｒ＜０，１，２＞から切替信号線Ｔｉｅｒ＿ｐｌｕｓ３によって制御信号線Ｔｉｅｒ＜０，１，２＞及びＴｉｅｒ＜３，４，５＞を生成するデコード回路を示す回路図である。このデコード回路は、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｌ”レベルのときに、インバータＩＶ１の出力が“Ｈ”レベルになり、ゲート回路Ｇ０，Ｇ１，Ｇ２がオン状態になって制御信号線Ｔｉｅｒ＜０，１，２＞が選択される。他方、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｈ”レベルのときに、ゲート回路Ｇ３，Ｇ４，Ｇ５がオン状態になって制御信号線Ｔｉｅｒ＜３，４，５＞が選択される。このデコード回路は、センスアンプ１４のいずれかに形成される。
【００４９】
図１８は、他のデコード回路を示す回路図である。このデコード回路は、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｌ”レベルの時に、インバータＩＶ２の出力が“Ｈ”レベルになって、転送ゲートＴＧ１を開き、制御信号線Ｔｉｅｒ＜０＞の信号を出力側に転送する。この時、閉じたままの転送ゲートＴＧ２の出力例がフローティング状態にならないようにトランジスタＴｒ２でプルダウンする。切替信号線Ｔｉｅｒ＿ｐｌｕｓ３が“Ｈ”レベルの時には、転送ゲートＴＧ１が閉じ、転送ゲートＴＧ２が開き、制御信号線Ｔｉｅｒ＜３＞の信号を出力側に転送する。トランジスタＴｒ１は転送ゲートＴＧ１の出力側をプルダウンする。制御信号線Ｔｉｅｒ＜１，２，４，５＞は図示していないが、同様に制御される。
【００５０】
本実施形態によれば、制御信号線Ｔｉｅｒの本数が第２の実施形態〜第４の実施形態では、１６本であったのに対し、１２本に減らすことができ、更にセンスアンプ１４の面積の削減が可能である。なお、本実施形態では、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３をカラム方向に分散させて３本設けているので、配線の引き回しが容易になるが、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３は、配線の引き回しの問題がなければ、１本でも良い。これにより、切替信号線Ｔｉｅｒ＿ｐｌｕｓ３の本数を削減することで、よりセンスアンプ１４の面積の削減が可能である。
【００５１】
［第６の実施形態］
図１９は、第６の実施形態に係る半導体記憶装置のセンスアンプ１４の配置を示す図である。
【００５２】
本実施形態は、第５の実施形態のセンスアンプ１４の配置を図１４に示した第４の実施形態のセンスアンプ１４の配置と同じにしたものである。
この実施形態によれば、第４及び第５の実施形態と同様の効果を奏する。
【００５３】
［その他の実施形態］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態においては１６本のビット線接続配線ＢＭで１つのビット線グループＢＧを構成し、カラム方向の２つのビット線グループＢＧに対して３列のセンスアンプ１４の列を対応させているが、本発明はこれに限定されるものでなく、隣接するＮ（Ｎは２以上の整数）本のビット線接続配線ＢＭで１つのビット線グループＢＧを構成し、センスアンプ１４は、カラム方向にはＮよりも小さい数で、且つロウ方向には、ビット線グループの配列ピッチよりも小さいピッチで配置されていれば、本数、ピッチは任意である。しかし、隣接する２つのビット線グループの幅の中に３列以上のセンスアンプの列が形成されることが望ましい。また、上記の実施形態はＰｙｐｅ型の半導体記憶装置に関するものであるが、本発明はメモリストリングＭＳのチャネルボディーとしてピラー半導体を用いるＩ型の半導体記憶装置の他、２次元配列された他の形態のメモリセルアレイを用いた半導体記憶装置にも当然適用可能である。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５４】
１１…メモリセルアレイ、１２、１３…ロウデコーダ、１４…センスアンプ、１５…カラムデコーダ、１６…制御信号生成部、ＭＳ…メモリストリング、ＭＴｒ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＤＴｒ…ドレイン側選択ゲートトランジスタ、ＳＳＴｒ…ソース側選択ゲートトランジスタ、ＢＧ…ビット線グループ、ＢＭ…ビット線接続配線。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、
ビット線接続配線を介して前記ビット線と接続された複数のセンスアンプと
を備え、
前記ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとし、
前記センスアンプは、前記ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１方向に延びる前記センスアンプの列のうち一部の列は、隣接する２つのグループに属するビット線接続配線に接続されるセンスアンプを含む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプは、前記グループの配列ピッチの２／３のピッチで配列され、
互いに隣接する第１のグループ及び第２のグループに対応して第１、第２及び第３のセンスアンプ列が配列され、
前記第１のグループに含まれるビット線接続配線は、前記第１のセンスアンプ列に含まれるセンスアンプに接続されると共に前記第２のセンスアンプ列に含まれるセンスアンプのうちの半分のセンスアンプに接続され、
前記第２のグループに含まれるビット線は、前記第２のセンスアンプ列に含まれるセンスアンプのうちの残りの半分のセンスアンプに接続されると共に前記第３のセンスアンプ列に含まれるセンスアンプに接続されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第２方向に配列されたセンスアンプは、各グループの対応する２つの位置のビット線接続配線に接続され、
前記各グループの対応する位置のビット線接続配線に接続されたセンスアンプを同時に活性化するための前記第２方向に延びる制御信号線と、
前記センスアンプから読み出されたデータを転送する前記第１方向に延びる出力信号線を更に備える
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記制御信号線は、前記第１方向に隣接するセンスアンプの間に配線され、
前記制御信号線の一方の側の前記第２方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の１つと、前記制御信号線の他方の側の前記第２方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の１つとが同じ位置に設定されている
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記制御信号線を切り替える切替信号線を更に備え、
前記切替信号線によって切り換えられた制御信号線は、第１方向の異なるセンスアンプに接続されている
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、
ビット線接続配線を介して前記ビット線と接続された複数のセンスアンプと
を備え、
前記ビット線接続配線は、隣接するＮ（Ｎは２以上の整数）本ごとに１つのグループとし、
前記センスアンプは、前記ビット線接続配線が延びる第１方向にはＮよりも小さい数で、且つ前記第１方向と交差する第２方向には前記グループ間のピッチよりも小さいピッチで配列されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１方向に延びる前記センスアンプの列のうち一部の列は、隣接する２つのグループに属するビット線接続配線に接続されるセンスアンプを含む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプは、前記グループの配列ピッチの２／３のピッチで配列され、
互いに隣接する第１のグループ及び第２のグループに対応して第１、第２及び第３のセンスアンプ列が配列され、
前記第１のグループに含まれるビット線接続配線は、前記第１のセンスアンプ列に含まれるセンスアンプに接続されると共に前記第２のセンスアンプ列に含まれるセンスアンプのうちの半分のセンスアンプに接続され、
前記第２のグループに含まれるビット線は、前記第２のセンスアンプ列に含まれるセンスアンプのうちの残りの半分のセンスアンプに接続されると共に前記第３のセンスアンプ列に含まれるセンスアンプに接続されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第２方向に配列されたセンスアンプは、各グループの対応する２つの位置のビット線接続配線に接続され、
前記各グループの対応する位置のビット線接続配線に接続されたセンスアンプを同時に活性化するための前記第２方向に延びる制御信号線と、
前記センスアンプから読み出されたデータを転送する前記第１方向に延びる出力信号線を更に備える
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記制御信号線は、前記第１方向に隣接するセンスアンプの間に配線され、
前記制御信号線の一方の側の前記第２方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の１つと、前記制御信号線の他方の側の前記第２方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の１つとが同じ位置に設定されている
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記制御信号線を切り替える切替信号線を更に備え、
前記切替信号線によって切り換えられた制御信号線は、第１方向の異なるセンスアンプに接続されている
ことを特徴とする請求項５記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−４６２９（Ｐ２０１３−４６２９Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３２６０６（Ｐ２０１１−１３２６０６）
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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