【課題】信頼性に優れた半導体装置を提供する。
【解決手段】抵抗変化型不揮発メモリ装置１００は、基板、金属層、下部電極、抵抗変化層、上部電極、及びスペーサー部を備える。金属層（金属密着層１４２）は、半導体基板１０２上に設けられる。下部電極１４４は、金属密着層１４２上に設けられていて、金属密着層１４２と接続する。上部電極１４８は、下部電極１４４上にあって、下部電極１４４と対向する位置に設けられている。抵抗変化層１４６は、下部電極１４４と上部電極１４８との間に設けられていて、下部電極１４４と上部電極１４８とが重なる領域よりも外側に延在している。スペーサー部１５０は、抵抗変化層１４６のうち外側に延在している部分と金属密着層１４２との間に設けられる。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】用途に合わせて要求される電気的特性を備えた酸化物半導体層を用いたトランジスタ、及び該トランジスタを有する半導体装置を提供する。
【解決手段】酸化物絶縁膜上に、半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてエネルギーギャップの異なる少なくとも２層の酸化物半導体層を含み、かつ積層された酸化物半導体層の間に混合領域を有する酸化物半導体積層を用いる。 （もっと読む）

【課題】生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、複数の電極膜を第１軸に沿って貫通する複数の半導体層と、複数の電極膜と半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、複数の電極膜となる複数の第１膜と複数の第２膜とを交互に積層して、第１積層体を形成する工程と、第１軸に沿い複数の第１膜を支持する支持部を形成する工程と、第１積層体を第１軸に沿って貫通する第１の孔を形成し、第１の孔を介して第２膜を除去し、複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、第２積層体の複数の第１膜を第１軸に沿って貫通する貫通孔を形成する工程と、複数の貫通孔の中に、メモリ膜及び半導体層を埋め込む工程と、を備える。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】抵抗変化物質を含む半導体素子及びその製造方法を提供する。
【解決手段】印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として含む半導体素子及びその製造方法、前記半導体素子を含む不揮発性メモリ装置に係り、前記半導体素子は、絶縁基板上に配置されたチャネル層、前記チャネル層内に配置されたゲート電極、前記ゲート電極を取り囲むゲート絶縁膜、前記ゲート電極の両側面で、前記チャネル層上に配置されるソース電極及びドレイン電極、並びに前記基板と前記ゲート電極との間に配置される抵抗変化物質層を含み、これにより、前記半導体素子は、スイッチの機能と不揮発性メモリの機能とを同時に遂行することができる。 （もっと読む）

【課題】２Ｔｒ１Ｃ型半導体メモリ装置の消費電力を削減する。
【解決手段】読み出しトランジスタのしきい値の絶対値をビット線のデータ電位の変動幅よりも大きくする（あるいはビット線のデータ電位の変動幅を読み出しトランジスタのしきい値の絶対値よりも小さくする）ことで、ソース線の電位を固定し、また、書き込みワード線の電位変動を小さくでき、読み出しワード線の電位は、読み出しの際にのみ変動させる。また、そのようなしきい値の絶対値の大きなトランジスタは、ゲートの材料を仕事関数の高い窒化インジウム等を用いて形成する。仕事関数の高い材料を用いることで、ゲート絶縁物のポテンシャル障壁が高まり、リーク電流が抑制できるので、電荷保持特性も向上する。 （もっと読む）

【課題】複数のサポート膜間における開口の位置ずれ発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、これらの膜を貫通するホールを形成し、ホールの内表面を覆い、かつ第２のサポート膜及び第１のサポート膜に接続される王冠型電極を形成し、王冠型電極と第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、第２のサポート膜に第１の開口を形成し、第１の開口を通じて第２の犠牲膜の一部又は全部を除去し、第１の開口を利用して第１のサポート膜に第２の開口を形成し、第２の開口を通じて第１の犠牲膜を全て除去する、ことを特徴とする。 （もっと読む）

【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。 （もっと読む）

【課題】ＴＦＴなどのトランジスタ特性がばらつく状況や、ＲＦ回路から電源が供給され
電源が安定しない状況で、ＳＲＡＭを作製する場合、従来の１つのメモリセルに６つのト
ランジスタの構成では読み出し時にメモリセルが保持する値が書き換わる誤書き込みが発
生してしまう。
【解決手段】ＳＲＡＭのメモリセルは、書き込みの回路と読み出しの回路を分離する事に
より、ＳＲＡＭの誤書き込みを防ぎ、安定した動作を行うことを可能にする。また、書き
込みのタイミングを考慮する事により、誤書き込みを起こさず、より確実に書き込みの動
作を行うことが可能なＳＲＡＭを提供する。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】その特性の向上を図ることができるＳＲＡＭのセルレイアウトを提供する。
【解決手段】第１トランジスタ（ＴＮＤ１）および第５トランジスタ（ＴＮＡ１）が配置される一体の第１活性領域（ＡｃＰ１）と、第１活性領域（ＡｃＰ１）と分離され、第２トランジスタ（ＴＮＤ２）が配置される第２活性領域（ＡｃＰ２）と、第３トランジスタ（ＴＮＤ３）および第６トランジスタ（ＴＮＡ２）が配置される一体の第３活性領域（ＡｃＰ３）と、第３活性領域（ＡｃＰ３）と分離され、第４トランジスタ（ＴＮＤ４）が配置される第４活性領域（ＡｃＰ４）と、を有するようＳＲＡＭを構成する。ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置する。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。 （もっと読む）

【課題】記憶素子の微細化が可能な記憶装置およびその製造方法を提供する。
【解決手段】各々第１電極と第２電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、前記第１電極は、それぞれ前記アクセストランジスタを介して第１ビット線に接続され、二つの第１電極が、隣り合う異なるアクセストランジスタを介して同一の第１ビット線に接続されていると共に一つの記憶層を共有し、前記一つの記憶層は一本の第２ビット線に接続されている記憶装置。 （もっと読む）

【課題】本発明の一態様は、酸化物半導体を用いたデバイスにおいて高い移動度を達成し
、信頼性の高い表示装置を提供する。
【解決手段】表面と略垂直な方向にｃ軸が配向する結晶領域を有する酸化物半導体層を形
成し、酸化物半導体層上に接する酸化物絶縁層を形成し、第３の加熱処理を行うことによ
り、酸化物半導体層に酸素を供給し、酸化物絶縁層上に、水素を含む窒化物絶縁層を形成
し、第４の加熱処理を行うことにより、少なくとも酸化物半導体層と酸化物絶縁層の界面
に水素を供給する。 （もっと読む）

【課題】微細化されても、ＭＴＪ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、ＭＴＪ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減する。
【解決手段】給電領域において、メモリゲートシャント部が形成される領域の素子分離部に溝２５が形成されており、選択ゲートシャント部に備わる選択ゲートシャント電極ＶＣは、メモリセル形成領域に形成された選択ゲート電極ＣＧに繋がる第１導電膜からなり、メモリゲートシャント部に備わるメモリゲートシャント電極ＶＭは、給電領域に形成された選択ゲート電極ＣＧの延長部の片側面の一部および素子分離部に形成された溝２５の側面の一部に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール状に形成され、メモリセル形成領域に形成されたメモリゲート電極ＭＧに繋がる第２導電膜からなる。 （もっと読む）

【課題】活性領域における上記プラグと、活性領域の外部における上記プラグとの双方を有する、微細化された半導体装置において、枠付け絶縁膜を確実に形成し、かつ導電性などの機能を最適化することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第１のトランジスタＴＧに挟まれる領域に形成される、第１のトランジスタＴＧと第１のトランジスタＴＧよりも上側の層とを電気的に接続するための第１の接続層ＣＴと、ゲート接続領域上に形成される第２のトランジスタＴＧと、第２のトランジスタＴＧよりも上側の層とを電気的に接続するための第２の接続層とを備えている。上記第１の接続層ＣＴには第１の導電部ＰＰ１ａと第２の導電部ＰＰ２ａとを含み、第２の接続層ＳＮＣには第３の導電部ＰＰ２ｂを含む。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線にビット線制御トランジスタを直列に挿入し、そのゲートの最低電位は十分な負の値となるようにする。ビット線制御トランジスタのゲートは電池等に接続するビット線制御回路に接続される。ビット線の最低電位はワード線の最低電位よりも高くなるようにする。外部からの電源が切れた際には、ビット線はビット線制御トランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。あるいは外部電源遮断時にワード線の電位を十分な負の電位とできるような回路を設けてもよい。 （もっと読む）