【課題】製造工程を簡略化出来る半導体記憶装置の製造方法を提供すること。
【解決手段】実施形態の半導体記憶装置の製造方法は、第１配線層４２及び前記第１メモリセル層４３〜４７をパターニングすることにより、第１方向Ｄ１に沿ったストライプ形状の第１構造を第１領域２０に形成し、第２構造ＤＭ１を第２領域２１に形成することと、第１構造及び前記第２構造ＤＭ１上に順次形成した第２配線層５４及び第２メモリセル層５５〜５９をパターニングすることにより、第１方向Ｄ１と異なる第２方向Ｄ２に沿ったストライプ形状を有し、且つ第２領域２１における第２構造ＤＭ１直上の領域で折り返すパターンを有する第３構造を第１領域２０に形成することと、第３構造の折り返す部分における第２配線層５４及び第２メモリセル層５５〜５９、並びにその直下に位置する第１メモリセル層４３〜４７を除去することとを具備する。 （もっと読む）

【課題】４個のトランジスタと２個のＭＴＪ素子からなり、電源を印加しないでも不揮発性メモリとして動作するＳＲＡＭからなる半導体記憶装置を提供する。
【解決手段】第１及び第２のインバータ２，４と第１及び第２の転送用ＭＯＳＦＥＴ３，５とを含むメモリセル１からなるＳＲＡＭにおいて、第１及び第２のインバータ２，４はスピン注入型のＭＴＪ素子６，８と駆動用ＭＯＳＦＥＴ７，９とからなり、これらのインバータ２，４からフリップフロップ回路が構成され、第１及び第２のインバータ２，４の出力端子は、それぞれ第１及び第２の転送用ＭＯＳＦＥＴ３，５を介してビットライン及びビットラインバーに接続され、第１及び第２の転送用ＭＯＳＦＥＴ３，５のゲートは、同一のワードラインに接続される。従来のＳＲＡＭに比較してメモリセルの面積が小さく、高速で低消費電力の不揮発性メモリが得られる。 （もっと読む）

【課題】比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現する。
【解決手段】不揮発性半導体記憶装置は、第１配線５４と、第２配線５５と、一端を前記第１配線５４に、他端を前記第２配線５５にそれぞれ電気的に接続されたメモリセル４０とを具備する。メモリセル４０は、抵抗値の変化で情報を記憶する抵抗変化層４１と、抵抗変化層４１の両端にそれぞれ接続され、貴金属を含まない第１電極５１及び第２電極５２とを備える。第１電極５１は、外側電極４３と、外側電極４３と抵抗変化層４１との間に設けられた界面電極４２とを含む。界面電極４２の膜厚は、外側電極４３の膜厚よりも薄い。界面電極４２の抵抗率は、外側電極４３の抵抗率よりも高い。第１電極５１の抵抗値Ｒｓは、抵抗変化層５２の低抵抗状態の抵抗値Ｒｏｎよりも低い。 （もっと読む）

【課題】アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち、中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、２つの拡散層のうち一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している２つのトランジスタで構成される複数の共有回路が、複数のトランジスタ群に分けられ、複数のトランジスタ群のうち隣り合う前記トランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファはトランジスタ群のゲート配線と接続される。 （もっと読む）

【課題】相変化記録材料から熱を急速に拡散させるための構造を有する相変化メモリとその製造方法を提供する。
【解決手段】層間絶縁膜（１０、２０、３０）内に設けられた複数の導電プラグ（１２、１４）と、複数の導電プラグの夫々に接して設けられた相変化記録材料膜（１６）と、相変化記録材料膜に接して設けられた上部電極（１８）と、複数の導電プラグに接しないように導電プラグの側面領域に設けられた放熱のための金属材料部（２２）と、を有する相変化メモリ。 （もっと読む）

【課題】スループットの向上を図る。
【解決手段】半導体記憶装置の製造方法は、基板上に、不純物濃度が第１濃度である第１シリコン層３５、不純物濃度が第１濃度より低い第２濃度である第１犠牲層、不純物濃度が第１濃度である第２シリコン層３５、および不純物濃度が第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、積層体上に、第１絶縁膜を形成する工程と、積層体および第１絶縁膜内に、溝２２を形成する工程と、溝内に、不純物濃度が第１濃度より低く、第２濃度より高い第３濃度である第３犠牲層９０を埋め込む工程と、ウェットエッチングにより、溝内の第３犠牲層を上面から後退させて除去することで、第１犠牲層および第２犠牲層の端面を後退させる工程と、第１シリコン層および第２シリコン層の端面を第１犠牲層および第２犠牲層の端面に沿ってエッチングする工程とを具備する。 （もっと読む）

【課題】円筒型ＭＯＮＯＳメモリセルで電荷保持特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートＣＧと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜１５０と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜１５１と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜１５２と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層ＳＰと、を具備し、前記トンネル絶縁膜は、ＳｉＯ_２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。 （もっと読む）

【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。 （もっと読む）

【課題】より秘匿性の高いＯＴＰメモリを提供する。
【解決手段】メモリセルは、第１ノードと第２ノードとの間に電流経路を形成するメモリトランジスタと、第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがメモリトランジスタのゲートと配線により接続された選択トランジスタと、第１ノードに接続されたキャパシタとを備える。メモリトランジスタに対して、ゲート酸化膜が破壊されず劣化してゲートリーク電流が増大する程度の高電圧を印加することによりデータが書き込まれる。キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。ゲート酸化膜の劣化箇所は物理解析で識別できないため、秘匿性が高い。 （もっと読む）

【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第１軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間で、前記メモリ領域から前記非メモリ領域に延在して設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。 （もっと読む）

【課題】TSV構造を採用し複数のチップをスタックした半導体装置を、改良された入出力形式で提供できるようにする。
【解決手段】複数のチップをスタックしてなり、隣り合うチップ間の接続を、貫通電極を介して行なうTSV構造を持つ半導体装置に適用される。各チップは複数のチャンネルに対応した複数のTSVアレイ部を備え、該複数のTSVアレイ部は、スタックするチップの数に応じて入出力に寄与するTSVアレイ部と入出力回路に接続されないパススルーのTSVアレイ部とに分けられている。スタックするチップの数に応じて２段目以降のチップを面方向に回転させてスタックし、前記パススルーのTSVアレイ部を経由してデータの入出力を行なう構成とすることにより、前記データの入出力に寄与するTSVアレイ部にのみ共有の入出力回路を備える構成とし、入出力回路の数を低減させた。 （もっと読む）

【課題】ノーマリーオフのスイッチング素子を実現するトランジスタ構造およびその作製方法を提供する。トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成比を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体層を用いる。 （もっと読む）

【課題】不揮発性を有し、書き込み回数に制限のない新たな構造の半導体装置を提供する。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】キャパシタ上の絶縁膜とキャパシタの形成されていない領域上の絶縁膜と平坦化する際に、キャパシタ上の絶縁膜を一部エッチング除去した後平坦化すると、両者の境界部に残る絶縁膜隆起部が剥がれてくぼみ等の欠陥が発生する。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下とする。通常、Ｈｄはキャパシタの形成されていない領域上の絶縁膜表面高さまでとし、Ｌｒはキャパシタ高さの少なくとも４倍とする。 （もっと読む）

【課題】多値記録が可能で、アモルファスと結晶との相混合比を制御する方式に比較して、パルス電流条件のマージンが広い情報記憶素子を提供する。
【解決手段】相変化材料にそれぞれ形状の異なるパルス電流を流すことによって、アモルファス状態、微細な結晶粒からなる固相結晶、粒径の大きな結晶状態からなる溶融結晶の３状態を形成し、従来に比較してパルス電流条件のマージンが広く、信頼性の高い多値記録が可能な情報記憶素子を実現する。３状態を形成するには、相変化材料の組成を変更したり、他の元素を添加したりすることによって、溶融後の再結晶化速度および抵抗を制御する。 （もっと読む）

【課題】三次元構造を有する相変化メモリの熱ディスターブを抑制する。
【解決手段】三次元構造を有する相変化メモリにおいて、選択用ＭＯＳトランジスタのゲート絶縁膜として、高い熱伝導率を有する材料を使用し、相変化記録膜からＳｉチャネル層に伝達する熱を良好にゲート電極に拡散させる。これにより、記録ビットから発生する熱が非選択の隣接ビットに拡散し、隣接ビットのデータを消去する熱ディスターブを抑制する。高い熱伝導率を有するゲート絶縁膜材料としては、ＢＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＴｉＯ_２、Ｓｉ_３Ｎ_４、ＺｎＯなどを挙げることができる。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】この不揮発性半導体記憶装置において、メモリストリングスは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下部を連結させるように形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を含む第１の絶縁膜と、前記柱状部の側面及び前記第１の絶縁膜を覆うように形成された第１導電層と、前記連結部の周囲に形成される第２の絶縁膜と、前記連結部に前記ゲート絶縁膜を介して形成される第２導電層とを備える。 （もっと読む）

【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。 （もっと読む）

【課題】より容易な方法で集積度を向上させた情報格納装置を提供する。
【解決手段】本発明の情報格納装置は、基板と、基板上のゲートライン構造体を含むトランジスターと、少なくとも一部が基板内に埋め込まれてトランジスターの活性領域を定義する導電性分離パターン（ｃｏｎｄｕｃｔｉｖｅ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎｓ）と、を有し、導電性分離パターンは、互いに電気的に連結される。 （もっと読む）

【課題】消費電力の低減と干渉の抑制を実現できる半導体装置を提供する。
【解決手段】半導体装置は、直列に多段接続された第１及び第２のチップと制御チップとを備える。第１及び第２のチップのそれぞれの転送制御部は、識別信号が制御チップから供給されると当該識別信号後段のチップへ伝送し、制御チップが供給するクロック信号のｎ番目のパルスに基づいて、識別信号が表す識別情報を第２の記憶領域に書き込み、書き込みが終了するまでクロック信号の後段のチップへの伝送を阻止する。制御チップは、コマンドによって第１及び第２のチップを排他的にアクセスし、第１及び第２のチップのスイッチ制御回路は、コマンド及び識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。 （もっと読む）