半導体記憶装置の製造方法
【課題】スループットの向上を図る。
【解決手段】半導体記憶装置の製造方法は、基板上に、不純物濃度が第１濃度である第１シリコン層３５、不純物濃度が第１濃度より低い第２濃度である第１犠牲層、不純物濃度が第１濃度である第２シリコン層３５、および不純物濃度が第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、積層体上に、第１絶縁膜を形成する工程と、積層体および第１絶縁膜内に、溝２２を形成する工程と、溝内に、不純物濃度が第１濃度より低く、第２濃度より高い第３濃度である第３犠牲層９０を埋め込む工程と、ウェットエッチングにより、溝内の第３犠牲層を上面から後退させて除去することで、第１犠牲層および第２犠牲層の端面を後退させる工程と、第１シリコン層および第２シリコン層の端面を第１犠牲層および第２犠牲層の端面に沿ってエッチングする工程とを具備する。
【解決手段】半導体記憶装置の製造方法は、基板上に、不純物濃度が第１濃度である第１シリコン層３５、不純物濃度が第１濃度より低い第２濃度である第１犠牲層、不純物濃度が第１濃度である第２シリコン層３５、および不純物濃度が第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、積層体上に、第１絶縁膜を形成する工程と、積層体および第１絶縁膜内に、溝２２を形成する工程と、溝内に、不純物濃度が第１濃度より低く、第２濃度より高い第３濃度である第３犠牲層９０を埋め込む工程と、ウェットエッチングにより、溝内の第３犠牲層を上面から後退させて除去することで、第１犠牲層および第２犠牲層の端面を後退させる工程と、第１シリコン層および第２シリコン層の端面を第１犠牲層および第２犠牲層の端面に沿ってエッチングする工程とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
積層型メモリにおいて、積層された電極へのコンタクトを得るために、積層電極の端部を階段状にする場合がある。従来、積層電極の端部を階段状に加工するために、レジストスリミングと各電極層に対するＲＩＥ（Reactive Ion Etching）とを交互に繰り返し行なっていた。
【０００３】
しかし、レジストスリミングと積層電極のＲＩＥとでは、エッチングに用いる反応性ガス種が異なる。このため、積層数が多くなるほどガス置換の回数が多くなり、エッチング時間が長くなる。これが原因となりプロセス時間が増大し、スループットの減少が問題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スループットの向上を図る半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置の製造方法は、基板上に、不純物濃度が第１濃度である第１シリコン層、前記不純物濃度が前記第１濃度より低い第２濃度である第１犠牲層、前記不純物濃度が前記第１濃度である第２シリコン層、および前記不純物濃度が前記第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、前記積層体上に、第１絶縁膜を形成する工程と、前記積層体および前記第１絶縁膜内に、溝を形成する工程と、前記溝内に、前記不純物濃度が前記第１濃度より低く、前記第２濃度より高い第３濃度である第３犠牲層を埋め込む工程と、ウェットエッチングにより、前記溝内の前記第３犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第１犠牲層および前記第２犠牲層の端面を後退させる工程と、前記溝内に露出した前記第１シリコン層および前記第２シリコン層の端面を前記第１犠牲層および前記第２犠牲層の端面に沿ってエッチングする工程と、前記第１シリコン層および前記第２シリコン層のエッチング後、前記第１絶縁膜を除去する工程と、前記第１絶縁膜の除去後、前記第１犠牲層および前記第２犠牲層、前記第１シリコン層および前記第２シリコン層の全面を覆うように、前記溝内に第２絶縁膜を埋め込む工程と、前記第１犠牲層および前記第２犠牲層を除去することで、前記第１シリコン層、前記第２シリコン層、および前記第２絶縁膜の各間に隙間を形成する工程と、前記隙間内に第３絶縁膜を埋め込む工程と、前記第１シリコン層に接続される第１コンタクトおよび前記第２シリコン層に接続される第２コンタクトを形成する工程と、を具備する。
【図面の簡単な説明】
【０００７】
【図１】各実施形態に係る半導体記憶装置の全体構成例を示す斜視図。
【図２】図１におけるメモリセルアレイを示す斜視図。
【図３】図２におけるＮＡＮＤストリングを拡大した断面図。
【図４】第１の実施形態に係る半導体記憶装置を示す平面図。
【図５】第１の実施形態に係る半導体記憶装置を示す断面図。
【図６】図５における半導体記憶装置の一部を拡大した断面図。
【図７】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１８】第２の実施形態に係る半導体記憶装置を示す断面図。
【図１９】第２の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００９】
＜全体構成例＞
図１乃至図３を用いて、各実施形態に係る半導体記憶装置の全体構成例について説明する。
【００１０】
図１は、各実施形態に係る半導体記憶装置の全体構成例を示す斜視図である。
【００１１】
図１に示すように、半導体記憶装置１００は、メモリセルアレイ５、複数のワード線駆動回路１３、複数のソース側選択ゲート線駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、および複数のバックゲートトランジスタ駆動回路１８等を備えている。
【００１２】
メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられている。このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタＭＴｒが配置されている。また、詳細は後述するが、積層された複数のワード線の端部は階段状になっており、各段の上面にコンタクトが接続されている。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１３】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。
【００１４】
ソース側選択ゲート線駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００１５】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００１６】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴｒから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００１７】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００１８】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００１９】
図２は、図１におけるメモリセルアレイ５を示す斜視図であり、ＮＡＮＤストリング（メモリセルストリング）３００の構造を示している。図３は、図２におけるＮＡＮＤストリング３００を拡大した断面図である。
【００２０】
図２に示すように、メモリセルアレイ５において、半導体基板３０上に、Ｕ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）３００が配置されている。各メモリストリング３００は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００２１】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜１５５を有している。このメモリ膜１５５は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜１５２、電荷蓄積層１５１、およびブロック絶縁膜１５０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと、その周囲に形成されたトンネル絶縁膜１５２、電荷蓄積層１５１、ブロック絶縁膜１５０およびコントロールゲートＣＧとで構成されている。
【００２２】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。
【００２３】
また、図２に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端（ドレイン）が複数のメモリセルトランジスタの一端（ソース）に接続され、他端（ソース）がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端（ソース）が複数のメモリセルトランジスタＭＴｒの他端（ドレイン）に接続され、他端（ドレイン）がビット線ＢＬに接続されている。
【００２４】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部１５６が充填されていてもよい。
【００２５】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成されていても良い。
【００２６】
バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２７】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤはＵ字状シリコンピラーＳＰの一方の柱状部に直交するように形成され、ソース側選択ゲートＳＧＳは他方の柱状部に直交するように形成されている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２８】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２９】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３０】
＜第１の実施形態＞
図４乃至図１７を用いて、第１の実施形態に係る半導体記憶装置について説明する。第１の実施形態は、コントロールゲートＣＧとなるボロンドープドシリコン層と犠牲層であるノンドープドシリコン層とを積層させた後、ウェットエッチングにより犠牲層の端部を階段構造にし、その形状に沿ってコントロールゲートＣＧの端部を階段構造にする製造方法の例である。
【００３１】
［構造］
以下に図４乃至図６を用いて、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００３２】
図４は、第１の実施形態に係る半導体記憶装置（特に、コントロールゲートＣＧ）を示す平面図であり、第１の実施形態に係るコントロールゲートブロックＣＧＢＬＫを示す平面図である。ここで、コントロールゲートブロックＣＧＢＬＫは、ブロック単位のコントロールゲートＣＧを示し、実質的に両者は同一のものである。
【００３３】
図４に示すように、第１の実施形態に係る半導体記憶装置は、メモリ領域Ａと周辺回路領域Ｂとからなり、メモリ領域Ａはカラム方向に並ぶ複数のブロックＢＬＫで構成されている。
【００３４】
各ブロックＢＬＫは、２つのコントロールブロックＣＧＢＬＫ１およびＣＧＢＬＫ２で構成されている。コントロールブロックＣＧＢＬＫ１は、メモリセルトランジスタＭＴｒが配置される２つのメモリ部２０と、これら２つのメモリ部２０を接続する接続部２１とで構成されている。各メモリ部２０は、ロウ方向に平行に延びている。また、メモリ部２０は、マトリクス状に配置されて積層方向に延びるＵ字状シリコンピラーＳＰと直交している。接続部２１は、２つのメモリ部２０をロウ方向の一方側の端部において接続している。コントロールブロックＣＧＢＬＫ２は、メモリセルトランジスタＭＴｒが配置される２つのメモリ部２０’と、これら２つのメモリ部２０’を接続する接続部２１’とで構成されている。各メモリ部２０’はロウ方向に平行に延びている。また、メモリ部２０’は、マトリクス状に配置されて積層方向に延びるＵ字状シリコンピラーＳＰと直交している。接続部２１’は、２つのメモリ部２０’をロウ方向の他方側の端部において接続している。
【００３５】
すなわち、各ブロックＢＬＫにおいて、メモリ部２０とメモリ部２０’とがカラム方向に交互に並び、メモリ部２０はロウ方向の一端で接続部２１に接続され、メモリ部２０’はロウ方向の他端で接続部２１’に接続されている。言い換えると、カラム方向において、偶数番目のメモリ部２０はロウ方向の一端で接続部２１に接続され、奇数番目のメモリ部２０’はロウ方向の他端で接続部２１’に接続されている。なお、メモリ部２０およびメモリ部２０’はそれぞれ２つに限らず、３つ以上であってもよい。
【００３６】
ここで、図示するように、隣接する２つのブロックＢＬＫの間にはロウ方向に平行に延びるスリット２３が形成されている。言い換えると、スリット２３は、メモリ領域Ａをカラム方向において複数のブロックＢＬＫに分割している。このスリット２３の幅Ｗ１は、例えば６０ｎｍである。
【００３７】
一方、ブロックＢＬＫ（メモリ領域Ａ）と周辺回路領域Ｂとの間にはカラム方向に延びる溝２２が形成されている。言い換えると、溝２２は、メモリ領域Ａと周辺回路領域Ｂとを分割している。この溝２２の幅Ｗ２は、例えば１５０ｎｍである。すなわち、溝２２の幅Ｗ２は、スリット２３の幅Ｗ１よりも大きい。なお、溝２２の幅Ｗ２は、スリット２３の幅Ｗ１の２倍以上１０倍以下であることが望ましい。
【００３８】
なお、カラム方向に隣接するメモリ部２０とメモリ部２０’との間にもスリット２４が形成され、その幅はスリット２３の幅Ｗ１と同程度である。幅Ｗ１と幅Ｗ２との関係についての詳細は、後述する。
【００３９】
図５は、第１の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図５（ａ）は、図４におけるVA-VA線に沿った断面図であり、図５（ｂ）は、図４におけるVB-VB線に沿った断面図である。すなわち、図５（ａ）は、メモリ部２０および２０’のカラム方向に沿った断面図であり、図５（ｂ）は、接続部２１（接続部２１’）のロウ方向に沿った断面図である。言い換えると、図５（ａ）は、メモリ領域Ａの中央部を示す断面図であり、図５（ｂ）は、メモリ領域Ａの端部を示す断面図である。
【００４０】
また、図６は、図５における半導体記憶装置の一部を拡大した断面図である。より具体的には、図６（ａ）は、図５（ａ）におけるメモリ領域Ａの中央部の一部を拡大した断面図であり、図６（ｂ）は、図５（ｂ）におけるメモリ領域Ａの端部の一部を拡大した断面図である。
【００４１】
なお、ここでは、メモリ部２０および２０’、接続部２１および接続部２１’を特に区別しない場合、単にコントロールゲートＣＧ（ワード線ＷＬ）と称する。
【００４２】
図５（ａ）に示すように、メモリ領域Ａの中央部において、複数のＮＡＮＤストリング３００が配置されている。各ＮＡＮＤストリング３００は、半導体基板３０の上方に形成された導電層３２、ドープドシリコン層３５，１２１、電極間絶縁膜１５０’、メモリ膜１５５、Ｕ字状シリコンピラーＳＰ、および絶縁材７０を備えている。
【００４３】
導電層３２は、半導体基板３０上に絶縁膜３１を介して形成され、例えばリンが導入されたポリシリコンで構成されている。導電層３２は、バックゲートＢＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜１５５が形成されることでバックゲートトランジスタＢＧＴｒを構成する。
【００４４】
複数のドープドシリコン層３５、および複数の電極間絶縁膜１５０’は、導電層３２上にシリコン酸化膜３４を介して交互に積層されている。ドープドシリコン層３５は、コントロールゲートＣＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜１５５が形成されることでメモリセルトランジスタＭＴｒを構成する。すなわち、電極間絶縁膜１５０’は、積層方向に隣接する２つのコントロールゲートＣＧの間（隙間１４０）に形成されている。これらドープドシリコン層３５および電極間絶縁膜１５０’のより詳細な説明については、後述する。
【００４５】
ドープドシリコン層１２１は、最上層のコントロールゲートＣＧ上に電極間絶縁膜１５０’を介して形成されている。ドープドシリコン層１２１は、選択ゲートＳＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜１５５が形成されることで選択トランジスタＳＤＴｒ，ＳＳＴｒを構成する。
【００４６】
これら選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、および電極間絶縁膜１５０’内には、Ｕ字状メモリホール１３０が設けられている。このＵ字状メモリホール１３０は、カラム方向に並ぶ一対の貫通ホールと一対の貫通ホールを連結する連結ホールとで構成されている。貫通ホールは選択ゲートＳＧおよびコントロールゲートＣＧ内において積層方向に延びるように形成され、連結ホールはバックゲートＢＧ内にカラム方向に延びるように形成されている。
【００４７】
また、コントロールゲートＣＧおよび電極間絶縁膜１５０’内には、Ｕ字状メモリホール１３０における一対の貫通ホールの間で、かつロウ方向および積層方向に拡がるスリット２４が設けられている。これにより、コントロールゲートＣＧおよび電極間絶縁膜１５０’は、ロウ方向に沿って分断されている。
【００４８】
また、ブロックＢＬＫの端部におけるコントロールゲートＣＧ、電極間絶縁膜１５０’、シリコン酸化膜３４、およびバックゲートＢＧ内には、ロウ方向および積層方向に拡がるスリット２３が設けられている。言い換えると、このスリット２３により、ブロックＢＬＫがロウ方向に沿って分断されている。
【００４９】
さらに、選択ゲートＳＧには、スリット２３およびスリット２４が開口するように、スリット２３およびスリット２４の上部にロウ方向および積層方向に拡がる開口部１８０が設けられている。これにより、選択ゲートＳＧは、ロウ方向に沿って分断されている。
【００５０】
メモリ膜１５５は、Ｕ字状メモリホール１３０の内面上、すなわち、Ｕ字状メモリホール１３０内における選択ゲートＳＧ、コントロールゲートＣＧ、およびバックゲートＢＧの表面上に形成されている。また、詳細は後述するが、メモリ膜１５５の一部は、電極間絶縁膜１５０’と一体である。
【００５１】
Ｕ字状シリコンピラーＳＰは、Ｕ字状メモリホール１３０内におけるメモリ膜１５５の表面上に形成され、不純物、例えばリンを含有するポリシリコンで構成されている。すなわち、Ｕ字状シリコンピラーＳＰは、一対の貫通ホール内におけるメモリ膜１５５の表面上に形成された一対の柱状部と、連結ホール内におけるメモリ膜１５５の表面上に形成された連結部とで構成されている。なお、図５（ａ）において、Ｕ字状シリコンピラーＳＰとしてポリシリコンがＵ字状メモリホール１３０内を埋め込む例を示しているが、図３に示すように、中空構造を有してもよい。
【００５２】
絶縁材７０は、スリット２３内、スリット２４内、および開口部１８０内に埋め込まれている。この絶縁材７０により、スリット２３，２４および開口部１８０によって分断されたコントロールゲートＣＧおよび選択ゲートＳＧは絶縁分離される。
【００５３】
なお、図示はしないが、スリット２４内におけるコントロールゲートＣＧの表面上、および開口部１８０内における選択ゲートＳＧの表面上にシリサイド層が形成されてもよい。言い換えると、シリサイド層は、コントロールゲートＣＧおよび選択ゲートＳＧと、絶縁材７０との間に形成されている。このシリサイド層により、コントロールゲートＣＧおよび選択ゲートＳＧを低抵抗化することができ、動作速度の向上を図ることができる。
【００５４】
図６（ａ）に示すように、メモリ膜１５５は、貫通ホールの内面上、すなわち、貫通ホール内におけるコントロールゲートＣＧの表面上に形成されたブロック絶縁膜１５０、ブロック絶縁膜１５０の表面上に形成された電荷蓄積層１５１、および電荷蓄積層１５１の表面上に形成されたトンネル絶縁膜１５２で構成されている。
【００５５】
ここで、本実施形態におけるブロック絶縁膜１５０は、多層構造を有している。より具体的には、ブロック絶縁膜１５０は、貫通ホールの内面上、すなわち、貫通ホール内におけるコントロールゲートＣＧの表面上から順に形成されたシリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃで構成される多層構造を有する。すなわち、ブロック絶縁膜１５０は、シリコン窒化膜とシリコン酸化膜とが交互に積層された構造である。なお、ブロック絶縁膜１５０は、積層数が３層であることに限らない。
【００５６】
電極間絶縁膜１５０’は、ブロック絶縁膜１５０と一体であり、多層構造を有している。すなわち、電極間絶縁膜１５０’は、隙間１４０の内面上（隙間１４０内におけるコントロールゲートＣＧの表面上、および絶縁材７０の表面上）から順に形成されたシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃで構成される多層構造を有する。言い換えると、電極間絶縁膜１５０’は、貫通ホールを介して隙間１４０内にブロック絶縁膜１５０が埋め込まれた構造である。図１５に示す例では、シリコン酸化膜１５０’ｃが形成された段階で、隙間１４０が埋め込まれている。
【００５７】
上述したように、貫通ホール内において、ブロック絶縁膜１５０の最表面の層は、シリコン酸化膜１５０ａである。このため、隙間１４０内において、電極間絶縁膜１５０’の最表面の層は、同様にシリコン酸化膜１５０’ａである。すなわち、電極間絶縁膜１５０’は、隙間１４０の外側（絶縁材７０側、および上下のドープドシリコン層３５側）からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃによって順に覆われる積層構造を有している。
【００５８】
一方、図５（ｂ）に示すように、メモリ領域Ａの端部（ロウ方向における端部）において、複数のコントロールゲートＣＧ（ドープドシリコン層３５）は階段状に形成され、各コントロールゲートＣＧの上面にコンタクト１６４が接続されている。言い換えると、任意のコントロールゲートＣＧの端面は、その上層に位置するコントロールゲートＣＧの端面よりも突出している。すなわち、この各コントロールゲートＣＧの突出した端部における上面にコンタクト１６４が接続され、絶縁膜１６０内の配線１６５に接続されている。
【００５９】
また、上述したように、複数のコントロールゲートＣＧは、複数の電極間絶縁膜１５０’と交互に積層されている。言い換えると、電極間絶縁膜１５０’は、積層方向に隣接するコントロールゲートＣＧの間（隙間１４０）に形成されている。複数の電極間絶縁膜１５０’は、階段状に形成されている。これら複数のコントロールゲートＣＧの端面、電極間絶縁膜１５０’の端面および上面を覆うように、シリコン酸化膜１２０が形成されている。
【００６０】
ここで、本実施形態において、電極間絶縁膜１５０’のロウ方向における端面は、その直下に形成されたコントロールゲートＣＧのロウ方向における端面よりも突出して形成されている。言い換えると、コントロールゲートＣＧのロウ方向における端面は、その直上に形成された電極間絶縁膜１５０’のロウ方向における端面よりも後退している。また、コントロールゲートＣＧの端面は、その直上に形成された電極間絶縁膜１５０’よりも上層に位置する電極間絶縁膜１５０’の端面よりも突出している。
【００６１】
また、各電極間絶縁膜１５０’のロウ方向における端面は、上部側から下部側に向かって、より突出している。言い換えると、上部側から下部側に向かって拡がるように形成されている。より具体的には、各電極間絶縁膜１５０’のロウ方向における端面は、上部側から下部側に向かって曲線的に、かつ連続的に拡がっている。同様に、各コントロールゲートＣＧのロウ方向における端面も上部側から下部側に向かって拡がるように形成されている。より具体的には、各コントロールゲートＣＧのロウ方向における端面は、上部側から下部側に向かって曲線的に、かつ連続的に拡がっている。
【００６２】
図６（ｂ）に示すように、メモリ領域Ａの端部における電極間絶縁膜１５０’は、メモリ領域Ａの中央部における電極間絶縁膜１５０’と同様、ブロック絶縁膜１５０と一体である。すなわち、電極間絶縁膜１５０’は、隙間１４０の内面上（隙間１４０内におけるコントロールゲートＣＧの表面上、およびシリコン酸化膜１２０の表面上）から順に形成されたシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃで構成される多層構造を有する。言い換えると、電極間絶縁膜１５０’は、貫通ホールを介して隙間１４０内にブロック絶縁膜１５０が埋め込まれた構造である。
【００６３】
上述したように、貫通ホール内において、ブロック絶縁膜１５０の最表面の層は、シリコン酸化膜１５０ａである。このため、隙間１４０内において、電極間絶縁膜１５０’の最表面（最端面、最上面、および最下面）の層は、同様にシリコン酸化膜１５０’ａである。すなわち、電極間絶縁膜１５０’は、隙間１４０の外側（シリコン酸化膜１２０側、および上下のコントロールゲートＣＧ側）からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃによって順に覆われる積層構造を有している。言い換えると、電極間絶縁膜１５０’は、その端面、上面、および下面において最表面の層であるシリコン酸化膜１５０’ａがシリコン酸化膜１２０、および上下のコントロールゲートＣＧに接するように形成されている。
【００６４】
このように、電極間絶縁膜１５０’の端部において最表面から積層膜で覆われる構造は、後述する製造工程によって生じるものである。
【００６５】
［製造方法］
以下に図７乃至図１７を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図７乃至図１７は、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図７（ａ）乃至図１７（ａ）は、メモリ領域Ａの中央部における製造工程を示す断面図であり、図７（ｂ）乃至図１７（ｂ）は、メモリ領域Ａの端部における製造工程を示す断面図である。
【００６６】
まず、図７（ａ）および図７（ｂ）に示すように、半導体基板３０上に、絶縁膜３１を介してバックゲートＢＧとなる導電層３２が形成される。このとき、図７（ａ）に示すように、メモリ領域Ａの中央部において、導電層３２内の表面の一部に、ノンドープドポリシリコンからなる犠牲層３３が形成される。その後、犠牲層３３および導電層３２上に、絶縁膜としてシリコン酸化膜３４が形成される。
【００６７】
次に、シリコン酸化膜３４上に、コントロールゲートＣＧとなる高濃度のボロンが導入されたドープドシリコン層３５と、犠牲層となる不純物が導入されていないノンドープドシリコン層３６とが交互に積層された積層膜が形成される。ドープドシリコン層３５およびノンドープドシリコン層３６は、例えばポリシリコンまたはアモルファスシリコンで構成される。また、ドープドシリコン層３５には、例えば１×１０２１ｃｍ−３程度の濃度のボロンが導入されている。
【００６８】
さらに、最上層のノンドープドシリコン層３６上に、ボロン添加シリコン酸化膜３７が形成される。ボロン添加シリコン酸化膜３７には適当な濃度のボロンが添加されている。このため、ボロン添加シリコン酸化膜３７は、この工程以前または以後に形成されるボロンが添加されていないシリコン酸化膜に対して異なるエッチング選択比を有する。
【００６９】
次に、図８（ａ）に示すように、メモリ領域Ａの中央部において、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）法により、ボロン添加シリコン酸化膜３７、ノンドープドシリコン層３６、およびドープドシリコン層３５内に、これらを分断するスリット２４が形成される。また、同時に、ボロン添加シリコン酸化膜３７、ノンドープドシリコン層３６、ドープドシリコン層３５、シリコン酸化膜３４、および導電層３２内に、これらを分断するスリット２３が形成される。
【００７０】
これらスリット２３，２４は、ロウ方向（図８において紙面奥行き方向）に沿って形成される。スリット２３は、ブロックＢＬＫを分割するためのものである。また、スリット２４は、ＮＡＮＤストリング３００のコントロールゲートＣＧを分割するためのものであり、カラム方向において犠牲層３３の中央部に形成される。また、図４に示すように、スリット２３，２４の幅Ｗ１は、例えば６０ｎｍ程度である。
【００７１】
同時に、図８（ｂ）に示すように、メモリ領域Ａの端部において、フォトリソグラフィおよびＲＩＥにより、ボロン添加シリコン酸化膜３７、ノンドープドシリコン層３６、およびドープドシリコン層３５内に、これらを分断する溝２２が形成される。この溝２２は、ロウ方向に沿って形成される。溝２２は、メモリ領域Ａと周辺回路領域Ｂとを分割するためのものである。また、図４に示すように、溝２２の幅Ｗ２は、例えば１５０ｎｍ程度であり、スリット２３，２４の幅Ｗ１より大きい。なお、溝２２の幅Ｗ２は、スリット２３，２４の幅Ｗ１の２倍以上１０倍以下であることが望ましい。
【００７２】
次に、全面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりシリコン窒化膜（絶縁材）７０が形成される。すなわち、シリコン窒化膜７０は、スリット２３，２４の内面上、溝２２の内面上、およびボロン添加シリコン酸化膜３７上に形成される。ここで、形成されるシリコン窒化膜７０の膜厚は、例えば６０ｎｍとする。このとき、上述したように、スリット２３，２４の幅Ｗ１を６０ｎｍ程度、溝２２の幅Ｗ２を１５０ｎｍ程度にすることで、スリット２３，２４が完全に埋め込まれる一方、溝２２は埋め込まれない。
【００７３】
次に、図９（ａ）および図９（ｂ）に示すように、メモリ領域Ａの中央部およびメモリ領域Ａの端部において、等方性のエッチング、例えば熱燐酸溶液によるウェットエッチング法、またはＣＤＥ（Chemical Dry Etching）法により、シリコン窒化膜７０が除去される。このとき、等方的にエッチングすることにより、溝２２内およびボロン添加シリコン酸化膜３７上のシリコン窒化膜７０を除去し、スリット２３，２４内のシリコン窒化膜７０を残存させることができる。
【００７４】
次に、図１０（ａ）および図１０（ｂ）に示すように、全面に、犠牲層となる中濃度のボロンが導入されたボロンドープドシリコン層９０が形成される。すなわち、ボロンドープドシリコン層９０は、溝２２の内面上、およびボロン添加シリコン酸化膜３７上に形成される。ドープドシリコン層９０は、例えばポリシリコンまたはアモルファスシリコンで構成される。ここで、形成されるドープドシリコン層９０の膜厚は、例えば１５０ｎｍとする。これにより、溝２２内が完全に埋め込まれる。言い換えると、メモリ領域Ａの端部において、ドープドシリコン層３５とノンドープドシリコン層３６とが交互に積層された積層膜の端面がボロンドープドシリコン層９０により覆われる。
【００７５】
ここで、ドープドシリコン層９０には、ドープドシリコン層３５よりも低く、ノンドープドシリコン層３６よりも高い濃度のボロンが導入され、例えば１×１０２０ｃｍ−３程度の濃度のボロンが導入されている。ドープドシリコン層９０のボロン濃度は、次工程のウェットエッチング速度から決定される。このボロン濃度を調整することにより、後述するノンドープドシリコン層３６の端部の後退量を制御することができる。
【００７６】
次に、図１１（ａ）および図１１（ｂ）に示すように、メモリ領域Ａの中央部およびメモリ領域Ａの端部において、等方性のエッチング、例えばアルカリ溶液でのウェットエッチング法により、ドープドシリコン層９０が除去される。また、メモリ領域Ａの端部において、ノンドープドシリコン層３６の端面も除去される（後退する）。
【００７７】
このとき、図１１（ｂ）に示すように、メモリ領域Ａの端部において、溝２２内に埋め込まれたドープドシリコン層９０は、上面からエッチングされていく（後退していく）。このため、溝２２内において、積層された複数のノンドープドシリコン層３６のうち、上層に位置するノンドープドシリコン層３６の端面から順に露出していく。そして、露出されたノンドープドシリコン層３６の端面から順に、ウェットエッチング法により、除去されていく（後退していく）。より具体的には、時刻ｔ０において任意のノンドープドシリコン層３６の端面のエッチングが開始され、時刻ｔ１において上記ノンドープドシリコン層３６の下部に位置するノンドープドシリコン層３６の端面のエッチングが開始される。この場合、その時間差ｔ１−ｔ０は、これらの層の間の膜厚分のドープドシリコン層９０がエッチングされる時間である。これにより、積層された複数のノンドープドシリコン層３６のうち、より上層に位置するノンドープドシリコン層３６の端面のほうがより長い時間エッチングされるため、より後退する。すなわち、積層された複数のノンドープドシリコン層３６の端部は、階段状に形成される。
【００７８】
このとき、ドープドシリコン層９０がエッチングされる速度をノンドープドシリコン層３６がエッチングされる速度に対して適当に調整することで、ノンドープドシリコン層３６の各段の後退量の差を一定にすることが可能である。言い換えると、積層された複数のノンドープドシリコン層３６のうち、任意のノンドープドシリコン層３６とその上部に位置するノンドープドシリコン層３６との後退量の差を、任意のノンドープドシリコン層３６とその下部に位置するノンドープドシリコン層３６との後退量の差と同等にすることができる。
【００７９】
このような、ドープドシリコン層９０がエッチングされる速度とノンドープドシリコン層３６がエッチングされる速度とは、ボロン濃度の差に応じて調整され得る。すなわち、複数のノンドープドシリコン層３６の階段構造の１段分の幅（任意のノンドープドシリコン層３６とその上部（下部）に位置するノンドープドシリコン層３６との後退量の差）は、ドープドシリコン層９０に導入されるボロン濃度に応じて決定される。例えば、ボロン濃度を高くするほどエッチング速度は大きくなり、低くするほど小さくなる。このため、この工程において、高濃度のボロンが導入されたドープドシリコン層３５は、ほとんどエッチングされない。
【００８０】
なお、ノンドープドシリコン層３６にもボロンが導入されていてもよく、そのボロン濃度がドープドシリコン層３５，９０のボロン濃度よりも低ければよい。ただし、ノンドープドシリコン層３６とドープドシリコン層３５，９０とのエッチング選択比を取りやすくするため、ノンドープドシリコン層３６のボロン濃度は０である（ボロンが導入されていない）ことが望ましい。
【００８１】
また、各ノンドープドシリコン層３６のロウ方向における端面は、上部側から下部側に向かって、より突出するように形成される。言い換えると、上部側から下部側に向かって拡がるように形成される。
【００８２】
次に、図１２（ｂ）に示すように、メモリ領域Ａの端部において、等方性のエッチング、例えばＣＤＥ法により、ドープドシリコン層３５の端面が除去される（後退する）。
【００８３】
このとき、等方性のエッチングにより除去することで、ドープドシリコン層３５の端部は、階段状に形成されたノンドープドシリコン層３６に沿って加工される。より具体的には、ドープドシリコン層３５の端面は、その直上に位置するノンドープドシリコン層３６の端面に沿ってエッチングされる。これにより、積層された複数のドープドシリコン層３５のうち、より上層に位置するドープドシリコン層３５の端部のほうがより後退する。言い換えると、積層された複数のドープドシリコン層３５のうち、より下層に位置するドープドシリコン層３５の端面のほうがより突出する。すなわち、積層された複数のドープドシリコン層３５の端部は、階段状に形成される。また、ドープドシリコン層３５の端面は、その直上に位置するノンドープドシリコン層３６の端面よりも後退するようにエッチングされ、さらに上層に位置するノンドープドシリコン層３６の端面よりも突出するように形成される。
【００８４】
なお、図示はしないが、各ドープドシリコン層３５のロウ方向における端面は、上部側から下部側に向かって、より突出するように形成される。言い換えると、上部側から下部側に向かって拡がるように形成される。
【００８５】
次に、図１３（ａ）および図１３（ｂ）に示すように、フッ酸蒸気に晒すことで、ボロン添加シリコン酸化膜３７が除去される。このとき、ボロン添加シリコン酸化膜３７は他のシリコン酸化膜（例えば、シリコン酸化膜３７等）に対してエッチング選択比が異なるため、他のシリコン酸化膜は除去されない。
【００８６】
次に、図１３（ｂ）に示すように、メモリ領域Ａの端部において、全面にシリコン酸化膜１２０が形成され、積層膜の階段状部および溝２２が埋め込まれる。すなわち、ドープドシリコン層３５の端面、ノンドープドシリコン層３６の端面および上面が覆われるように、シリコン酸化膜１２０が形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜１２０の上面が平坦化される。
【００８７】
一方、図１３（ａ）に示すように、メモリ領域Ａの中央部において、最上層のノンドープドシリコン層３６上に、選択ゲートＳＧとなるボロンが導入されたドープドポリシリコン層１２１が形成される。
【００８８】
次に、図１４（ａ）に示すように、ドープドポリシリコン層１２１、ノンドープドシリコン層３６、ドープドシリコン層３５、およびシリコン酸化膜３４内に、Ｕ字状メモリホール１３０の一対の貫通ホールが形成される。この貫通ホールは、カラム方向における犠牲層３３の端部の上面が露出するように形成される。
【００８９】
次に、図１５（ａ）および図１５（ｂ）に示すように、貫通ホールを介して、アルカリ溶液でのウェットエッチングが行われる。これにより、ノンドープドポリシリコン層３６が除去される。その結果、複数のドープドシリコン層３５（コントロールゲートＣＧ）、ドープドポリシリコン層１２１、およびシリコン酸化膜１２０の各間に隙間１４０が形成される。
【００９０】
ここで、図１５（ｂ）に示すように、メモリ領域Ａの端部において、隙間１４０の端部はその直下に位置するドープドシリコン層３５の端部よりも突出するように形成される。
【００９１】
同時に、図１５（ａ）に示すように、メモリ領域Ａの中央部において、ノンドープドポリシリコンからなる犠牲層３３も除去される。これにより、導電層３２内に一対の貫通ホールを下端で連結する連結ホールが形成され、一対の貫通ホールおよび連結ホールからなるＵ字状メモリホール１３０が形成される。
【００９２】
次に、図１６（ａ）および図１６（ｂ）に示すように、Ｕ字状メモリホール１３０内に、ブロック絶縁膜１５０、電荷蓄積層１５１、およびトンネル絶縁膜１５２からなるメモリ膜１５５と、一対の柱状部および連結部からなるＵ字状シリコンピラーＳＰが形成される。
【００９３】
より具体的には、図６（ａ）に示すように、メモリ領域Ａの中央部において、例えばＡＬＤ（Atomic Layer Deposition）法により、貫通ホールの内面上に、シリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃで構成されるブロック絶縁膜１５０が形成される。すなわち、貫通ホール内におけるコントロールゲートＣＧ（ドープドシリコン層３５）の表面上から順に、シリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃの多層構造が形成される。
【００９４】
また、ブロック絶縁膜１５０は、貫通ホールを介して隙間１４０の内面上にも形成される。すなわち、シリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃの多層構造は、隙間１４０内におけるコントロールゲートＣＧの表面上にも形成される。これにより、隙間１４０内に、ブロック絶縁膜１５０と一体である電極間絶縁膜１５０’が埋め込まれる。図６（ａ）に示す例では、電極間絶縁膜１５０’は、隙間１４０の外側（シリコン酸化膜１２０側、および上下のコントロールゲートＣＧ側）からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃの順に形成されている。そして、シリコン酸化膜１５０’ｃが形成された段階で、隙間１４０内が埋め込まれている。
【００９５】
このとき、図６（ｂ）に示すように、メモリ領域Ａの端部においても、ブロック絶縁膜１５０は、貫通ホールを介して隙間１４０の内面上に形成される。すなわち、メモリ領域Ａの端部においても、隙間１４０内に、シリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃが順に形成される。これにより、隙間１４０内に、ブロック絶縁膜１５０と一体である電極間絶縁膜１５０’が埋め込まれる。すなわち、電極間絶縁膜１５０’は、その外側からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃによって順に覆われるような積層構造として形成される。
【００９６】
また、上述したように、メモリ領域Ａの端部において、隙間１４０の端面はその直下に位置するドープドシリコン層３５の端面よりも突出している。このため、隙間１４０内に埋め込まれる電極間絶縁膜１５０’の端面は、その直下に位置するドープドシリコン層３５の端面よりも突出して形成される。すなわち、ドープドシリコン層３５の端面は、その上部が電極間絶縁膜１５０’により覆われる。
【００９７】
次に、図６（ａ）に示すように、メモリ領域Ａの中央部において、貫通ホール内におけるブロック絶縁膜１５０（および電極間絶縁膜１５０’）の表面上に、シリコン窒化膜で構成される電荷蓄積層１５１が形成される。その後、貫通ホール内における電荷蓄積層１５１の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜１５２が形成される。このようにして、ブロック絶縁膜１５０、電荷蓄積層１５１、およびトンネル絶縁膜１５２で構成されるメモリ膜１５５が形成される。
【００９８】
なお、図６（ａ）および図６（ｂ）において、シリコン酸化膜１５０’ｃが形成された段階で隙間１４０内が埋め込まれる例を示したが、電荷蓄積層１５１またはトンネル絶縁膜１５２が形成された段階で隙間１４０内が埋め込まれてもよい。
【００９９】
その後、貫通ホール内のメモリ膜１５０の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール内にＵ字状シリコンピラーＳＰの柱状部が形成される。
【０１００】
また、上記工程と同時に、連結ホールの内面上においても、同様の構造が形成される。すなわち、連結ホール内におけるシリコン酸化膜３４の表面上、導電層３２の表面上にも順に、ブロック絶縁膜１５０、電荷蓄積層１５１、トンネル絶縁膜１５２、およびポリシリコン（Ｕ字状シリコンピラーＳＰ）が形成される。
【０１０１】
次に、図１７（ａ）に示すように、メモリ領域Ａの中央部において、ＲＩＥ法により、ドープドポリシリコン層１２１内に開口部１８０が形成される。この開口部１８０は、ドープドポリシリコン層１２１を貫通し、ロウ方向に沿って形成される。これにより、開口部１８０は、Ｕ字状シリコンピラーの柱状部毎にドープドポリシリコン層１２１を分断する。この開口部１８０内に、シリコン窒化膜（絶縁材）が埋め込まれ、分断されたドープドポリシリコン層１２１が絶縁分離される。
【０１０２】
次に、図１７（ａ）および図１７（ｂ）に示すように、メモリ領域Ａの中央部およびメモリ領域Ａの端部において、全面に、シリコン酸化膜１６０が形成される。その後、メモリ領域Ａの中央部において、リソグラフィーおよびＲＩＥにより、Ｕ字状シリコンピラーの上面を露出させる図示せぬ開口部が形成され、その開口部にポリシリコンが埋め込まれる。これにより、Ｕ字状シリコンピラーを後述するソース線ＳＬに接続するように上部側に延在させる。その後、再度メモリ領域Ａの中央部およびメモリ領域Ａの端部において、全面に、シリコン酸化膜１６０が形成される。
【０１０３】
次に、図１７（ａ）に示すように、メモリ領域Ａの中央部において、リソグラフィーおよびＲＩＥ法により、シリコン酸化膜１６０内に、Ｕ字状シリコンピラーの一対の柱状部のうちソース側選択トランジスタＳＳＴｒを構成する側の柱状部の上面が露出するように、ソース線ＳＬが形成されるソース線配線溝１６３が形成される。
【０１０４】
同時に、図１７（ｂ）に示すように、メモリ領域Ａの端部において、リソグラフィーおよびＲＩＥにより、シリコン酸化膜１６０内に、配線溝１６２が形成される。この配線溝１６２の底面からリソグラフィーおよびＲＩＥ法により、コンタクトホール１６１が形成される。このコンタクトホール１６１は、シリコン酸化膜１６０、シリコン酸化膜１２０、および電極間絶縁膜１５０’を貫通して、各ドープドシリコン層３５の突出した端部の上面に達するように形成される。このとき、各ドープドシリコン層３５に達するように形成される深さの異なる複数のコンタクトホール１６１は同時に形成され、各ドープドシリコン層３５の直上に形成されている電極間絶縁膜１５０’はエッチングストッパーとして機能する。
【０１０５】
次に、図５（ａ）に示すように、メモリ領域Ａの中央部において、ソース線配線溝１６３内に導電材料が埋め込まれてソース線ＳＬが形成される。同時に、図５（ｂ）に示すように、メモリ領域Ａの端部において、コンタクトホール１６１および配線溝１６２内に、導電材料が埋め込まれてコンタクト１６４および配線１６５が形成される。
【０１０６】
次に、再度メモリ領域Ａの中央部およびメモリ領域Ａの端部において、全面に、シリコン酸化膜１６０が形成される。その後、メモリ領域Ａの中央部において、リソグラフィーおよびＲＩＥにより、シリコン酸化膜１６０内に、Ｕ字状シリコンピラーの一対の柱状部のうちドレイン側選択トランジスタＳＤＴｒを構成する側の柱状部の上面が露出するように、図示せぬ開口部が形成され、その開口部に導電材料が埋め込まれる。これにより、Ｕ字状シリコンピラーを後述するビット線ＢＬに接続するように上部側に延在させる。その後、全面にシリコン酸化膜が形成された後、図示せぬビット線配線溝を形成し、そのビット線配線溝内に導電材料が埋め込まれ、ビット線ＢＬが形成される。
【０１０７】
このようにして、第１の実施形態に係る半導体記憶装置が形成される。
【０１０８】
［効果］
上記第１の実施形態によれば、コントロールゲートＣＧとなるドープドシリコン層３５と犠牲層であるノンドープドシリコン層３６とを積層させた後、ウェットエッチングによりノンドープドシリコン層３６の端部を階段構造にする。その後、階段状のノンドープドシリコン層３６に沿って等方的なエッチングにより、コントロールゲートＣＧの端部を階段構造にする。これにより、１回のウェットエッチングおよび等方エッチングにより、コントロールゲートＣＧの端部を階段状に形成することができる。すなわち、上記方法によれば、従来の層毎にレジストスリミングおよびＲＩＥを繰り返して階段構造を形成する方法に対して、工程数を削減することができる。その結果、製造時間の短縮、高歩留まり化、およびプロセスコストの削減を図ることができる。
【０１０９】
また、階段状に形成された複数のコントロールゲートＣＧの各層の直上には、シリコン酸化膜１５０’ａ，１５０’ｃ、およびシリコン窒化膜１５０’ｂの積層膜からなる電極間絶縁膜１５０’が形成されている。この電極間絶縁膜１５０’の端面は、直下のコントロールゲートＣＧの端面よりも突出して形成されている。これにより、複数のコントロールゲートＣＧの端面に深さの異なる複数のコンタクトホール１６１を同時に形成する際、電極間絶縁膜１５０’をエッチングストッパーとして用いることができる。
【０１１０】
さらに、メモリ領域Ａの端部において、複数のコントロールゲートＣＧを階段状に形成するための溝２２は、メモリ領域Ａの中央部においてブロックＢＬＫを分割するスリット２３やＮＡＮＤストリング３００の一対の柱状部を分割するスリット２４と同時に形成される。すなわち、溝２２を形成するリソグラフィー工程を他工程（スリット２３，２４の形成工程）と共通化することができ、工程数をさらに削減することができる。また、スリット２３，２４と溝２２が同時に形成されるため、これらの合わせずれを考慮する必要がない。このため、階段状加工部分の合わせマージンを縮小することができ、階段状加工部分の占有面積の縮小、およびチップ面積の縮小を図ることができる。
【０１１１】
なお、本実施形態において説明した構造は一例であり、これに限らない。本実施形態は、端部においてゲート電極が階段構造を有する３次元メモリ全般に適用され得る。
【０１１２】
＜第２の実施形態＞
図１８および図１９を用いて、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、コントロールゲートＣＧの端部を階段構造にした後、コンタクトホール１６１を形成する際のエッチングストッパーとして電極間絶縁膜１５０’だけではなく、階段構造の全面にシリコン窒化膜１７０を形成する例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１１３】
［構造］
以下に図１８を用いて、第２の実施形態に係る半導体記憶装置の構造について説明する。図１８は、第２の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図１８（ａ）は、メモリ領域Ａの中央部を示す断面図であり、図１８（ｂ）は、メモリ領域Ａの端部を示す断面図である。
【０１１４】
第２の実施形態において、上記第１の実施形態と異なる点は、メモリ領域Ａの端部において、積層された複数のコントロールゲートＣＧの端面、電極間絶縁膜１５０’の端面および上面を覆うように、シリコン窒化膜１７０が形成されている点である。
【０１１５】
すなわち、メモリ領域Ａの端部において、複数のコントロールゲートＣＧおよび電極間絶縁膜１５０’と、シリコン酸化膜１２０との間にシリコン窒化膜１７０が形成されている。これにより、各コントロールゲートＣＧの端部にコンタクトホール１６１を形成する際、電極間絶縁膜１５０’だけでなく、シリコン窒化膜１７０もエッチングストッパーとして用いることができる。
【０１１６】
［製造方法］
以下に図１９を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図１９は、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図１９（ａ）は、メモリ領域Ａの中央部における製造工程を示す断面図であり、図１９（ｂ）は、メモリ領域Ａの端部における製造工程を示す断面図である。
【０１１７】
まず、メモリ領域Ａの中央部における図７（ａ）乃至図１２（ａ）の工程、およびメモリ領域Ａの端部における図７（ｂ）乃至図１２（ｂ）の工程が行われる。すなわち、図１２（ｂ）に示すように、積層された複数のノンドープドシリコン層３６および複数のドープドシリコン層３５の端部が階段状に形成される。このとき、各ドープドシリコン層３５の端面は、その直上に位置するノンドープドシリコン層３６の端面よりも後退するように形成される。
【０１１８】
次に、図１９（ａ）および図１９（ｂ）に示すように、フッ酸蒸気に晒すことで、ボロン添加シリコン酸化膜３７が除去される。
【０１１９】
次に、図１９（ｂ）に示すように、メモリ領域Ａの端部において、例えばＣＶＤ法により、全面にシリコン窒化膜１７０が形成される。すなわち、ドープドシリコン層３５の端面、ノンドープドシリコン層３６の端面および上面が覆われるように、シリコン窒化膜１７０が形成される。言い換えると、ドープドシリコン層３５およびノンドープドシリコン層３６の露出した表面が覆われるように、シリコン窒化膜１７０が形成される。
【０１２０】
その後、メモリ領域Ａの端部において、全面にシリコン酸化膜１２０が形成され、積層膜の階段状部および溝２２が埋め込まれる。すなわち、シリコン窒化膜１７０上に、シリコン酸化膜１２０が形成される。その後、ＣＭＰ法により、シリコン酸化膜１２０の上面が平坦化される。
【０１２１】
一方、図１９（ａ）に示すように、メモリ領域Ａの中央部において、最上層のノンドープドシリコン層３６上に、選択ゲートＳＧとなるボロンが導入されたドープドポリシリコン層１２１が形成される。
【０１２２】
その後、メモリ領域Ａの中央部における図１４（ａ）乃至図１７（ａ）の工程、およびメモリ領域Ａの端部における図１４（ｂ）乃至図１７（ｂ）の工程が行われる。
【０１２３】
なお、図１７（ｂ）に示すように、メモリ領域Ａの端部において、コンタクトホール１６１は、シリコン酸化膜１６０、シリコン酸化膜１２０、シリコン窒化膜１７０、および電極間絶縁膜１５０’を貫通して、各ドープドシリコン層３５の突出した端部の上面に達するように形成される。このとき、各ドープドシリコン層３５の直上に形成されている電極間絶縁膜１５０’だけではなく、シリコン窒化膜１７０もエッチングストッパーとして機能する。
【０１２４】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１２５】
さらに、第２の実施形態では、コントロールゲートＣＧの端部を階段構造にした後、その階段構造を覆うように全面にシリコン窒化膜１７０が形成される。これにより、深さの異なる複数のコンタクトホール１６１を形成する際、電極間絶縁膜１５０’だけではなく、シリコン窒化膜１７０もエッチングストッパーとして用いることができる。したがって、コンタクトホール１６１を形成する際のエッチング制御性が向上し、より歩留まりの高いプロセスを実現することができる。
【０１２６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２７】
２２…溝、３０…半導体基板、３５，９０…ドープドシリコン層、３６…ノンドープドシリコン層、３７…ボロン添加シリコン酸化膜、１２０，１５０ａ，１５０’ａ，１５０ｃ，１５０’ｃ…シリコン酸化膜、１３０…メモリホール、１４０…隙間、１５０…ブロック絶縁膜、１５０’…電極間絶縁膜、１５０ｂ，１５０’ｂ，１７０…シリコン窒化膜、１５１…電荷蓄積層、１５２…トンネル絶縁膜、１６１…コンタクトホール、１６２…コンタクト、ＳＰ…シリコンピラー。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
積層型メモリにおいて、積層された電極へのコンタクトを得るために、積層電極の端部を階段状にする場合がある。従来、積層電極の端部を階段状に加工するために、レジストスリミングと各電極層に対するＲＩＥ（Reactive Ion Etching）とを交互に繰り返し行なっていた。
【０００３】
しかし、レジストスリミングと積層電極のＲＩＥとでは、エッチングに用いる反応性ガス種が異なる。このため、積層数が多くなるほどガス置換の回数が多くなり、エッチング時間が長くなる。これが原因となりプロセス時間が増大し、スループットの減少が問題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スループットの向上を図る半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置の製造方法は、基板上に、不純物濃度が第１濃度である第１シリコン層、前記不純物濃度が前記第１濃度より低い第２濃度である第１犠牲層、前記不純物濃度が前記第１濃度である第２シリコン層、および前記不純物濃度が前記第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、前記積層体上に、第１絶縁膜を形成する工程と、前記積層体および前記第１絶縁膜内に、溝を形成する工程と、前記溝内に、前記不純物濃度が前記第１濃度より低く、前記第２濃度より高い第３濃度である第３犠牲層を埋め込む工程と、ウェットエッチングにより、前記溝内の前記第３犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第１犠牲層および前記第２犠牲層の端面を後退させる工程と、前記溝内に露出した前記第１シリコン層および前記第２シリコン層の端面を前記第１犠牲層および前記第２犠牲層の端面に沿ってエッチングする工程と、前記第１シリコン層および前記第２シリコン層のエッチング後、前記第１絶縁膜を除去する工程と、前記第１絶縁膜の除去後、前記第１犠牲層および前記第２犠牲層、前記第１シリコン層および前記第２シリコン層の全面を覆うように、前記溝内に第２絶縁膜を埋め込む工程と、前記第１犠牲層および前記第２犠牲層を除去することで、前記第１シリコン層、前記第２シリコン層、および前記第２絶縁膜の各間に隙間を形成する工程と、前記隙間内に第３絶縁膜を埋め込む工程と、前記第１シリコン層に接続される第１コンタクトおよび前記第２シリコン層に接続される第２コンタクトを形成する工程と、を具備する。
【図面の簡単な説明】
【０００７】
【図１】各実施形態に係る半導体記憶装置の全体構成例を示す斜視図。
【図２】図１におけるメモリセルアレイを示す斜視図。
【図３】図２におけるＮＡＮＤストリングを拡大した断面図。
【図４】第１の実施形態に係る半導体記憶装置を示す平面図。
【図５】第１の実施形態に係る半導体記憶装置を示す断面図。
【図６】図５における半導体記憶装置の一部を拡大した断面図。
【図７】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１８】第２の実施形態に係る半導体記憶装置を示す断面図。
【図１９】第２の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００９】
＜全体構成例＞
図１乃至図３を用いて、各実施形態に係る半導体記憶装置の全体構成例について説明する。
【００１０】
図１は、各実施形態に係る半導体記憶装置の全体構成例を示す斜視図である。
【００１１】
図１に示すように、半導体記憶装置１００は、メモリセルアレイ５、複数のワード線駆動回路１３、複数のソース側選択ゲート線駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、および複数のバックゲートトランジスタ駆動回路１８等を備えている。
【００１２】
メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられている。このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタＭＴｒが配置されている。また、詳細は後述するが、積層された複数のワード線の端部は階段状になっており、各段の上面にコンタクトが接続されている。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１３】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。
【００１４】
ソース側選択ゲート線駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００１５】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００１６】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴｒから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００１７】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００１８】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００１９】
図２は、図１におけるメモリセルアレイ５を示す斜視図であり、ＮＡＮＤストリング（メモリセルストリング）３００の構造を示している。図３は、図２におけるＮＡＮＤストリング３００を拡大した断面図である。
【００２０】
図２に示すように、メモリセルアレイ５において、半導体基板３０上に、Ｕ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）３００が配置されている。各メモリストリング３００は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００２１】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜１５５を有している。このメモリ膜１５５は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜１５２、電荷蓄積層１５１、およびブロック絶縁膜１５０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと、その周囲に形成されたトンネル絶縁膜１５２、電荷蓄積層１５１、ブロック絶縁膜１５０およびコントロールゲートＣＧとで構成されている。
【００２２】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。
【００２３】
また、図２に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端（ドレイン）が複数のメモリセルトランジスタの一端（ソース）に接続され、他端（ソース）がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端（ソース）が複数のメモリセルトランジスタＭＴｒの他端（ドレイン）に接続され、他端（ドレイン）がビット線ＢＬに接続されている。
【００２４】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部１５６が充填されていてもよい。
【００２５】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成されていても良い。
【００２６】
バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００２７】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤはＵ字状シリコンピラーＳＰの一方の柱状部に直交するように形成され、ソース側選択ゲートＳＧＳは他方の柱状部に直交するように形成されている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２８】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００２９】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３０】
＜第１の実施形態＞
図４乃至図１７を用いて、第１の実施形態に係る半導体記憶装置について説明する。第１の実施形態は、コントロールゲートＣＧとなるボロンドープドシリコン層と犠牲層であるノンドープドシリコン層とを積層させた後、ウェットエッチングにより犠牲層の端部を階段構造にし、その形状に沿ってコントロールゲートＣＧの端部を階段構造にする製造方法の例である。
【００３１】
［構造］
以下に図４乃至図６を用いて、第１の実施形態に係る半導体記憶装置の構造について説明する。
【００３２】
図４は、第１の実施形態に係る半導体記憶装置（特に、コントロールゲートＣＧ）を示す平面図であり、第１の実施形態に係るコントロールゲートブロックＣＧＢＬＫを示す平面図である。ここで、コントロールゲートブロックＣＧＢＬＫは、ブロック単位のコントロールゲートＣＧを示し、実質的に両者は同一のものである。
【００３３】
図４に示すように、第１の実施形態に係る半導体記憶装置は、メモリ領域Ａと周辺回路領域Ｂとからなり、メモリ領域Ａはカラム方向に並ぶ複数のブロックＢＬＫで構成されている。
【００３４】
各ブロックＢＬＫは、２つのコントロールブロックＣＧＢＬＫ１およびＣＧＢＬＫ２で構成されている。コントロールブロックＣＧＢＬＫ１は、メモリセルトランジスタＭＴｒが配置される２つのメモリ部２０と、これら２つのメモリ部２０を接続する接続部２１とで構成されている。各メモリ部２０は、ロウ方向に平行に延びている。また、メモリ部２０は、マトリクス状に配置されて積層方向に延びるＵ字状シリコンピラーＳＰと直交している。接続部２１は、２つのメモリ部２０をロウ方向の一方側の端部において接続している。コントロールブロックＣＧＢＬＫ２は、メモリセルトランジスタＭＴｒが配置される２つのメモリ部２０’と、これら２つのメモリ部２０’を接続する接続部２１’とで構成されている。各メモリ部２０’はロウ方向に平行に延びている。また、メモリ部２０’は、マトリクス状に配置されて積層方向に延びるＵ字状シリコンピラーＳＰと直交している。接続部２１’は、２つのメモリ部２０’をロウ方向の他方側の端部において接続している。
【００３５】
すなわち、各ブロックＢＬＫにおいて、メモリ部２０とメモリ部２０’とがカラム方向に交互に並び、メモリ部２０はロウ方向の一端で接続部２１に接続され、メモリ部２０’はロウ方向の他端で接続部２１’に接続されている。言い換えると、カラム方向において、偶数番目のメモリ部２０はロウ方向の一端で接続部２１に接続され、奇数番目のメモリ部２０’はロウ方向の他端で接続部２１’に接続されている。なお、メモリ部２０およびメモリ部２０’はそれぞれ２つに限らず、３つ以上であってもよい。
【００３６】
ここで、図示するように、隣接する２つのブロックＢＬＫの間にはロウ方向に平行に延びるスリット２３が形成されている。言い換えると、スリット２３は、メモリ領域Ａをカラム方向において複数のブロックＢＬＫに分割している。このスリット２３の幅Ｗ１は、例えば６０ｎｍである。
【００３７】
一方、ブロックＢＬＫ（メモリ領域Ａ）と周辺回路領域Ｂとの間にはカラム方向に延びる溝２２が形成されている。言い換えると、溝２２は、メモリ領域Ａと周辺回路領域Ｂとを分割している。この溝２２の幅Ｗ２は、例えば１５０ｎｍである。すなわち、溝２２の幅Ｗ２は、スリット２３の幅Ｗ１よりも大きい。なお、溝２２の幅Ｗ２は、スリット２３の幅Ｗ１の２倍以上１０倍以下であることが望ましい。
【００３８】
なお、カラム方向に隣接するメモリ部２０とメモリ部２０’との間にもスリット２４が形成され、その幅はスリット２３の幅Ｗ１と同程度である。幅Ｗ１と幅Ｗ２との関係についての詳細は、後述する。
【００３９】
図５は、第１の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図５（ａ）は、図４におけるVA-VA線に沿った断面図であり、図５（ｂ）は、図４におけるVB-VB線に沿った断面図である。すなわち、図５（ａ）は、メモリ部２０および２０’のカラム方向に沿った断面図であり、図５（ｂ）は、接続部２１（接続部２１’）のロウ方向に沿った断面図である。言い換えると、図５（ａ）は、メモリ領域Ａの中央部を示す断面図であり、図５（ｂ）は、メモリ領域Ａの端部を示す断面図である。
【００４０】
また、図６は、図５における半導体記憶装置の一部を拡大した断面図である。より具体的には、図６（ａ）は、図５（ａ）におけるメモリ領域Ａの中央部の一部を拡大した断面図であり、図６（ｂ）は、図５（ｂ）におけるメモリ領域Ａの端部の一部を拡大した断面図である。
【００４１】
なお、ここでは、メモリ部２０および２０’、接続部２１および接続部２１’を特に区別しない場合、単にコントロールゲートＣＧ（ワード線ＷＬ）と称する。
【００４２】
図５（ａ）に示すように、メモリ領域Ａの中央部において、複数のＮＡＮＤストリング３００が配置されている。各ＮＡＮＤストリング３００は、半導体基板３０の上方に形成された導電層３２、ドープドシリコン層３５，１２１、電極間絶縁膜１５０’、メモリ膜１５５、Ｕ字状シリコンピラーＳＰ、および絶縁材７０を備えている。
【００４３】
導電層３２は、半導体基板３０上に絶縁膜３１を介して形成され、例えばリンが導入されたポリシリコンで構成されている。導電層３２は、バックゲートＢＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜１５５が形成されることでバックゲートトランジスタＢＧＴｒを構成する。
【００４４】
複数のドープドシリコン層３５、および複数の電極間絶縁膜１５０’は、導電層３２上にシリコン酸化膜３４を介して交互に積層されている。ドープドシリコン層３５は、コントロールゲートＣＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜１５５が形成されることでメモリセルトランジスタＭＴｒを構成する。すなわち、電極間絶縁膜１５０’は、積層方向に隣接する２つのコントロールゲートＣＧの間（隙間１４０）に形成されている。これらドープドシリコン層３５および電極間絶縁膜１５０’のより詳細な説明については、後述する。
【００４５】
ドープドシリコン層１２１は、最上層のコントロールゲートＣＧ上に電極間絶縁膜１５０’を介して形成されている。ドープドシリコン層１２１は、選択ゲートＳＧとなり、その内部にＵ字状シリコンピラーＳＰおよびメモリ膜１５５が形成されることで選択トランジスタＳＤＴｒ，ＳＳＴｒを構成する。
【００４６】
これら選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、および電極間絶縁膜１５０’内には、Ｕ字状メモリホール１３０が設けられている。このＵ字状メモリホール１３０は、カラム方向に並ぶ一対の貫通ホールと一対の貫通ホールを連結する連結ホールとで構成されている。貫通ホールは選択ゲートＳＧおよびコントロールゲートＣＧ内において積層方向に延びるように形成され、連結ホールはバックゲートＢＧ内にカラム方向に延びるように形成されている。
【００４７】
また、コントロールゲートＣＧおよび電極間絶縁膜１５０’内には、Ｕ字状メモリホール１３０における一対の貫通ホールの間で、かつロウ方向および積層方向に拡がるスリット２４が設けられている。これにより、コントロールゲートＣＧおよび電極間絶縁膜１５０’は、ロウ方向に沿って分断されている。
【００４８】
また、ブロックＢＬＫの端部におけるコントロールゲートＣＧ、電極間絶縁膜１５０’、シリコン酸化膜３４、およびバックゲートＢＧ内には、ロウ方向および積層方向に拡がるスリット２３が設けられている。言い換えると、このスリット２３により、ブロックＢＬＫがロウ方向に沿って分断されている。
【００４９】
さらに、選択ゲートＳＧには、スリット２３およびスリット２４が開口するように、スリット２３およびスリット２４の上部にロウ方向および積層方向に拡がる開口部１８０が設けられている。これにより、選択ゲートＳＧは、ロウ方向に沿って分断されている。
【００５０】
メモリ膜１５５は、Ｕ字状メモリホール１３０の内面上、すなわち、Ｕ字状メモリホール１３０内における選択ゲートＳＧ、コントロールゲートＣＧ、およびバックゲートＢＧの表面上に形成されている。また、詳細は後述するが、メモリ膜１５５の一部は、電極間絶縁膜１５０’と一体である。
【００５１】
Ｕ字状シリコンピラーＳＰは、Ｕ字状メモリホール１３０内におけるメモリ膜１５５の表面上に形成され、不純物、例えばリンを含有するポリシリコンで構成されている。すなわち、Ｕ字状シリコンピラーＳＰは、一対の貫通ホール内におけるメモリ膜１５５の表面上に形成された一対の柱状部と、連結ホール内におけるメモリ膜１５５の表面上に形成された連結部とで構成されている。なお、図５（ａ）において、Ｕ字状シリコンピラーＳＰとしてポリシリコンがＵ字状メモリホール１３０内を埋め込む例を示しているが、図３に示すように、中空構造を有してもよい。
【００５２】
絶縁材７０は、スリット２３内、スリット２４内、および開口部１８０内に埋め込まれている。この絶縁材７０により、スリット２３，２４および開口部１８０によって分断されたコントロールゲートＣＧおよび選択ゲートＳＧは絶縁分離される。
【００５３】
なお、図示はしないが、スリット２４内におけるコントロールゲートＣＧの表面上、および開口部１８０内における選択ゲートＳＧの表面上にシリサイド層が形成されてもよい。言い換えると、シリサイド層は、コントロールゲートＣＧおよび選択ゲートＳＧと、絶縁材７０との間に形成されている。このシリサイド層により、コントロールゲートＣＧおよび選択ゲートＳＧを低抵抗化することができ、動作速度の向上を図ることができる。
【００５４】
図６（ａ）に示すように、メモリ膜１５５は、貫通ホールの内面上、すなわち、貫通ホール内におけるコントロールゲートＣＧの表面上に形成されたブロック絶縁膜１５０、ブロック絶縁膜１５０の表面上に形成された電荷蓄積層１５１、および電荷蓄積層１５１の表面上に形成されたトンネル絶縁膜１５２で構成されている。
【００５５】
ここで、本実施形態におけるブロック絶縁膜１５０は、多層構造を有している。より具体的には、ブロック絶縁膜１５０は、貫通ホールの内面上、すなわち、貫通ホール内におけるコントロールゲートＣＧの表面上から順に形成されたシリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃで構成される多層構造を有する。すなわち、ブロック絶縁膜１５０は、シリコン窒化膜とシリコン酸化膜とが交互に積層された構造である。なお、ブロック絶縁膜１５０は、積層数が３層であることに限らない。
【００５６】
電極間絶縁膜１５０’は、ブロック絶縁膜１５０と一体であり、多層構造を有している。すなわち、電極間絶縁膜１５０’は、隙間１４０の内面上（隙間１４０内におけるコントロールゲートＣＧの表面上、および絶縁材７０の表面上）から順に形成されたシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃで構成される多層構造を有する。言い換えると、電極間絶縁膜１５０’は、貫通ホールを介して隙間１４０内にブロック絶縁膜１５０が埋め込まれた構造である。図１５に示す例では、シリコン酸化膜１５０’ｃが形成された段階で、隙間１４０が埋め込まれている。
【００５７】
上述したように、貫通ホール内において、ブロック絶縁膜１５０の最表面の層は、シリコン酸化膜１５０ａである。このため、隙間１４０内において、電極間絶縁膜１５０’の最表面の層は、同様にシリコン酸化膜１５０’ａである。すなわち、電極間絶縁膜１５０’は、隙間１４０の外側（絶縁材７０側、および上下のドープドシリコン層３５側）からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃによって順に覆われる積層構造を有している。
【００５８】
一方、図５（ｂ）に示すように、メモリ領域Ａの端部（ロウ方向における端部）において、複数のコントロールゲートＣＧ（ドープドシリコン層３５）は階段状に形成され、各コントロールゲートＣＧの上面にコンタクト１６４が接続されている。言い換えると、任意のコントロールゲートＣＧの端面は、その上層に位置するコントロールゲートＣＧの端面よりも突出している。すなわち、この各コントロールゲートＣＧの突出した端部における上面にコンタクト１６４が接続され、絶縁膜１６０内の配線１６５に接続されている。
【００５９】
また、上述したように、複数のコントロールゲートＣＧは、複数の電極間絶縁膜１５０’と交互に積層されている。言い換えると、電極間絶縁膜１５０’は、積層方向に隣接するコントロールゲートＣＧの間（隙間１４０）に形成されている。複数の電極間絶縁膜１５０’は、階段状に形成されている。これら複数のコントロールゲートＣＧの端面、電極間絶縁膜１５０’の端面および上面を覆うように、シリコン酸化膜１２０が形成されている。
【００６０】
ここで、本実施形態において、電極間絶縁膜１５０’のロウ方向における端面は、その直下に形成されたコントロールゲートＣＧのロウ方向における端面よりも突出して形成されている。言い換えると、コントロールゲートＣＧのロウ方向における端面は、その直上に形成された電極間絶縁膜１５０’のロウ方向における端面よりも後退している。また、コントロールゲートＣＧの端面は、その直上に形成された電極間絶縁膜１５０’よりも上層に位置する電極間絶縁膜１５０’の端面よりも突出している。
【００６１】
また、各電極間絶縁膜１５０’のロウ方向における端面は、上部側から下部側に向かって、より突出している。言い換えると、上部側から下部側に向かって拡がるように形成されている。より具体的には、各電極間絶縁膜１５０’のロウ方向における端面は、上部側から下部側に向かって曲線的に、かつ連続的に拡がっている。同様に、各コントロールゲートＣＧのロウ方向における端面も上部側から下部側に向かって拡がるように形成されている。より具体的には、各コントロールゲートＣＧのロウ方向における端面は、上部側から下部側に向かって曲線的に、かつ連続的に拡がっている。
【００６２】
図６（ｂ）に示すように、メモリ領域Ａの端部における電極間絶縁膜１５０’は、メモリ領域Ａの中央部における電極間絶縁膜１５０’と同様、ブロック絶縁膜１５０と一体である。すなわち、電極間絶縁膜１５０’は、隙間１４０の内面上（隙間１４０内におけるコントロールゲートＣＧの表面上、およびシリコン酸化膜１２０の表面上）から順に形成されたシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃで構成される多層構造を有する。言い換えると、電極間絶縁膜１５０’は、貫通ホールを介して隙間１４０内にブロック絶縁膜１５０が埋め込まれた構造である。
【００６３】
上述したように、貫通ホール内において、ブロック絶縁膜１５０の最表面の層は、シリコン酸化膜１５０ａである。このため、隙間１４０内において、電極間絶縁膜１５０’の最表面（最端面、最上面、および最下面）の層は、同様にシリコン酸化膜１５０’ａである。すなわち、電極間絶縁膜１５０’は、隙間１４０の外側（シリコン酸化膜１２０側、および上下のコントロールゲートＣＧ側）からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃによって順に覆われる積層構造を有している。言い換えると、電極間絶縁膜１５０’は、その端面、上面、および下面において最表面の層であるシリコン酸化膜１５０’ａがシリコン酸化膜１２０、および上下のコントロールゲートＣＧに接するように形成されている。
【００６４】
このように、電極間絶縁膜１５０’の端部において最表面から積層膜で覆われる構造は、後述する製造工程によって生じるものである。
【００６５】
［製造方法］
以下に図７乃至図１７を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図７乃至図１７は、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図７（ａ）乃至図１７（ａ）は、メモリ領域Ａの中央部における製造工程を示す断面図であり、図７（ｂ）乃至図１７（ｂ）は、メモリ領域Ａの端部における製造工程を示す断面図である。
【００６６】
まず、図７（ａ）および図７（ｂ）に示すように、半導体基板３０上に、絶縁膜３１を介してバックゲートＢＧとなる導電層３２が形成される。このとき、図７（ａ）に示すように、メモリ領域Ａの中央部において、導電層３２内の表面の一部に、ノンドープドポリシリコンからなる犠牲層３３が形成される。その後、犠牲層３３および導電層３２上に、絶縁膜としてシリコン酸化膜３４が形成される。
【００６７】
次に、シリコン酸化膜３４上に、コントロールゲートＣＧとなる高濃度のボロンが導入されたドープドシリコン層３５と、犠牲層となる不純物が導入されていないノンドープドシリコン層３６とが交互に積層された積層膜が形成される。ドープドシリコン層３５およびノンドープドシリコン層３６は、例えばポリシリコンまたはアモルファスシリコンで構成される。また、ドープドシリコン層３５には、例えば１×１０２１ｃｍ−３程度の濃度のボロンが導入されている。
【００６８】
さらに、最上層のノンドープドシリコン層３６上に、ボロン添加シリコン酸化膜３７が形成される。ボロン添加シリコン酸化膜３７には適当な濃度のボロンが添加されている。このため、ボロン添加シリコン酸化膜３７は、この工程以前または以後に形成されるボロンが添加されていないシリコン酸化膜に対して異なるエッチング選択比を有する。
【００６９】
次に、図８（ａ）に示すように、メモリ領域Ａの中央部において、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）法により、ボロン添加シリコン酸化膜３７、ノンドープドシリコン層３６、およびドープドシリコン層３５内に、これらを分断するスリット２４が形成される。また、同時に、ボロン添加シリコン酸化膜３７、ノンドープドシリコン層３６、ドープドシリコン層３５、シリコン酸化膜３４、および導電層３２内に、これらを分断するスリット２３が形成される。
【００７０】
これらスリット２３，２４は、ロウ方向（図８において紙面奥行き方向）に沿って形成される。スリット２３は、ブロックＢＬＫを分割するためのものである。また、スリット２４は、ＮＡＮＤストリング３００のコントロールゲートＣＧを分割するためのものであり、カラム方向において犠牲層３３の中央部に形成される。また、図４に示すように、スリット２３，２４の幅Ｗ１は、例えば６０ｎｍ程度である。
【００７１】
同時に、図８（ｂ）に示すように、メモリ領域Ａの端部において、フォトリソグラフィおよびＲＩＥにより、ボロン添加シリコン酸化膜３７、ノンドープドシリコン層３６、およびドープドシリコン層３５内に、これらを分断する溝２２が形成される。この溝２２は、ロウ方向に沿って形成される。溝２２は、メモリ領域Ａと周辺回路領域Ｂとを分割するためのものである。また、図４に示すように、溝２２の幅Ｗ２は、例えば１５０ｎｍ程度であり、スリット２３，２４の幅Ｗ１より大きい。なお、溝２２の幅Ｗ２は、スリット２３，２４の幅Ｗ１の２倍以上１０倍以下であることが望ましい。
【００７２】
次に、全面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりシリコン窒化膜（絶縁材）７０が形成される。すなわち、シリコン窒化膜７０は、スリット２３，２４の内面上、溝２２の内面上、およびボロン添加シリコン酸化膜３７上に形成される。ここで、形成されるシリコン窒化膜７０の膜厚は、例えば６０ｎｍとする。このとき、上述したように、スリット２３，２４の幅Ｗ１を６０ｎｍ程度、溝２２の幅Ｗ２を１５０ｎｍ程度にすることで、スリット２３，２４が完全に埋め込まれる一方、溝２２は埋め込まれない。
【００７３】
次に、図９（ａ）および図９（ｂ）に示すように、メモリ領域Ａの中央部およびメモリ領域Ａの端部において、等方性のエッチング、例えば熱燐酸溶液によるウェットエッチング法、またはＣＤＥ（Chemical Dry Etching）法により、シリコン窒化膜７０が除去される。このとき、等方的にエッチングすることにより、溝２２内およびボロン添加シリコン酸化膜３７上のシリコン窒化膜７０を除去し、スリット２３，２４内のシリコン窒化膜７０を残存させることができる。
【００７４】
次に、図１０（ａ）および図１０（ｂ）に示すように、全面に、犠牲層となる中濃度のボロンが導入されたボロンドープドシリコン層９０が形成される。すなわち、ボロンドープドシリコン層９０は、溝２２の内面上、およびボロン添加シリコン酸化膜３７上に形成される。ドープドシリコン層９０は、例えばポリシリコンまたはアモルファスシリコンで構成される。ここで、形成されるドープドシリコン層９０の膜厚は、例えば１５０ｎｍとする。これにより、溝２２内が完全に埋め込まれる。言い換えると、メモリ領域Ａの端部において、ドープドシリコン層３５とノンドープドシリコン層３６とが交互に積層された積層膜の端面がボロンドープドシリコン層９０により覆われる。
【００７５】
ここで、ドープドシリコン層９０には、ドープドシリコン層３５よりも低く、ノンドープドシリコン層３６よりも高い濃度のボロンが導入され、例えば１×１０２０ｃｍ−３程度の濃度のボロンが導入されている。ドープドシリコン層９０のボロン濃度は、次工程のウェットエッチング速度から決定される。このボロン濃度を調整することにより、後述するノンドープドシリコン層３６の端部の後退量を制御することができる。
【００７６】
次に、図１１（ａ）および図１１（ｂ）に示すように、メモリ領域Ａの中央部およびメモリ領域Ａの端部において、等方性のエッチング、例えばアルカリ溶液でのウェットエッチング法により、ドープドシリコン層９０が除去される。また、メモリ領域Ａの端部において、ノンドープドシリコン層３６の端面も除去される（後退する）。
【００７７】
このとき、図１１（ｂ）に示すように、メモリ領域Ａの端部において、溝２２内に埋め込まれたドープドシリコン層９０は、上面からエッチングされていく（後退していく）。このため、溝２２内において、積層された複数のノンドープドシリコン層３６のうち、上層に位置するノンドープドシリコン層３６の端面から順に露出していく。そして、露出されたノンドープドシリコン層３６の端面から順に、ウェットエッチング法により、除去されていく（後退していく）。より具体的には、時刻ｔ０において任意のノンドープドシリコン層３６の端面のエッチングが開始され、時刻ｔ１において上記ノンドープドシリコン層３６の下部に位置するノンドープドシリコン層３６の端面のエッチングが開始される。この場合、その時間差ｔ１−ｔ０は、これらの層の間の膜厚分のドープドシリコン層９０がエッチングされる時間である。これにより、積層された複数のノンドープドシリコン層３６のうち、より上層に位置するノンドープドシリコン層３６の端面のほうがより長い時間エッチングされるため、より後退する。すなわち、積層された複数のノンドープドシリコン層３６の端部は、階段状に形成される。
【００７８】
このとき、ドープドシリコン層９０がエッチングされる速度をノンドープドシリコン層３６がエッチングされる速度に対して適当に調整することで、ノンドープドシリコン層３６の各段の後退量の差を一定にすることが可能である。言い換えると、積層された複数のノンドープドシリコン層３６のうち、任意のノンドープドシリコン層３６とその上部に位置するノンドープドシリコン層３６との後退量の差を、任意のノンドープドシリコン層３６とその下部に位置するノンドープドシリコン層３６との後退量の差と同等にすることができる。
【００７９】
このような、ドープドシリコン層９０がエッチングされる速度とノンドープドシリコン層３６がエッチングされる速度とは、ボロン濃度の差に応じて調整され得る。すなわち、複数のノンドープドシリコン層３６の階段構造の１段分の幅（任意のノンドープドシリコン層３６とその上部（下部）に位置するノンドープドシリコン層３６との後退量の差）は、ドープドシリコン層９０に導入されるボロン濃度に応じて決定される。例えば、ボロン濃度を高くするほどエッチング速度は大きくなり、低くするほど小さくなる。このため、この工程において、高濃度のボロンが導入されたドープドシリコン層３５は、ほとんどエッチングされない。
【００８０】
なお、ノンドープドシリコン層３６にもボロンが導入されていてもよく、そのボロン濃度がドープドシリコン層３５，９０のボロン濃度よりも低ければよい。ただし、ノンドープドシリコン層３６とドープドシリコン層３５，９０とのエッチング選択比を取りやすくするため、ノンドープドシリコン層３６のボロン濃度は０である（ボロンが導入されていない）ことが望ましい。
【００８１】
また、各ノンドープドシリコン層３６のロウ方向における端面は、上部側から下部側に向かって、より突出するように形成される。言い換えると、上部側から下部側に向かって拡がるように形成される。
【００８２】
次に、図１２（ｂ）に示すように、メモリ領域Ａの端部において、等方性のエッチング、例えばＣＤＥ法により、ドープドシリコン層３５の端面が除去される（後退する）。
【００８３】
このとき、等方性のエッチングにより除去することで、ドープドシリコン層３５の端部は、階段状に形成されたノンドープドシリコン層３６に沿って加工される。より具体的には、ドープドシリコン層３５の端面は、その直上に位置するノンドープドシリコン層３６の端面に沿ってエッチングされる。これにより、積層された複数のドープドシリコン層３５のうち、より上層に位置するドープドシリコン層３５の端部のほうがより後退する。言い換えると、積層された複数のドープドシリコン層３５のうち、より下層に位置するドープドシリコン層３５の端面のほうがより突出する。すなわち、積層された複数のドープドシリコン層３５の端部は、階段状に形成される。また、ドープドシリコン層３５の端面は、その直上に位置するノンドープドシリコン層３６の端面よりも後退するようにエッチングされ、さらに上層に位置するノンドープドシリコン層３６の端面よりも突出するように形成される。
【００８４】
なお、図示はしないが、各ドープドシリコン層３５のロウ方向における端面は、上部側から下部側に向かって、より突出するように形成される。言い換えると、上部側から下部側に向かって拡がるように形成される。
【００８５】
次に、図１３（ａ）および図１３（ｂ）に示すように、フッ酸蒸気に晒すことで、ボロン添加シリコン酸化膜３７が除去される。このとき、ボロン添加シリコン酸化膜３７は他のシリコン酸化膜（例えば、シリコン酸化膜３７等）に対してエッチング選択比が異なるため、他のシリコン酸化膜は除去されない。
【００８６】
次に、図１３（ｂ）に示すように、メモリ領域Ａの端部において、全面にシリコン酸化膜１２０が形成され、積層膜の階段状部および溝２２が埋め込まれる。すなわち、ドープドシリコン層３５の端面、ノンドープドシリコン層３６の端面および上面が覆われるように、シリコン酸化膜１２０が形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜１２０の上面が平坦化される。
【００８７】
一方、図１３（ａ）に示すように、メモリ領域Ａの中央部において、最上層のノンドープドシリコン層３６上に、選択ゲートＳＧとなるボロンが導入されたドープドポリシリコン層１２１が形成される。
【００８８】
次に、図１４（ａ）に示すように、ドープドポリシリコン層１２１、ノンドープドシリコン層３６、ドープドシリコン層３５、およびシリコン酸化膜３４内に、Ｕ字状メモリホール１３０の一対の貫通ホールが形成される。この貫通ホールは、カラム方向における犠牲層３３の端部の上面が露出するように形成される。
【００８９】
次に、図１５（ａ）および図１５（ｂ）に示すように、貫通ホールを介して、アルカリ溶液でのウェットエッチングが行われる。これにより、ノンドープドポリシリコン層３６が除去される。その結果、複数のドープドシリコン層３５（コントロールゲートＣＧ）、ドープドポリシリコン層１２１、およびシリコン酸化膜１２０の各間に隙間１４０が形成される。
【００９０】
ここで、図１５（ｂ）に示すように、メモリ領域Ａの端部において、隙間１４０の端部はその直下に位置するドープドシリコン層３５の端部よりも突出するように形成される。
【００９１】
同時に、図１５（ａ）に示すように、メモリ領域Ａの中央部において、ノンドープドポリシリコンからなる犠牲層３３も除去される。これにより、導電層３２内に一対の貫通ホールを下端で連結する連結ホールが形成され、一対の貫通ホールおよび連結ホールからなるＵ字状メモリホール１３０が形成される。
【００９２】
次に、図１６（ａ）および図１６（ｂ）に示すように、Ｕ字状メモリホール１３０内に、ブロック絶縁膜１５０、電荷蓄積層１５１、およびトンネル絶縁膜１５２からなるメモリ膜１５５と、一対の柱状部および連結部からなるＵ字状シリコンピラーＳＰが形成される。
【００９３】
より具体的には、図６（ａ）に示すように、メモリ領域Ａの中央部において、例えばＡＬＤ（Atomic Layer Deposition）法により、貫通ホールの内面上に、シリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃで構成されるブロック絶縁膜１５０が形成される。すなわち、貫通ホール内におけるコントロールゲートＣＧ（ドープドシリコン層３５）の表面上から順に、シリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃの多層構造が形成される。
【００９４】
また、ブロック絶縁膜１５０は、貫通ホールを介して隙間１４０の内面上にも形成される。すなわち、シリコン酸化膜１５０ａ、シリコン窒化膜１５０ｂ、およびシリコン酸化膜１５０ｃの多層構造は、隙間１４０内におけるコントロールゲートＣＧの表面上にも形成される。これにより、隙間１４０内に、ブロック絶縁膜１５０と一体である電極間絶縁膜１５０’が埋め込まれる。図６（ａ）に示す例では、電極間絶縁膜１５０’は、隙間１４０の外側（シリコン酸化膜１２０側、および上下のコントロールゲートＣＧ側）からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃの順に形成されている。そして、シリコン酸化膜１５０’ｃが形成された段階で、隙間１４０内が埋め込まれている。
【００９５】
このとき、図６（ｂ）に示すように、メモリ領域Ａの端部においても、ブロック絶縁膜１５０は、貫通ホールを介して隙間１４０の内面上に形成される。すなわち、メモリ領域Ａの端部においても、隙間１４０内に、シリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃが順に形成される。これにより、隙間１４０内に、ブロック絶縁膜１５０と一体である電極間絶縁膜１５０’が埋め込まれる。すなわち、電極間絶縁膜１５０’は、その外側からシリコン酸化膜１５０’ａ、シリコン窒化膜１５０’ｂ、およびシリコン酸化膜１５０’ｃによって順に覆われるような積層構造として形成される。
【００９６】
また、上述したように、メモリ領域Ａの端部において、隙間１４０の端面はその直下に位置するドープドシリコン層３５の端面よりも突出している。このため、隙間１４０内に埋め込まれる電極間絶縁膜１５０’の端面は、その直下に位置するドープドシリコン層３５の端面よりも突出して形成される。すなわち、ドープドシリコン層３５の端面は、その上部が電極間絶縁膜１５０’により覆われる。
【００９７】
次に、図６（ａ）に示すように、メモリ領域Ａの中央部において、貫通ホール内におけるブロック絶縁膜１５０（および電極間絶縁膜１５０’）の表面上に、シリコン窒化膜で構成される電荷蓄積層１５１が形成される。その後、貫通ホール内における電荷蓄積層１５１の表面上に、シリコン酸化膜で構成されるトンネル絶縁膜１５２が形成される。このようにして、ブロック絶縁膜１５０、電荷蓄積層１５１、およびトンネル絶縁膜１５２で構成されるメモリ膜１５５が形成される。
【００９８】
なお、図６（ａ）および図６（ｂ）において、シリコン酸化膜１５０’ｃが形成された段階で隙間１４０内が埋め込まれる例を示したが、電荷蓄積層１５１またはトンネル絶縁膜１５２が形成された段階で隙間１４０内が埋め込まれてもよい。
【００９９】
その後、貫通ホール内のメモリ膜１５０の表面上に、不純物、例えばリンを含有するポリシリコンが埋め込まれる。これにより、貫通ホール内にＵ字状シリコンピラーＳＰの柱状部が形成される。
【０１００】
また、上記工程と同時に、連結ホールの内面上においても、同様の構造が形成される。すなわち、連結ホール内におけるシリコン酸化膜３４の表面上、導電層３２の表面上にも順に、ブロック絶縁膜１５０、電荷蓄積層１５１、トンネル絶縁膜１５２、およびポリシリコン（Ｕ字状シリコンピラーＳＰ）が形成される。
【０１０１】
次に、図１７（ａ）に示すように、メモリ領域Ａの中央部において、ＲＩＥ法により、ドープドポリシリコン層１２１内に開口部１８０が形成される。この開口部１８０は、ドープドポリシリコン層１２１を貫通し、ロウ方向に沿って形成される。これにより、開口部１８０は、Ｕ字状シリコンピラーの柱状部毎にドープドポリシリコン層１２１を分断する。この開口部１８０内に、シリコン窒化膜（絶縁材）が埋め込まれ、分断されたドープドポリシリコン層１２１が絶縁分離される。
【０１０２】
次に、図１７（ａ）および図１７（ｂ）に示すように、メモリ領域Ａの中央部およびメモリ領域Ａの端部において、全面に、シリコン酸化膜１６０が形成される。その後、メモリ領域Ａの中央部において、リソグラフィーおよびＲＩＥにより、Ｕ字状シリコンピラーの上面を露出させる図示せぬ開口部が形成され、その開口部にポリシリコンが埋め込まれる。これにより、Ｕ字状シリコンピラーを後述するソース線ＳＬに接続するように上部側に延在させる。その後、再度メモリ領域Ａの中央部およびメモリ領域Ａの端部において、全面に、シリコン酸化膜１６０が形成される。
【０１０３】
次に、図１７（ａ）に示すように、メモリ領域Ａの中央部において、リソグラフィーおよびＲＩＥ法により、シリコン酸化膜１６０内に、Ｕ字状シリコンピラーの一対の柱状部のうちソース側選択トランジスタＳＳＴｒを構成する側の柱状部の上面が露出するように、ソース線ＳＬが形成されるソース線配線溝１６３が形成される。
【０１０４】
同時に、図１７（ｂ）に示すように、メモリ領域Ａの端部において、リソグラフィーおよびＲＩＥにより、シリコン酸化膜１６０内に、配線溝１６２が形成される。この配線溝１６２の底面からリソグラフィーおよびＲＩＥ法により、コンタクトホール１６１が形成される。このコンタクトホール１６１は、シリコン酸化膜１６０、シリコン酸化膜１２０、および電極間絶縁膜１５０’を貫通して、各ドープドシリコン層３５の突出した端部の上面に達するように形成される。このとき、各ドープドシリコン層３５に達するように形成される深さの異なる複数のコンタクトホール１６１は同時に形成され、各ドープドシリコン層３５の直上に形成されている電極間絶縁膜１５０’はエッチングストッパーとして機能する。
【０１０５】
次に、図５（ａ）に示すように、メモリ領域Ａの中央部において、ソース線配線溝１６３内に導電材料が埋め込まれてソース線ＳＬが形成される。同時に、図５（ｂ）に示すように、メモリ領域Ａの端部において、コンタクトホール１６１および配線溝１６２内に、導電材料が埋め込まれてコンタクト１６４および配線１６５が形成される。
【０１０６】
次に、再度メモリ領域Ａの中央部およびメモリ領域Ａの端部において、全面に、シリコン酸化膜１６０が形成される。その後、メモリ領域Ａの中央部において、リソグラフィーおよびＲＩＥにより、シリコン酸化膜１６０内に、Ｕ字状シリコンピラーの一対の柱状部のうちドレイン側選択トランジスタＳＤＴｒを構成する側の柱状部の上面が露出するように、図示せぬ開口部が形成され、その開口部に導電材料が埋め込まれる。これにより、Ｕ字状シリコンピラーを後述するビット線ＢＬに接続するように上部側に延在させる。その後、全面にシリコン酸化膜が形成された後、図示せぬビット線配線溝を形成し、そのビット線配線溝内に導電材料が埋め込まれ、ビット線ＢＬが形成される。
【０１０７】
このようにして、第１の実施形態に係る半導体記憶装置が形成される。
【０１０８】
［効果］
上記第１の実施形態によれば、コントロールゲートＣＧとなるドープドシリコン層３５と犠牲層であるノンドープドシリコン層３６とを積層させた後、ウェットエッチングによりノンドープドシリコン層３６の端部を階段構造にする。その後、階段状のノンドープドシリコン層３６に沿って等方的なエッチングにより、コントロールゲートＣＧの端部を階段構造にする。これにより、１回のウェットエッチングおよび等方エッチングにより、コントロールゲートＣＧの端部を階段状に形成することができる。すなわち、上記方法によれば、従来の層毎にレジストスリミングおよびＲＩＥを繰り返して階段構造を形成する方法に対して、工程数を削減することができる。その結果、製造時間の短縮、高歩留まり化、およびプロセスコストの削減を図ることができる。
【０１０９】
また、階段状に形成された複数のコントロールゲートＣＧの各層の直上には、シリコン酸化膜１５０’ａ，１５０’ｃ、およびシリコン窒化膜１５０’ｂの積層膜からなる電極間絶縁膜１５０’が形成されている。この電極間絶縁膜１５０’の端面は、直下のコントロールゲートＣＧの端面よりも突出して形成されている。これにより、複数のコントロールゲートＣＧの端面に深さの異なる複数のコンタクトホール１６１を同時に形成する際、電極間絶縁膜１５０’をエッチングストッパーとして用いることができる。
【０１１０】
さらに、メモリ領域Ａの端部において、複数のコントロールゲートＣＧを階段状に形成するための溝２２は、メモリ領域Ａの中央部においてブロックＢＬＫを分割するスリット２３やＮＡＮＤストリング３００の一対の柱状部を分割するスリット２４と同時に形成される。すなわち、溝２２を形成するリソグラフィー工程を他工程（スリット２３，２４の形成工程）と共通化することができ、工程数をさらに削減することができる。また、スリット２３，２４と溝２２が同時に形成されるため、これらの合わせずれを考慮する必要がない。このため、階段状加工部分の合わせマージンを縮小することができ、階段状加工部分の占有面積の縮小、およびチップ面積の縮小を図ることができる。
【０１１１】
なお、本実施形態において説明した構造は一例であり、これに限らない。本実施形態は、端部においてゲート電極が階段構造を有する３次元メモリ全般に適用され得る。
【０１１２】
＜第２の実施形態＞
図１８および図１９を用いて、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、コントロールゲートＣＧの端部を階段構造にした後、コンタクトホール１６１を形成する際のエッチングストッパーとして電極間絶縁膜１５０’だけではなく、階段構造の全面にシリコン窒化膜１７０を形成する例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１１３】
［構造］
以下に図１８を用いて、第２の実施形態に係る半導体記憶装置の構造について説明する。図１８は、第２の実施形態に係る半導体記憶装置を示す断面図である。より具体的には、図１８（ａ）は、メモリ領域Ａの中央部を示す断面図であり、図１８（ｂ）は、メモリ領域Ａの端部を示す断面図である。
【０１１４】
第２の実施形態において、上記第１の実施形態と異なる点は、メモリ領域Ａの端部において、積層された複数のコントロールゲートＣＧの端面、電極間絶縁膜１５０’の端面および上面を覆うように、シリコン窒化膜１７０が形成されている点である。
【０１１５】
すなわち、メモリ領域Ａの端部において、複数のコントロールゲートＣＧおよび電極間絶縁膜１５０’と、シリコン酸化膜１２０との間にシリコン窒化膜１７０が形成されている。これにより、各コントロールゲートＣＧの端部にコンタクトホール１６１を形成する際、電極間絶縁膜１５０’だけでなく、シリコン窒化膜１７０もエッチングストッパーとして用いることができる。
【０１１６】
［製造方法］
以下に図１９を用いて、第１の実施形態に係る半導体記憶装置の製造方法について説明する。図１９は、第１の実施形態に係る半導体記憶装置の製造工程を示す断面図である。より具体的には、図１９（ａ）は、メモリ領域Ａの中央部における製造工程を示す断面図であり、図１９（ｂ）は、メモリ領域Ａの端部における製造工程を示す断面図である。
【０１１７】
まず、メモリ領域Ａの中央部における図７（ａ）乃至図１２（ａ）の工程、およびメモリ領域Ａの端部における図７（ｂ）乃至図１２（ｂ）の工程が行われる。すなわち、図１２（ｂ）に示すように、積層された複数のノンドープドシリコン層３６および複数のドープドシリコン層３５の端部が階段状に形成される。このとき、各ドープドシリコン層３５の端面は、その直上に位置するノンドープドシリコン層３６の端面よりも後退するように形成される。
【０１１８】
次に、図１９（ａ）および図１９（ｂ）に示すように、フッ酸蒸気に晒すことで、ボロン添加シリコン酸化膜３７が除去される。
【０１１９】
次に、図１９（ｂ）に示すように、メモリ領域Ａの端部において、例えばＣＶＤ法により、全面にシリコン窒化膜１７０が形成される。すなわち、ドープドシリコン層３５の端面、ノンドープドシリコン層３６の端面および上面が覆われるように、シリコン窒化膜１７０が形成される。言い換えると、ドープドシリコン層３５およびノンドープドシリコン層３６の露出した表面が覆われるように、シリコン窒化膜１７０が形成される。
【０１２０】
その後、メモリ領域Ａの端部において、全面にシリコン酸化膜１２０が形成され、積層膜の階段状部および溝２２が埋め込まれる。すなわち、シリコン窒化膜１７０上に、シリコン酸化膜１２０が形成される。その後、ＣＭＰ法により、シリコン酸化膜１２０の上面が平坦化される。
【０１２１】
一方、図１９（ａ）に示すように、メモリ領域Ａの中央部において、最上層のノンドープドシリコン層３６上に、選択ゲートＳＧとなるボロンが導入されたドープドポリシリコン層１２１が形成される。
【０１２２】
その後、メモリ領域Ａの中央部における図１４（ａ）乃至図１７（ａ）の工程、およびメモリ領域Ａの端部における図１４（ｂ）乃至図１７（ｂ）の工程が行われる。
【０１２３】
なお、図１７（ｂ）に示すように、メモリ領域Ａの端部において、コンタクトホール１６１は、シリコン酸化膜１６０、シリコン酸化膜１２０、シリコン窒化膜１７０、および電極間絶縁膜１５０’を貫通して、各ドープドシリコン層３５の突出した端部の上面に達するように形成される。このとき、各ドープドシリコン層３５の直上に形成されている電極間絶縁膜１５０’だけではなく、シリコン窒化膜１７０もエッチングストッパーとして機能する。
【０１２４】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１２５】
さらに、第２の実施形態では、コントロールゲートＣＧの端部を階段構造にした後、その階段構造を覆うように全面にシリコン窒化膜１７０が形成される。これにより、深さの異なる複数のコンタクトホール１６１を形成する際、電極間絶縁膜１５０’だけではなく、シリコン窒化膜１７０もエッチングストッパーとして用いることができる。したがって、コンタクトホール１６１を形成する際のエッチング制御性が向上し、より歩留まりの高いプロセスを実現することができる。
【０１２６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２７】
２２…溝、３０…半導体基板、３５，９０…ドープドシリコン層、３６…ノンドープドシリコン層、３７…ボロン添加シリコン酸化膜、１２０，１５０ａ，１５０’ａ，１５０ｃ，１５０’ｃ…シリコン酸化膜、１３０…メモリホール、１４０…隙間、１５０…ブロック絶縁膜、１５０’…電極間絶縁膜、１５０ｂ，１５０’ｂ，１７０…シリコン窒化膜、１５１…電荷蓄積層、１５２…トンネル絶縁膜、１６１…コンタクトホール、１６２…コンタクト、ＳＰ…シリコンピラー。
【特許請求の範囲】
【請求項１】
基板上に、不純物濃度が第１濃度である第１シリコン層、前記不純物濃度が前記第１濃度より低い第２濃度である第１犠牲層、前記不純物濃度が前記第１濃度である第２シリコン層、および前記不純物濃度が前記第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、
前記積層体上に、第１絶縁膜を形成する工程と、
前記積層体および前記第１絶縁膜内に、溝を形成する工程と、
前記溝内に、前記不純物濃度が前記第１濃度より低く、前記第２濃度より高い第３濃度である第３犠牲層を埋め込む工程と、
ウェットエッチングにより、前記溝内の前記第３犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第１犠牲層および前記第２犠牲層の端面を後退させる工程と、
前記溝内に露出した前記第１シリコン層および前記第２シリコン層の端面を前記第１犠牲層および前記第２犠牲層の端面に沿ってエッチングする工程と、
前記第１シリコン層および前記第２シリコン層のエッチング後、前記第１絶縁膜を除去する工程と、
前記第１絶縁膜の除去後、前記第１犠牲層および前記第２犠牲層、前記第１シリコン層および前記第２シリコン層の全面を覆うように、前記溝内に第２絶縁膜を埋め込む工程と、
前記第１犠牲層および前記第２犠牲層を除去することで、前記第１シリコン層、前記第２シリコン層、および前記第２絶縁膜の各間に隙間を形成する工程と、
前記隙間内に第３絶縁膜を埋め込む工程と、
前記第１シリコン層に接続される第１コンタクトおよび前記第２シリコン層に接続される第２コンタクトを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記不純物は、ボロンであることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程の前に、前記第１犠牲層および前記第２犠牲層、前記第１シリコン層および前記第２シリコン層の全面を覆うように、第４絶縁膜を形成する工程をさらに具備することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記基板面に対して垂直方向に前記積層体を貫通するホールを形成する工程をさらに具備し、
前記隙間を形成する工程は、前記ホールを介したウェットエッチングにより前記第１犠牲層および前記第２犠牲層を除去することで行われることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記ホールの内面上および前記隙間の内面上に、ブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、トンネル絶縁膜を形成する工程と、
をさらに具備し、
前記第３絶縁膜は、前記隙間の内面上に形成された前記ブロック絶縁膜であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
前記第３絶縁膜は、前記隙間の内面上から順に形成された第１シリコン酸化膜、シリコン窒化膜、および第２シリコン酸化膜を少なくとも含む積層膜であることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項１】
基板上に、不純物濃度が第１濃度である第１シリコン層、前記不純物濃度が前記第１濃度より低い第２濃度である第１犠牲層、前記不純物濃度が前記第１濃度である第２シリコン層、および前記不純物濃度が前記第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、
前記積層体上に、第１絶縁膜を形成する工程と、
前記積層体および前記第１絶縁膜内に、溝を形成する工程と、
前記溝内に、前記不純物濃度が前記第１濃度より低く、前記第２濃度より高い第３濃度である第３犠牲層を埋め込む工程と、
ウェットエッチングにより、前記溝内の前記第３犠牲層を上面から後退させて除去することで、前記溝内に露出した前記第１犠牲層および前記第２犠牲層の端面を後退させる工程と、
前記溝内に露出した前記第１シリコン層および前記第２シリコン層の端面を前記第１犠牲層および前記第２犠牲層の端面に沿ってエッチングする工程と、
前記第１シリコン層および前記第２シリコン層のエッチング後、前記第１絶縁膜を除去する工程と、
前記第１絶縁膜の除去後、前記第１犠牲層および前記第２犠牲層、前記第１シリコン層および前記第２シリコン層の全面を覆うように、前記溝内に第２絶縁膜を埋め込む工程と、
前記第１犠牲層および前記第２犠牲層を除去することで、前記第１シリコン層、前記第２シリコン層、および前記第２絶縁膜の各間に隙間を形成する工程と、
前記隙間内に第３絶縁膜を埋め込む工程と、
前記第１シリコン層に接続される第１コンタクトおよび前記第２シリコン層に接続される第２コンタクトを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記不純物は、ボロンであることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程の前に、前記第１犠牲層および前記第２犠牲層、前記第１シリコン層および前記第２シリコン層の全面を覆うように、第４絶縁膜を形成する工程をさらに具備することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記基板面に対して垂直方向に前記積層体を貫通するホールを形成する工程をさらに具備し、
前記隙間を形成する工程は、前記ホールを介したウェットエッチングにより前記第１犠牲層および前記第２犠牲層を除去することで行われることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記ホールの内面上および前記隙間の内面上に、ブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、トンネル絶縁膜を形成する工程と、
をさらに具備し、
前記第３絶縁膜は、前記隙間の内面上に形成された前記ブロック絶縁膜であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
前記第３絶縁膜は、前記隙間の内面上から順に形成された第１シリコン酸化膜、シリコン窒化膜、および第２シリコン酸化膜を少なくとも含む積層膜であることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−５８６８３（Ｐ２０１３−５８６８３Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９７２５５（Ｐ２０１１−１９７２５５）
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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