【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュール１６−１、１６−２と、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線ＶＬ１１、ＶＬ１２とを備え、第１の外部電源線の電源容量Ｃ１は、前記第２の外部電源線の電源容量Ｃ２よりも小さい。 （もっと読む）

【課題】大きい静電容量のキャパシタを含む抵抗変化メモリを提供する。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域２０と、ゲート絶縁膜２２を介して半導体領域２１の側面に対向するゲート電極２１とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子１とを含むメモリセルＭＣと、第１のキャパシタ電極としての半導体領域３０と、半導体領域３０の側面に対向するキャパシタ電極３１と、半導体領域２０とキャパシタ電極３１との間に設けられたキャパシタ絶縁膜３２とを含むキャパシタ３と、を含む。 （もっと読む）

【課題】半導体素子のビア構造物及び導電構造物を提供する。
【解決手段】前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。例えば、前記導電構造物は前記平坦部上のみに形成されて前記突出部上には全く形成されない。これによって、前記導電構造物と前記ビア構造物との間に高品質の接続を形成することができる。 （もっと読む）

【課題】取り付け工程に係る半田付け及び高温環境での熱事象を通じても、データを保持することができる相変化メモリデバイスの提供。
【解決手段】一部のセルとメモリに第一抵抗状態、及び他部のセルとメモリに第二抵抗状態を誘導することにより、データセットを表わすために、プレコーディング（ｐｒｅ−ｃｏｄｅｄ）することができる。前記データセットがコーディングされ、基板に取り付けられた後に、前記第一及び前記第二抵抗状態を感知することにより、前記データセットを読み取り、前記第一抵抗状態を第三抵抗状態に変化させ、前記第二抵抗状態を第四抵抗状態に変化させる。半田接合と他の熱サイクルプロセスの後、前記第一及び前記第二抵抗状態は、感知マージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）を維持する。より高速とより低い電力を使用すると、前記第三及び前記第四抵抗状態は、転移（ｔｒａｎｓｉｔｉｏｎ）を引き起こす能力がある。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】回路面積を低減する。
【解決手段】第１の信号が入力され、第２の信号を出力する論理回路を具備し、論理回路は、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧より高い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含む。 （もっと読む）

【課題】追加のマスクや追加のプロセスを必要とせず、トランジスタを含む半導体装置に搭載することが可能なメモリ素子を実現する。
【解決手段】半導体装置を、絶縁膜１７と金属膜又は金属化合物膜１９とを積層した構造を有するメモリ素子１６と、メモリ素子１６と同一の積層構造を有するゲート構造を持つトランジスタとを備えるものとする。 （もっと読む）

【課題】相変化材料を用いたメモリセルを含む半導体装置において、書込み速度を律速しているセット動作を高速化することができる技術を提供する。
【解決手段】相変化材料に印加するセットパルス電圧を２段とし、相変化材料の温度を１段目の電圧で核生成の最も早くなる温度とし、２段目のパルスでは結晶成長の最も早くなる温度とし、相変化材料を溶かさずに固相成長させる手段を用いる。また、相変化材料に印加される２段パルス電圧は、ドレイン電流ばらつきが低減できるワード線に印加される２段の電圧により制御する手段を用いる。 （もっと読む）

【課題】歩留まりに優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、基板内の記憶回路領域に形成されており、多層配線層内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、平面視において、基板内の憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、上部接続配線と埋設電極とは、同一の材料かつ一体に構成されており、上部接続配線と下部電極との間には、論理回路を構成する前記配線が少なくとも１以上設けられており、上部接続配線の上面と、上部接続配線と同じ配線層に形成された論理回路を構成する配線の上面とが、同一面を構成する。 （もっと読む）

【課題】容量素子の平面形状を大きくせずに、その容量を大きくすることができ、かつ容量素子のリーク電流が増大することを抑制する。
【解決手段】下部電極４１０は、表層に、厚さが２ｎｍ以下の金属含有酸化層４１４を有している。金属含有酸化層４１４は、下部電極４１０の表面を酸化することにより形成されている。そして誘電膜４２０は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相と、を含んでいる。第２相は第１相より比誘電率が高い。 （もっと読む）

【課題】内蔵メモリに連続したアドレスをそのまま入力していたので、領域のサイズを同じ値にしなければならなかった。このため、メモリサイズを大まかにしか設定することができず、リーク電流および消費電力を大幅に低減できなかった。本発明はリーク電流および消費電力を大幅に低減できる半導体装置を提供することを目的にする。
【解決手段】メモリをサイズが異なる複数の領域に分割して必要な領域のみ電力を供給するようにし、かつアドレス変換部を用いて連続したアドレスをメモリの実アドレスに変換するようにした。アドレス変換を行うので、サイズおよび電力を供給する領域を自由に設定できるので、リーク電流および消費電力を大きく低減できる。 （もっと読む）

【課題】本発明は、周辺回路領域のうち、メモリセル領域と周辺回路領域の境界付近に位置する領域において、多層的に配線層のレイアウトを行うことで、高集積化を実現することのできる半導体装置及びその製造方法を提供することを課題とする。
【解決手段】素子層１６上であって、周辺回路領域１２のうち、メモリセル領域１１と周辺回路領域１２との境界付近に位置する境界領域１３に設けられた局所配線２１と、素子層１６上に設けられた複数の第１及び第２の下部電極９５，９６及び上部電極９８を有するキャパシタ３１と、複数の第１の下部電極９５を連結すると共に、局所配線１９の一部と対向する位置まで延出形成された第１のサポート膜２６と、上部電極９８とその上方に配置された第１の上部配線４２とを連結すると共に、局所配線１９の上方に位置し、かつ第１のサポート膜２６に到達する第１のコンタクトプラグ３７と、を有する。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】低動作電圧を実現すると共に、スイッチング電圧のばらつきを低減した抵抗変化素子及びその製造方法、並びに半導体装置及びその製造方法を提供すること。
【解決手段】抵抗変化素子は、第１電極と、第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、抵抗変化層に接する第２電極と、を備える。抵抗変化層は、高密度層と、高密度層より低密度の低密度層を有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルに書き込み用のトランジスタ、読み出し用のトランジスタおよび選択用のトランジスタを備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】シリンダ状下部電極の型材となる犠牲層間絶縁膜を除去する際に、倒壊を防止する梁が形成されることで、梁と下部電極の接続部でキャパシタのリーク電流が増加する。
【解決手段】梁となる層、例えばカーボン膜８６を介装した犠牲層間絶縁膜２４にシリンダホールを形成し、シリンダ孔内にキャパシタの下部電極５１を形成し、続いて、犠牲層間絶縁膜２４をウェットエッチングにて選択的に除去した後、カーボン膜８６をドライ条件で選択的に除去する。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】隣接メモリセルへの漏洩電流を減らすフラッシュメモリ、特にチャージトラップメモリおよびそれを形成するプロセスフローの提供。
【解決手段】セルチャンネル６２０を含む半導体線が、ＳＴＩ領域１２０上に形成される。セルチャンネルは、トンネル酸化物層６２１、トラッピング誘電体層６２３、およびブロッキング誘電体層６２８を含む活性誘電体スタックで覆われる。結果として得られるセルチャンネルを分離するトレンチ６２５は、伝導層４６０で少なくとも部分的に充填され得る。活性誘電体層および／または伝導層の部分は、セルチャンネルの下、たとえば、セルチャンネルおよびＳＴＩ領域の間の界面６９５の下に位置し得る。そのような構成は、活性誘電体スタックおよび／または半導体層がセルチャンネルの下に位置しない構成に比べて、あるセルチャンネルから隣接セルチャンネルに拡散する荷電粒子６７０に対して経路長の増大をもたらす。 （もっと読む）

【課題】シリコン抵抗とメモリ回路とを混載した半導体装置において、メモリの情報の保持時間を長くして、かつ書込・読出時間を短くする。
【解決手段】容量素子４００はメモリセルを構成しており、第１トランジスタ２００は、ソース及びドレインとなる第１拡散層２２６が容量素子４００に接続している。シリコン抵抗素子３００はシリコン層からなる。第１拡散層２２６はシリサイド層を有していない。また第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有している。そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。そしてコンタクト５１３は、シリサイド層２３５を介して第１ゲート電極２３０に接続している。 （もっと読む）