【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】基板上に、第１積層体及び第２積層体を形成する工程と、第１積層体及び第２積層体を貫通する貫通孔を形成する工程と、貫通孔の第１部分の側壁にメモリ膜を形成し、貫通孔の第２部分及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜及びゲート絶縁膜の内側にチャネルボディを形成する工程と、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、第２部分と第３部分との境界部分を第３絶縁層により閉塞する工程と、第３部分の内側にシリコンを含む第１埋め込み部を形成する工程と、第１埋め込み部の一部と第３絶縁層の一部とを除去してチャネルボディを露出させる工程と、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む工程と、を備える。 （もっと読む）

【課題】結晶性の優れた酸化物半導体層を形成して電気特性の優れたトランジスタを製造
可能とし、大型の表示装置や高性能の半導体装置等の実用化を図ることを目的の一つとす
る。
【解決手段】第１の加熱処理で第１の酸化物半導体層を結晶化し、その上部に第２の酸化
物半導体層を形成し、温度と雰囲気の異なる条件で段階的に行われる第２の加熱処理によ
って表面と略垂直な方向にｃ軸が配向する結晶領域を有する酸化物半導体層の形成と酸素
欠損の補填を効率良く行い、酸化物半導体層上に接する酸化物絶縁層を形成し、第３の加
熱処理を行うことにより、酸化物半導体層に再度酸素を供給し、酸化物絶縁層上に、水素
を含む窒化物絶縁層を形成し、第４の加熱処理を行うことにより、少なくとも酸化物半導
体層と酸化物絶縁層の界面に水素を供給する。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。 （もっと読む）

【課題】寄生抵抗がより低いチャネルボディ層を有する不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、半導体層と、第１絶縁層が表面に設けられた第２絶縁層と、第３絶縁層と、第２絶縁層および第３絶縁層の上に、電極層と絶縁膜とを有する第１積層体と、第１積層体の積層方向に貫通し第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、メモリ膜の内側に設けられた第１チャネルボディ層と、層間絶縁膜と選択ゲートとを有する第２積層体と、一対の第１ホールのそれぞれ上端と連通し、第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、ゲート絶縁膜の内側に設けられた第２チャネルボディ層と、第１積層体の下側に設けられた連結部と、一対の第１ホールの間に挟まれ、第１積層体の表面から第１絶縁層に達する第４絶縁層と、を備える。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】オン電流が少ないトランジスタを含むメモリセルと積層方向に延びるビット線により、低い製造コストで高速動作を実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、例えば、記憶素子とその読み出し電流経路に挿入される第１のトランジスタとを含むメモリセルＭＣと、このメモリセルＭＣの一端に直接接続され、記憶素子の情報を伝送する第１のビット線ＬＢＬと、第２のトランジスタを含み第１のビット線ＬＢＬを介して伝送される記憶素子の情報を増幅する第１のアンプＬＳＡとを備えている。第１のアンプＬＳＡは基板Ｌ０に形成され、メモリセルＭＣは基板Ｌ０の上部の第１の層Ｌ１〜Ｌ８に形成され、第１のビット線ＬＢＬは積層方向に延びる配線構造を含んで形成される。第１のトランジスタのチャネル中のキャリアの移動度は、第２のトランジスタのチャネル中のキャリアの移動度よりも低い。 （もっと読む）

【課題】実施形態は、一括して形成することが可能なメモリセルを有し、その直下に制御回路を設けた構成を実現する半導体装置およびその製造方法を提供する。
【解決手段】実施形態は、基板上に設けられたメモリアレイと、前記基板と前記メモリアレイとの間の前記基板の表面に設けられた制御回路と、を有する半導体装置の製造方法であって、前記制御回路のｐ形半導体領域およびｎ形半導体領域を覆う絶縁層に、前記ｐ形半導体領域に連通する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内部に、前記ｐ形半導体領域に接したコンタクトプラグを形成する工程と、を備える。さらに、前記ｎ形半導体領域に連通する第２のコンタクトホールを前記絶縁層に形成する工程と、前記コンタクトプラグと、前記第２のコンタクトホールの内部に露出した前記ｎ形半導体領域と、に接する配線を形成する工程と、を備える。 （もっと読む）

【課題】容量素子が占有する回路面積の増大を抑制する。
【解決手段】メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させる。 （もっと読む）

【課題】表面のＰ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板の作製方法を提供する。
【解決手段】半導体薄膜層の結晶性を高く保つため、水素イオン添加処理中の半導体基板の温度を２００℃以下に抑制した。加えて、水素イオン添加処理後の半導体基板を１００℃以上４００℃以下に保持した状態で半導体基板に対してプラズマ処理を行うことにより、水素イオン添加処理により生じる、半導体薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を低減した。 （もっと読む）

【課題】読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体記憶装置は、交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、前記積層体を積層方向に貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、前記半導体ピラーの側面に設けられた添加部と、を備えている。そして、前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、前記添加部は、酸化アルミニウムを用いて形成されている。 （もっと読む）

【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。 （もっと読む）

【課題】絶縁体に電荷を蓄える不揮発性メモリにおいて、データ保持特性を向上させることのできる技術を提供する。
【解決手段】メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬをメモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を４０ｎｍ未満とする。これにより、書込み状態では、書き換えを繰り返すことによって生じるソース領域Ｓｒｍ上の電荷蓄積層ＣＳＬに蓄積される正孔が少なくなり、電荷蓄積層ＣＳＬ中に局在する電子と正孔との横方向の移動が少なくなるので、高温保持した場合のしきい値電圧の変動を小さくすることができる。また、実効チャネル長を３０ｎｍ以下にすると、しきい値電圧を決定する見かけ上の正孔が少なくなり、電荷蓄積層ＣＳＬ中での電子と正孔との結合が少なくなるので、室温保持した場合のしきい値電圧の変動を小さくすることができる。 （もっと読む）

【課題】スループットの向上を図る。
【解決手段】半導体記憶装置の製造方法は、基板上に、不純物濃度が第１濃度である第１シリコン層３５、不純物濃度が第１濃度より低い第２濃度である第１犠牲層、不純物濃度が第１濃度である第２シリコン層３５、および不純物濃度が第２濃度である第２犠牲層が順に積層された積層体を形成する工程と、積層体上に、第１絶縁膜を形成する工程と、積層体および第１絶縁膜内に、溝２２を形成する工程と、溝内に、不純物濃度が第１濃度より低く、第２濃度より高い第３濃度である第３犠牲層９０を埋め込む工程と、ウェットエッチングにより、溝内の第３犠牲層を上面から後退させて除去することで、第１犠牲層および第２犠牲層の端面を後退させる工程と、第１シリコン層および第２シリコン層の端面を第１犠牲層および第２犠牲層の端面に沿ってエッチングする工程とを具備する。 （もっと読む）

【課題】低コスト化を図ることができる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上にボロンを含む膜を形成する工程と、前記ボロンを含む膜上に酸化シリコンを含む膜を形成する工程と、前記酸化シリコンを含む膜をパターニングする工程と、前記パターニングされた前記酸化シリコンを含む膜をマスクとして、前記ボロンを含む膜を、塩素を含むガスを用いてエッチングする工程と、を備える。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】円筒型ＭＯＮＯＳメモリセルで電荷保持特性の向上を図る。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、上面から下面まで達する円筒状の貫通ホールを有するコントロールゲートＣＧと、前記貫通ホール内における前記コントロールゲートの側面上に形成されたブロック絶縁膜１５０と、前記貫通ホール内における前記ブロック絶縁膜の側面上に形成された電荷蓄積膜１５１と、前記貫通ホール内における前記電荷蓄積膜の側面上に形成されたトンネル絶縁膜１５２と、前記貫通ホール内における前記トンネル絶縁膜の側面上に形成された半導体層ＳＰと、を具備し、前記トンネル絶縁膜は、ＳｉＯ_２を母材とし、添加することで前記母材のバンドギャップを低下させる元素を含む第１絶縁膜を含み、前記元素の濃度および濃度勾配は、前記半導体層側から前記電荷蓄積膜側に向かって単調に増加する。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）

【課題】選択ゲートの閾値電圧の変動が抑制する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、第１積層体を貫通する第１ホールの側壁に設けられたメモリ膜と、第１ホール内に設けられたメモリ膜の内側に設けられた第１チャネルボディ層と、第１積層体の上に設けられた層間絶縁膜と、層間絶縁膜の上に設けられた選択ゲート電極層と、選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、第１ホールに連通し第２積層体および層間絶縁膜を貫通する第２ホールの側壁に設けられたゲート絶縁膜と、第２ホール内におけるゲート絶縁膜の内側に設けられ、第１チャネルボディ層とつながった第２チャネルボディ層と、を備える。選択ゲート電極層と第２絶縁層との界面における第２ホールの径は選択ゲート電極層と層間絶縁膜との界面における第２ホールの径よりも小さい。 （もっと読む）

【課題】小型化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。メモリ部は、基板上に設けられる。非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。積層体は、主面に対して垂直な第１軸に沿って積層された複数の電極膜と、第１軸に沿って隣り合う２つの電極膜の間に設けられた電極間絶縁膜と、を含む。半導体層は、複数の電極膜の側面に対向する。メモリ膜は、複数の電極膜と半導体層との間に設けられる。導電膜は、積層体の上に設けられ、積層体と離間している。非メモリ部は、導電膜と同層の抵抗素子部を含む。 （もっと読む）

【課題】カップリング比の増大と書き込み／消去時のリーク電流の低減とを実現する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１１と、半導体層１１上の第１の絶縁層１３と、第１の絶縁層１３上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁層１５と、第２の絶縁層１５上の制御ゲート電極１６とを備える。第２の絶縁層１５は、電荷蓄積層１４側から制御ゲート電極１６側に向かって、第１のランタンアルミネート層LAO、ランタンアルミシリケート層LASO及び第２のランタンアルミネート層LAOを備える。 （もっと読む）