不揮発性半導体記憶装置およびその製造方法
【課題】選択ゲートの閾値電圧の変動が抑制する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、第１積層体を貫通する第１ホールの側壁に設けられたメモリ膜と、第１ホール内に設けられたメモリ膜の内側に設けられた第１チャネルボディ層と、第１積層体の上に設けられた層間絶縁膜と、層間絶縁膜の上に設けられた選択ゲート電極層と、選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、第１ホールに連通し第２積層体および層間絶縁膜を貫通する第２ホールの側壁に設けられたゲート絶縁膜と、第２ホール内におけるゲート絶縁膜の内側に設けられ、第１チャネルボディ層とつながった第２チャネルボディ層と、を備える。選択ゲート電極層と第２絶縁層との界面における第２ホールの径は選択ゲート電極層と層間絶縁膜との界面における第２ホールの径よりも小さい。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、第１積層体を貫通する第１ホールの側壁に設けられたメモリ膜と、第１ホール内に設けられたメモリ膜の内側に設けられた第１チャネルボディ層と、第１積層体の上に設けられた層間絶縁膜と、層間絶縁膜の上に設けられた選択ゲート電極層と、選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、第１ホールに連通し第２積層体および層間絶縁膜を貫通する第２ホールの側壁に設けられたゲート絶縁膜と、第２ホール内におけるゲート絶縁膜の内側に設けられ、第１チャネルボディ層とつながった第２チャネルボディ層と、を備える。選択ゲート電極層と第２絶縁層との界面における第２ホールの径は選択ゲート電極層と層間絶縁膜との界面における第２ホールの径よりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルボディ層となるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
そのような３次元積層メモリに特有のデータ消去方法として、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用した消去方法が提案されている。この消去方法を利用するには、メモリセルの上方に設けられた選択ゲートの上端部近傍のチャネルボディ層に高濃度の不純物拡散領域が要求される。そして、この種のメモリデバイスでは、選択ゲートの閾値電圧がより安定していることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、選択ゲートの閾値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールの側壁に設けられたメモリ膜と、前記第１ホール内に設けられた前記メモリ膜の内側に設けられた第１チャネルボディ層と、前記第１積層体の上に設けられた層間絶縁膜と、を備える。実施形態の不揮発性半導体記憶装置は、前記層間絶縁膜の上に設けられた選択ゲート電極層と、前記選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、前記第１ホールに連通し、前記第２積層体および前記層間絶縁膜を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層とつながった第２チャネルボディ層と、を備える。
【０００７】
前記選択ゲート電極層と前記第２絶縁層との第１界面における前記選択ゲート電極層側の前記第２ホールの第１の孔径は、前記選択ゲート電極層と前記層間絶縁膜との第２界面における前記選択ゲート電極層側の前記第２ホールの第２の孔径よりも小さい。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の断面模式図であり、（ａ）は、図１のソース線から下側のＹ方向における断面模式図であり、（ｂ）は、（ａ）の選択ゲート付近の拡大図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１０】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１１】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１２】第２実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【図１３】第３実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【図１４】第４実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層とする。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、複数の絶縁層４２（図２に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図３（ａ）に示す絶縁膜４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。「選択ゲート」に関しては、「選択ゲート電極層」と称してもよい。
【００１７】
電極層の層数は任意であり、図１に例示する４層に限らない。以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４ＤおよびＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１８】
電極層ＷＬは、例えば、不純物元素が添加され導電性を有するシリコン層である。絶縁層４２は、例えば、シリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１９】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、ホウ素等の不純物元素が添加され導電性を有するシリコン層である。
【００２０】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、ホウ素等の不純物元素が添加され導電性を有するシリコン層である。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層である。
【００２３】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部８１（図６（ｂ）に示す）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０、５１が設けられている。チャネルボディ層２０、５１は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２６】
ドレイン側選択ゲートＳＧＤとチャネルボディ層５１との間、およびソース側選択ゲートＳＧＳとチャネルボディ層５１との間には、ゲート絶縁膜ＧＤが設けられている。
【００２７】
なお、図１においてメモリホールＭＨ内のすべてをチャネルボディ層で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層を形成してもよい。あるいは、そのチャネルボディ層内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２８】
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ層２０との間には、図２に示すように、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３の組をメモリ膜３０とする。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ層２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２９】
チャネルボディ層２０は、メモリセルトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。なお、トンネル膜３３に面したホールの中央部分をチャネルボディ層２０のみで埋め込む構造に限らない。すなわち、ホール内部に空洞部分が残るようにチャネルボディ層２０を薄膜化し、チャネルボディ層２０の内側に、新たな絶縁膜を形成する積層膜状の構造としてもよい。
【００３０】
実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００３２】
トンネル膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。
【００３３】
ブロック膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおけるチャネルボディ層５１は、ビット線ＢＬと接続されている。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおけるチャネルボディ層５１は、ソース線ＳＬと接続されている。
【００３６】
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別することなく単に選択トランジスタＳＴと表すこともある。
【００３７】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３８】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３９】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０、５１を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４０】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４１】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４２】
図３は、第１実施形態に係る不揮発性半導体記憶装置の断面模式図であり、（ａ）は、図１のソース線から下側のＹ方向における断面模式図であり、（ｂ）は、（ａ）の選択ゲート付近の拡大図である。
【００４３】
第１実施形態に係る不揮発性半導体記憶装置１は、下地層１２を備え、下地層１２の上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２（第１絶縁層）とを有する積層体４０（第１積層体）を備える。下地層１２は、例えば、素子、配線、層間絶縁膜等を有する。複数の電極層ＷＬとは、図１に示す電極層ＷＬ１Ｄ〜ＷＬ４Ｄの群、もしくは、電極層ＷＬ１Ｓ〜ＷＬ４Ｓの群である。
【００４４】
不揮発性半導体記憶装置１は、積層体４０を積層体４０の積層方向に貫通して形成されたホール７０（第１ホール）の側壁に設けられたメモリ膜３０を備える。不揮発性半導体記憶装置１は、ホール７０内に設けられたメモリ膜３０の内側に設けられたチャネルボディ層２０（第１チャネルボディ層）を備える。不揮発性半導体記憶装置１は、積層体４０の上に設けられた層間絶縁膜４６を備える。
【００４５】
不揮発性半導体記憶装置１は、層間絶縁膜４６の上に積層体４８（第２の積層体）を備える。積層体４８は、選択ゲートＳＧと、選択ゲートＳＧの上に設けられた絶縁層４７（第２絶縁層）と、を有する。選択ゲートＳＧは、図１に示すドレイン側選択ゲートＳＧＤもしくはソース側選択ゲートＳＧＳである。
【００４６】
不揮発性半導体記憶装置１は、ホール７０に連通し、積層体４８および層間絶縁膜４６を積層体４８の積層方向に貫通して形成されたホール７１（第２ホール）の側壁に設けられたゲート絶縁膜ＧＤを備える。不揮発性半導体記憶装置１は、ホール７１内におけるゲート絶縁膜ＧＤの内側に設けられ、チャネルボディ層２０とつながったチャネルボディ層５１（第２チャネルボディ層）を備える。チャネルボディ層２０と、チャネルボディ層５１と、は連通し、一体的なチャネルボディ層になっている。ホール内のチャネルボディ層２０、５１の内側には、コア材である絶縁層５９が埋め込まれている。
【００４７】
不揮発性半導体記憶装置１において、選択ゲートＳＧと絶縁層４７との界面（第１界面）における選択ゲートＳＧ側のホール７１の孔径Ｒ１（第１の孔径）は、選択ゲートＳＧと層間絶縁膜４６との界面（第２界面）における選択ゲートＳＧ側のホール７１の孔径Ｒ２（第２の孔径）よりも小さい。
【００４８】
不揮発性半導体記憶装置１では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなっている。選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の断面形状は、いわゆる逆テーパ状になっている。孔径Ｒ１と、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４（第４の孔径）と、の関係は、Ｒ４の方がＲ１より大きくなっている。例えば、Ｒ４は、Ｒ１より１０ナノメートル（ｎｍ）以上大きいものとする。孔径Ｒ１と孔径Ｒ２との差は、例えば、５ナノメートル以上である。選択ゲートＳＧの厚さは、例えば、２００ナノメートルである。
【００４９】
不揮発性半導体記憶装置１において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔注入を行う動作である。電極層ＷＬをコントロールゲートとするメモリセルＭＣを構成するトランジスタは、閾値電圧が相対的に低い状態（消去状態）と、閾値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルＭＣの閾値電圧を低い側の状態に設定する動作である。
【００５０】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、不揮発性半導体記憶装置１のような３次元構造では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が用いられる。
【００５１】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディ層５１に形成した高濃度に不純物元素が添加された拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ層５１、２０に供給することでチャネル電位を上昇させる。コントロールゲートである電極層ＷＬの電位を、例えば、グランド電位（０Ｖ）にすることで、チャネルボディ層２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。消去動作の高速化には、選択ゲートＳＧ上端部近傍のチャネルボディ層５１に高濃度に不純物元素を含む拡散領域を形成することが要求される。
【００５２】
例えば、絶縁層４７に貫通して形成されたホール７１内に設けられたチャネルボディ層５１に含まれる不純物元素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以上である。
次に、不揮発性半導体記憶装置１を製造する製造過程について説明する。
【００５３】
図４〜図６は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００５４】
まず、図４（ａ）に示すように、下地層１２の上に、バックゲートＢＧを形成する。バックゲートＢＧは、例えば、ホウ素等の不純物元素がドープされたシリコン層である。続いて、バックゲートＢＧの上に、レジストパターン９４を形成する。レジストパターン９４は、選択的に開口された開口９４ａを有する。
【００５５】
次に、図４（ｂ）に示すように、レジストパターン９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、バックゲートＢＧに凹部８１が形成される。
【００５６】
次に、図４（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜８２をエッチバックして、図４（ｄ）に示すように、凹部８１と、凹部８１との間のバックゲートＢＧの表面を露出させる。
【００５７】
次に、図５（ａ）に示すように、バックゲートＢＧの上に絶縁膜４１を形成した後、下地層１２の上に、絶縁膜４１を介して、複数の電極層ＷＬおよび複数の絶縁層４２を含む積層体４０を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在している。続いて、積層体４０の最上層の電極層ＷＬの上に、絶縁膜４３を形成する。
【００５８】
次に、フォトリソグラフィとエッチングとにより、積層体４０をＹ方向に分断し、絶縁膜４１に達する溝を形成した後、その溝に絶縁膜４５を埋め込む。
この状態を、図５（ｂ）に示す。
図５（ｂ）では、絶縁膜４５にエッチバックが施され、絶縁膜４３の表面と絶縁膜４５の上面とが面一になっている。
【００５９】
次に、図５（ｃ）に示すように、積層体４０の上に、絶縁膜４３を介して、層間絶縁膜４６を形成する。さらに、層間絶縁膜４６の上に、下層から選択ゲートＳＧ、絶縁層４７の順に積層した積層体４８を形成する。続いて、層間絶縁膜４６の上に選択ゲートＳＧを形成する。さらに、選択ゲートＳＧの上に絶縁層４７を形成する。図６（ａ）以降は、下地層１２の表示を省略する。
【００６０】
次に、図６（ａ）に示すように、積層体４０を積層体４０の積層方向に貫通するホール７０と、積層体４８および層間絶縁膜４６を積層体４８の積層方向に貫通しホール７０と連通するホール７１と、を形成する。ホール７０、７１は、図示しないマスクを用いて、例えば、ＲＩＥ（Reactive Ion Etching）によって形成される。
【００６１】
第１実施形態では、ホール７１を形成する際に、孔径Ｒ１が孔径Ｒ２よりも小さくなるように調整する。上記のホール形状を実現するためにはＲＩＥのエッチングガスや、温度、圧力などを調整することで、第１実施形態では、図３（ｂ）に示したように、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるようにＲＩＥ加工を施す。
【００６２】
例えば、第１実施形態に係るＲＩＥ加工では、酸素（Ｏ）、フッ化炭素（ＣＦ）系ガス、塩素（Ｃｌ）等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、ホール７１の孔径が選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、徐々に大きくなるようする。
【００６３】
第１実施形態では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かうほど、エッチング速度を速くしてプロセスを進行させる。あるいは、第１実施形態では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。
【００６４】
このＲＩＥによって、ホール７０の下端が犠牲膜８２に達し、ホール７０の底部では犠牲膜８２が露出する。犠牲膜８２の略中央に位置する絶縁膜４５を挟むように、一対のホール７０が１つの犠牲膜８２上に位置している。
【００６５】
次に、図６（ｂ）に示すように、犠牲膜８２を、例えば、ウェットエッチングによりホール７０、７１を通じて除去する。エッチング液としては、例えば、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いる。
【００６６】
これにより、犠牲膜８２が除去されて、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホール７０がつながっている。すなわち、一対のホール７０のそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００６７】
この後、複数の電極層ＷＬを含む積層体４０においては、図２、図３（ａ）に示すように、ホール７０の内壁に、メモリ膜３０を形成する。さらに、ホール７０内におけるメモリ膜３０の内側に、チャネルボディ層２０としてシリコン膜を形成する。
【００６８】
一方、選択ゲートＳＧを含む積層体４８に対しては、図７（ａ）以降の工程によって処理が進められる。
図７〜図９は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００６９】
まず、図７（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【００７０】
上述したように、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるようにＲＩＥ加工が施される（Ｒ１＜Ｒ２）。
【００７１】
次に、図７（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。また、この希フッ酸処理は、ホール７１形成時のＲＩＥによる堆積物除去と、ゲート絶縁膜ＧＤの成膜前処理も兼ねている。
【００７２】
この希フッ酸処理によって、絶縁層４７のホール７１側の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。例えば、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４（第４の孔径）と、孔径Ｒ１と、の差は、例えば、１０ナノメートル（ｎｍ）以上である。絶縁層４７の側壁の後退量は、例えば、５ナノメートル以上である。このように、孔径Ｒ４は、孔径Ｒ１よりも大きく、選択ゲートＳＧと絶縁層４７との界面において、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。
【００７３】
また、層間絶縁膜４６の孔径Ｒ５は、希フッ酸処理により絶縁層４７と同様に寸法が拡大する。従って、隣接ビットとのショートを防止するため、層間絶縁膜４６の孔径Ｒ５は、予め、希フッ酸処理後の寸法よりも細い寸法にする。例えば、孔径Ｒ４と孔径Ｒ１との差が１０ナノメートルになる場合、希フッ酸処理前の孔径Ｒ５と、希フッ酸処理後の孔径Ｒ５と、の差も１０ナノメートルになるように調整する。
【００７４】
次に、図７（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。ゲート絶縁膜ＧＤは、例えば、ＣＶＤ（chemical vapor deposition）法によって形成される。ゲート絶縁膜ＧＤの材質は、シリコン酸化膜、あるいはシリコン窒化膜である。このとき、複数の電極層ＷＬを含む積層体４０におけるホール７０の内壁には、上述したメモリ膜３０が形成されている（図３（ａ）参照）。すなわち、ホール７０の側壁にメモリ膜３０が形成され、ホール７１の側壁にゲート絶縁膜ＧＤが形成される。
【００７５】
続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、ＣＶＤ法によりチャネルボディ層５１であるアモルファスシリコン層を形成する。その後、熱処理でアモルファスシリコン層を結晶化し、チャネルボディ層５１を多結晶シリコン層にする。このとき、ホール７０内におけるメモリ膜３０の内側には、チャネルボディ層２０としてシリコン層が形成されている（図３（ａ）参照）。すなわち、メモリ膜３０の内側には、チャネルボディ層２０が形成され、ゲート絶縁膜ＧＤの内側には、チャネルボディ層２０とつながったチャネルボディ層５１が形成される。
【００７６】
また、チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。上述したように、選択ゲートＳＧの上端部近傍のチャネルボディ層５１には、高濃度の不純物元素を含有させる必要がある。このため、チャネルボディ層５１の段差部５１ａに、高濃度の不純物元素を注入する。
【００７７】
例えば、図８（ａ）に示すように、ホール７１を通じて、チャネルボディ層５１の段差部５１ａに、不純物元素を注入する。不純物元素は、ホール７１の中心軸７１ａに対して略平行に入射される。例えば、ヒ素（Ａｓ）、リン（Ｐ）等のｎ形不純物５８をチャネルボディ層５１の段差部５１ａに対して注入する。ｎ形不純物５８は、例えば、ホール７１が延在する方向に対して平行に入射される。
【００７８】
チャネルボディ層５１において、その段差部５１ａは、ホール７１の中心に向かって突出している。このため、絶縁層４７内に形成されたホール７１の側壁に設けられたチャネルボディ層５１の側面に対するよりも、チャネルボディ層５１の段差部５１ａに対する不純物の注入効率が高くなる。従って、ｎ形不純物５８の注入後、チャネルボディ層５１の段差部５１ａは、他の部分よりも相対的に不純物濃度が高くなっている。
【００７９】
第１実施形態においては、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなっている。このため、選択ゲートＳＧにゲート絶縁膜ＧＤを介して接するチャネルボディ層５１内の孔径も、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって徐々に大きくなる。
【００８０】
従って、ｎ形不純物５８がホール７１を通じて段差部５１ａより下方に侵入しても、チャネルボディ層５１の段差部５１ａがｎ形不純物５８の遮蔽部（マスク）となって、ゲート絶縁膜ＧＤに接するチャネルボディ層５１には、ｎ形不純物５８が注入され難くなる。
【００８１】
次に、図８（ｂ）に示すように、ｎ形不純物５８をホール７１を通じてホール７１の側壁に対し斜めに入射して、チャネルボディ層５１の段差部５１ａより上のチャネルボディ層５１にｎ形不純物５８を注入する。斜めに入射されるｎ形不純物５８とホール７１が延在する方向とのなす角は、例えば、５°である。これにより、絶縁層４７にゲート絶縁膜ＧＤを介して接するチャネルボディ層５１の寄生抵抗が低減する。
【００８２】
次に、図９（ａ）に示すように、チャネルボディ層５１の内側に、コア材となる絶縁層５９を埋め込む。続いて、絶縁層５９の上に、例えば、リン（Ｐ）等の不純物元素を含む半導体層５３を形成する。
【００８３】
次に、図９（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）により、絶縁層４７の上面上のゲート絶縁膜ＧＤ、チャネルボディ層５１、および半導体層５３をエッチバックする。その後、熱処理により半導体層５３を多結晶シリコン層にする。これにより、半導体層５３は、例えば、不純物元素としてリンがドープされた多結晶シリコンとなる。続いて、ビット線ＢＬまたはソース線ＳＬである配線ＷＲを、チャネルボディ層５１の上および半導体層５３の上に形成する。これにより、チャネルボディ層５１および半導体層５３は、配線ＷＲと電気的に接続される。
【００８４】
イオン注入により既に不純物元素がドープされた段差部５１ａは、半導体層５３からの不純物元素の拡散により、さらに不純物濃度が高くなる。段差部５１ａは、段差部５０を被覆するチャネルボディ層５１の一部分である。従って、選択ゲートＳＧの上端部近傍のチャネルボディ層５１に、高濃度に不純物元素を含む拡散領域が確実に形成される。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図ることができる。
【００８５】
また、半導体層５３からの不純物元素は、段差部５１ａよりも上のホール７１の側壁に形成されたチャネルボディ層５１にも拡散される。この結果、チャネルボディ層５１における配線ＷＲとつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。
【００８６】
次に、参考例に係る不揮発性半導体記憶装置の製造過程を説明する。
図１０および図１１は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００８７】
まず、図１０（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【００８８】
参考例では、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に小さくなるようにＲＩＥ加工を施している（孔径Ｒ１＞孔径Ｒ２）。ホール７１の断面形状は、いわゆる順テーパ型である。
【００８９】
次に、図１０（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。
【００９０】
この酸処理によって、ホール７１側に露出する絶縁層４７の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との界面において、段差部５０が形成される。
【００９１】
次に、図１０（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。
【００９２】
続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ層５１を形成する。チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。そして、選択ゲートＳＧの上端部近傍のチャネルボディ層５１に、イオン注入により高濃度の不純物元素を含有させる。すなわち、チャネルボディ層５１の段差部５１ａに、ｎ形不純物５８を注入する。
【００９３】
しかし、図１１（ａ）に示すように、参考例では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に小さくなっている。このため、ホール７１を通じて、チャネルボディ層５１の段差部５１ａにｎ形不純物５８のイオン注入を試みると、ｎ形不純物５８が段差部５１ａの下方に侵入して、本来イントリンジックまたは充分低濃度であるべきゲート絶縁膜ＧＤに接するチャネルボディ層５１にも不純物が注入されてしまう。
【００９４】
従って、参考例では、図１１（ｂ）に示すように、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物元素が注入され、下記に説明するデータの消去動作不良が起きる。
【００９５】
データの消去動作は、選択ゲートＳＧの上方に設けたソース・ドレインに高電位を印加して、バンド間トンネリングにより発生するホールを利用して行われる。
【００９６】
例えば、ソース線ＳＬに比べて選択ゲートＳＧに低い電圧を印加する。これにより、選択ゲートＳＧと、ソース線ＳＬに接続された段差部５１ａと、の間の電界により、選択ゲートＳＧの上端部の拡散層に空乏層が生じる。この部分の拡散層の濃度は十分に高濃度であるため、形成される空乏層は幅が薄く、この間に高電界が印加され、バンド間トンネリングにより、ホール／電子が生成する。そして、より低い電位になっているチャネルボディ層２０にホールが供給される。これにより、チャネルボディ層２０の電位が上昇する。
【００９７】
一方、コントロールゲートである電極層ＷＬは、この時、低電圧に設定されているため、上昇したチャネルボディ層２０の電位との電位差によって、電荷蓄積膜３２に蓄積された電子が引き抜かれる。これにより、データが消去される。この際、バンド間トンネルにより生成されるホールが直接、電荷蓄積膜３２に注入して、データを消去する場合もある。このように、データの消去のため、ソース線には高電位が印加され、選択ゲートＳＧの電圧にも正電位が印加される。
【００９８】
ところが、選択ゲートＳＧの電位が上昇した初期の段階では、ホール注入によるチャネルボディ層２０の電位の上昇（充電）が少ないため、選択ゲートＳＧの電位よりチャネルボディ層２０の電位が低くなっている。
【００９９】
この時、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物元素が誤注入されて、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物濃度が高い領域が形成されていると、この不純物濃度が高い領域と、選択ゲートＳＧと、の間の電界によって空乏層が生じる。従って、この空乏層においてもまた高電界によってバンド間トンネリングが引き起こされる。これにより、ホットなホール／電子ペアが生成されてしまう。
【０１００】
ホットな電子は、チャネルボディ層２０よりも電位が高い選択ゲートＳＧ側に加速されて、ゲート絶縁膜ＧＤへトラップされてしまう。このため、消去動作後には、選択ゲートＳＧの閾値電圧が初期の閾値電圧に比べ正側にシフトする。このため、参考例では、読み出し動作のためのセンス電流が減少し、読み出し不良が起きる可能性がある。
【０１０１】
これに対し、第１実施形態に係る不揮発性半導体記憶装置１では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるように孔径を調整している。従って、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物元素が誤注入されることがなく、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物濃度が高い領域が形成されることがない。その結果、選択ゲートＳＧの閾値変動が起き難い。
【０１０２】
従って、チャネルボディ層５１と、選択ゲートＳＧと、の間が空乏化しても、高電界は発生せず、バンド間トンネリングが起き難くなる。これにより、ホットなホール/電子ペアが生成され難くなる。従って、選択ゲートＳＧの閾値電圧が初期の閾値電圧に比べ正側にシフトすることもなく、読み出し動作のためのセンス電流が減少し難くなる。その結果、データの読み出しが安定する。
【０１０３】
また、第１実施形態では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるように孔径を調整している。この分、参考例に比べて、選択ゲートＳＧがゲート絶縁膜ＧＤを介してチャネルボディ層５１に接する面積が増加する。従って、読み出し動作のためのセンス電流は、参考例に比べ増加し、データの読み出しがより安定する。
【０１０４】
（第２実施形態）
図１２は、第２実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【０１０５】
まず、図１２（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【０１０６】
第２実施形態では、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるようにＲＩＥ加工が施される（Ｒ１＜Ｒ２）。さらに、第２実施形態では、選択ゲートＳＧと絶縁層４７との界面と選択ゲートＳＧと層間絶縁膜４６との界面との間におけるホール７１の孔径Ｒ３（第３の孔径）は、孔径Ｒ１および孔径Ｒ２よりも大きくなるようにする（Ｒ１＜Ｒ２＜Ｒ３）。孔径Ｒ２と孔径Ｒ３との差は、例えば、２０ナノメートル以上である。
【０１０７】
第２実施形態では、選択ゲートＳＧの内壁が曲面になるようにする。第２実施形態に係る孔径Ｒ１、Ｒ２については、第１実施形態に係る孔径Ｒ１、Ｒ２と同じ寸法にしてもよい。第２実施形態に係るＲＩＥ加工では、酸素（Ｏ）、フッ化炭素（ＣＦ）系ガス、塩素（Ｃｌ）等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、このような形状のホールを形成する。
【０１０８】
第２実施形態では、孔径Ｒ３の位置までは、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面（孔径Ｒ２の位置）に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。逆に、孔径Ｒ３の位置より下においては選択ゲートＳＧと絶縁層４７との界面に向かうにつれて、側面に対する再付着が起きやすい条件に切り替えることで、ＲＩＥによる側面方向へのエッチングがされ難く、孔径Ｒ３の位置から下に行くほど孔径が細くなる形状を実現することができる。
【０１０９】
次に、図１２（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。
【０１１０】
この希フッ酸処理によって、絶縁層４７のホール７１側の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。例えば、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４と、孔径Ｒ１と、の差は、１０ナノメートル（ｎｍ）以上である。この段階で、選択ゲートＳＧと絶縁層４７との界面において、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。
【０１１１】
層間絶縁膜４６の孔径Ｒ５は、希フッ酸処理により絶縁層４７と同様に増大する。隣接ビットとのショートを防止するため、希フッ酸処理前の層間絶縁膜４６の孔径Ｒ５は、希フッ酸処理後の寸法よりも細い寸法にする。例えば、孔径Ｒ４と孔径Ｒ１との差が１０ナノメートルになる場合、希フッ酸処理前の孔径Ｒ５と、希フッ酸処理後の孔径Ｒ５と、の差も１０ナノメートルになるように調整する。
【０１１２】
これに対し、孔径Ｒ３は、シリコン層中で調整できるため、孔径Ｒ３は、孔径Ｒ５より大きな寸法にすることができる（Ｒ５＜Ｒ３）。
【０１１３】
次に、図１２（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ層５１を形成する。
【０１１４】
チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。この後、ｎ形不純物５８をホール７１を通じて、チャネルボディ層５１の段差部５１ａに、高濃度の不純物元素を注入する。
【０１１５】
ここで、図１２（ｂ）に示すように、孔径Ｒ１の位置の選択ゲートＳＧと孔径Ｒ２の位置の選択ゲートＳＧを結ぶ線を線９５とする。また、孔径Ｒ１の位置の選択ゲートＳＧと孔径Ｒ３の位置の選択ゲートＳＧとを結ぶ線を線９６とする。
【０１１６】
第２実施形態では、孔径Ｒ１＜孔径Ｒ２＜孔径Ｒ３の関係にあるため、線９５とホール７１の中心軸７１ａとがなす角よりも、線９６と中心軸７１ａとがなす角のほうが大きくなる。従って、第２実施形態では、第１実施形態に比べ、選択ゲートＳＧの側壁にゲート絶縁膜ＧＤを介して形成されたチャネルボディ層５１にｎ形不純物５８がさらに入射され難くなる。
【０１１７】
例えば、イオン注入装置において、不純物元素の入射角度に誤差がある場合には、ホール７１の中心軸７１ａと非平行に走る不純物元素の量が増加する。このような場合、孔径Ｒ１＜孔径Ｒ２＜孔径Ｒ３の関係にある選択ゲートＳＧを予め形成しておけば、選択ゲートＳＧの側壁に形成されたチャネルボディ層５１に、不純物元素が誤注入され難くなる。
【０１１８】
また、第２実施形態では、孔径Ｒ３は、孔径Ｒ１、Ｒ２よりも大きい。この分、第１実施形態に比べて、選択ゲートＳＧがゲート絶縁膜ＧＤを介してチャネルボディ層５１に接する面積がさらに増加する。従って、読み出し動作のためのセンス電流は、第１実施形態に比べてさらに増加し、データの読み出しがより安定する。このような形態の不揮発性半導体記憶装置も実施形態に含まれる。
【０１１９】
（第３実施形態）
図１３は、第３実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【０１２０】
まず、図１３（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【０１２１】
第３実施形態では、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面と選択ゲートＳＧと層間絶縁膜４６との界面との間の所定の位置におけるホール７１の孔径Ｒ３を孔径Ｒ１よりも大きくなるようにＲＩＥ加工を施す。図では、選択ゲートＳＧの上端から上記所定の位置までの深さを深さｄとしている。さらに、上記所定の位置から選択ゲートＳＧと層間絶縁膜４６との界面までのホール７１の孔径を略同じになるようにＲＩＥ加工を施す。すなわち、孔径Ｒ１＜孔径Ｒ２であり、孔径Ｒ３と孔径Ｒ２とは、略等しい。
【０１２２】
第３実施形態では、選択ゲートＳＧ内形成されたホール７１の断面が深さｄまでは逆テーパ型であり、深さｄから選択ゲートＳＧと層間絶縁膜４６との界面まではストレート型になるようにする。第３実施形態に係る孔径Ｒ１、Ｒ２については、第１実施形態に係る孔径Ｒ１、Ｒ２と同じ寸法にしてもよい。第３実施形態に係るＲＩＥ加工では、酸素（Ｏ）、フッ化炭素（ＣＦ）系ガス、塩素（Ｃｌ）等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、このような形状のホールを形成する。
【０１２３】
例えば、第３実施形態では、選択ゲートＳＧと絶縁層４７との界面から上記所定の位置までは、エッチング速度が徐々に速くなるようにプロセスを進行させ、上記所定の位置から選択ゲートＳＧと層間絶縁膜４６の界面までは、速いエッチング速度を維持しつつ、同じエッチング速度でプロセスを進行させる。
【０１２４】
あるいは、第３実施形態では、選択ゲートＳＧと絶縁層４７との界面から上記所定の位置までは、前記所定の位置に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。上記所定の位置から選択ゲートＳＧと層間絶縁膜４６の界面までは、再付着が同じ程度になるような条件でプロセスを進行させる。
【０１２５】
次に、図１３（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。
【０１２６】
この希フッ酸処理によって、絶縁層４７のホール７１側の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。例えば、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４と、孔径Ｒ１と、の差は、１０ナノメートル（ｎｍ）以上である。この段階で、選択ゲートＳＧと絶縁層４７との界面において、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。また、層間絶縁膜４６の孔径Ｒ５も希フッ酸処理により絶縁層４７と同様に増大する。
【０１２７】
次に、図１３（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ層５１を形成する。
【０１２８】
チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。この後、ｎ形不純物５８をホール７１を通じて、チャネルボディ層５１の段差部５１ａに、高濃度の不純物元素を注入する。
【０１２９】
第３実施形態では、チャネルボディ層５１の段差部５１ａ以外のチャネルボディ層５１が段差部５１ａより選択ゲートＳＧ側に後退している。従って、第３実施形態においても、選択ゲートＳＧの側壁にゲート絶縁膜ＧＤを介して形成されたチャネルボディ層５１には、ｎ形不純物５８が入射され難くなる。
【０１３０】
また、第３実施形態では、深さｄより深い位置でのホール７１の孔径が一様であり、孔径Ｒ１よりも大きい。このため、第１実施形態に比べ、選択ゲートＳＧがゲート絶縁膜ＧＤを介してチャネルボディ層５１に接する面積がさらに増加する。従って、読み出し動作のためのセンス電流は、第１実施形態に比べてさらに増加し、データの読み出しがより安定する。
【０１３１】
また、第３実施形態では、深さｄより深い位置でのホール７１の孔径が一様に制御するので、深さｄより深いチャネルボディ層５１の断面形状も一様になる。従って、第３実施形態では、選択ゲートの閾値電圧およびサブスレッショルド係数（Ｓ値）が変動し難い。このような形態の不揮発性半導体記憶装置も実施形態に含まれる。
【０１３２】
（第４実施形態）
図１４は、第４実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。
【０１３３】
メモリストリングはＵ字状に限らず、図１４に示すようにＩ字状であってもよい。図１４には導電部分のみを示し、絶縁部分の図示は省略している。
【０１３４】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【０１３５】
この構造においては、メモリストリングの上端部に設けられたドレイン側選択トランジスタＳＴＤに対して、図４〜図９を参照して前述したプロセス及び構造が適用される。
【０１３６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１３７】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
１：不揮発性半導体記憶装置、１０：基板、１２：下地層、２０、５１：チャネルボディ層、３０：メモリ膜、３１：ブロック膜、３２：電荷蓄積膜、３３：トンネル膜、４０、４８：積層体、４１、４３、４５：絶縁膜、４２、４７、５９：絶縁層、４６：層間絶縁膜、５０、５１ａ：段差部、５３：半導体層、５８：ｎ形不純物、７０、７１：ホール、７１ａ：中心軸、８１：凹部、８２：犠牲膜、９４：レジストパターン、９４ａ：開口、９５、９６：線、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＣＬ：柱状部、ＧＤ：ゲート絶縁膜、ＪＰ：連結部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、Ｒ１、Ｒ２、Ｒ４：孔径、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴ：選択トランジスタ、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ：電極層、ＷＬ１Ｄ〜ＷＬ４Ｄ：電極層、ＷＬ１Ｓ〜ＷＬ４Ｓ：電極層、ＷＲ：配線
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルボディ層となるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
そのような３次元積層メモリに特有のデータ消去方法として、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用した消去方法が提案されている。この消去方法を利用するには、メモリセルの上方に設けられた選択ゲートの上端部近傍のチャネルボディ層に高濃度の不純物拡散領域が要求される。そして、この種のメモリデバイスでは、選択ゲートの閾値電圧がより安定していることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、選択ゲートの閾値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールの側壁に設けられたメモリ膜と、前記第１ホール内に設けられた前記メモリ膜の内側に設けられた第１チャネルボディ層と、前記第１積層体の上に設けられた層間絶縁膜と、を備える。実施形態の不揮発性半導体記憶装置は、前記層間絶縁膜の上に設けられた選択ゲート電極層と、前記選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、前記第１ホールに連通し、前記第２積層体および前記層間絶縁膜を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層とつながった第２チャネルボディ層と、を備える。
【０００７】
前記選択ゲート電極層と前記第２絶縁層との第１界面における前記選択ゲート電極層側の前記第２ホールの第１の孔径は、前記選択ゲート電極層と前記層間絶縁膜との第２界面における前記選択ゲート電極層側の前記第２ホールの第２の孔径よりも小さい。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の断面模式図であり、（ａ）は、図１のソース線から下側のＹ方向における断面模式図であり、（ｂ）は、（ａ）の選択ゲート付近の拡大図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１０】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１１】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１２】第２実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【図１３】第３実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【図１４】第４実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層とする。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、複数の絶縁層４２（図２に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図３（ａ）に示す絶縁膜４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。「選択ゲート」に関しては、「選択ゲート電極層」と称してもよい。
【００１７】
電極層の層数は任意であり、図１に例示する４層に限らない。以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４ＤおよびＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１８】
電極層ＷＬは、例えば、不純物元素が添加され導電性を有するシリコン層である。絶縁層４２は、例えば、シリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１９】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、ホウ素等の不純物元素が添加され導電性を有するシリコン層である。
【００２０】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、ホウ素等の不純物元素が添加され導電性を有するシリコン層である。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層である。
【００２３】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部８１（図６（ｂ）に示す）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０、５１が設けられている。チャネルボディ層２０、５１は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２６】
ドレイン側選択ゲートＳＧＤとチャネルボディ層５１との間、およびソース側選択ゲートＳＧＳとチャネルボディ層５１との間には、ゲート絶縁膜ＧＤが設けられている。
【００２７】
なお、図１においてメモリホールＭＨ内のすべてをチャネルボディ層で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層を形成してもよい。あるいは、そのチャネルボディ層内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２８】
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ層２０との間には、図２に示すように、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３の組をメモリ膜３０とする。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ層２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２９】
チャネルボディ層２０は、メモリセルトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。なお、トンネル膜３３に面したホールの中央部分をチャネルボディ層２０のみで埋め込む構造に限らない。すなわち、ホール内部に空洞部分が残るようにチャネルボディ層２０を薄膜化し、チャネルボディ層２０の内側に、新たな絶縁膜を形成する積層膜状の構造としてもよい。
【００３０】
実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルは、例えば、チャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００３２】
トンネル膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。
【００３３】
ブロック膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおけるチャネルボディ層５１は、ビット線ＢＬと接続されている。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおけるチャネルボディ層５１は、ソース線ＳＬと接続されている。
【００３６】
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別することなく単に選択トランジスタＳＴと表すこともある。
【００３７】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３８】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３９】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０、５１を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４０】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４１】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４２】
図３は、第１実施形態に係る不揮発性半導体記憶装置の断面模式図であり、（ａ）は、図１のソース線から下側のＹ方向における断面模式図であり、（ｂ）は、（ａ）の選択ゲート付近の拡大図である。
【００４３】
第１実施形態に係る不揮発性半導体記憶装置１は、下地層１２を備え、下地層１２の上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層４２（第１絶縁層）とを有する積層体４０（第１積層体）を備える。下地層１２は、例えば、素子、配線、層間絶縁膜等を有する。複数の電極層ＷＬとは、図１に示す電極層ＷＬ１Ｄ〜ＷＬ４Ｄの群、もしくは、電極層ＷＬ１Ｓ〜ＷＬ４Ｓの群である。
【００４４】
不揮発性半導体記憶装置１は、積層体４０を積層体４０の積層方向に貫通して形成されたホール７０（第１ホール）の側壁に設けられたメモリ膜３０を備える。不揮発性半導体記憶装置１は、ホール７０内に設けられたメモリ膜３０の内側に設けられたチャネルボディ層２０（第１チャネルボディ層）を備える。不揮発性半導体記憶装置１は、積層体４０の上に設けられた層間絶縁膜４６を備える。
【００４５】
不揮発性半導体記憶装置１は、層間絶縁膜４６の上に積層体４８（第２の積層体）を備える。積層体４８は、選択ゲートＳＧと、選択ゲートＳＧの上に設けられた絶縁層４７（第２絶縁層）と、を有する。選択ゲートＳＧは、図１に示すドレイン側選択ゲートＳＧＤもしくはソース側選択ゲートＳＧＳである。
【００４６】
不揮発性半導体記憶装置１は、ホール７０に連通し、積層体４８および層間絶縁膜４６を積層体４８の積層方向に貫通して形成されたホール７１（第２ホール）の側壁に設けられたゲート絶縁膜ＧＤを備える。不揮発性半導体記憶装置１は、ホール７１内におけるゲート絶縁膜ＧＤの内側に設けられ、チャネルボディ層２０とつながったチャネルボディ層５１（第２チャネルボディ層）を備える。チャネルボディ層２０と、チャネルボディ層５１と、は連通し、一体的なチャネルボディ層になっている。ホール内のチャネルボディ層２０、５１の内側には、コア材である絶縁層５９が埋め込まれている。
【００４７】
不揮発性半導体記憶装置１において、選択ゲートＳＧと絶縁層４７との界面（第１界面）における選択ゲートＳＧ側のホール７１の孔径Ｒ１（第１の孔径）は、選択ゲートＳＧと層間絶縁膜４６との界面（第２界面）における選択ゲートＳＧ側のホール７１の孔径Ｒ２（第２の孔径）よりも小さい。
【００４８】
不揮発性半導体記憶装置１では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなっている。選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の断面形状は、いわゆる逆テーパ状になっている。孔径Ｒ１と、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４（第４の孔径）と、の関係は、Ｒ４の方がＲ１より大きくなっている。例えば、Ｒ４は、Ｒ１より１０ナノメートル（ｎｍ）以上大きいものとする。孔径Ｒ１と孔径Ｒ２との差は、例えば、５ナノメートル以上である。選択ゲートＳＧの厚さは、例えば、２００ナノメートルである。
【００４９】
不揮発性半導体記憶装置１において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔注入を行う動作である。電極層ＷＬをコントロールゲートとするメモリセルＭＣを構成するトランジスタは、閾値電圧が相対的に低い状態（消去状態）と、閾値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルＭＣの閾値電圧を低い側の状態に設定する動作である。
【００５０】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、不揮発性半導体記憶装置１のような３次元構造では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が用いられる。
【００５１】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディ層５１に形成した高濃度に不純物元素が添加された拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ層５１、２０に供給することでチャネル電位を上昇させる。コントロールゲートである電極層ＷＬの電位を、例えば、グランド電位（０Ｖ）にすることで、チャネルボディ層２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。消去動作の高速化には、選択ゲートＳＧ上端部近傍のチャネルボディ層５１に高濃度に不純物元素を含む拡散領域を形成することが要求される。
【００５２】
例えば、絶縁層４７に貫通して形成されたホール７１内に設けられたチャネルボディ層５１に含まれる不純物元素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以上である。
次に、不揮発性半導体記憶装置１を製造する製造過程について説明する。
【００５３】
図４〜図６は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００５４】
まず、図４（ａ）に示すように、下地層１２の上に、バックゲートＢＧを形成する。バックゲートＢＧは、例えば、ホウ素等の不純物元素がドープされたシリコン層である。続いて、バックゲートＢＧの上に、レジストパターン９４を形成する。レジストパターン９４は、選択的に開口された開口９４ａを有する。
【００５５】
次に、図４（ｂ）に示すように、レジストパターン９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、バックゲートＢＧに凹部８１が形成される。
【００５６】
次に、図４（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜８２をエッチバックして、図４（ｄ）に示すように、凹部８１と、凹部８１との間のバックゲートＢＧの表面を露出させる。
【００５７】
次に、図５（ａ）に示すように、バックゲートＢＧの上に絶縁膜４１を形成した後、下地層１２の上に、絶縁膜４１を介して、複数の電極層ＷＬおよび複数の絶縁層４２を含む積層体４０を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在している。続いて、積層体４０の最上層の電極層ＷＬの上に、絶縁膜４３を形成する。
【００５８】
次に、フォトリソグラフィとエッチングとにより、積層体４０をＹ方向に分断し、絶縁膜４１に達する溝を形成した後、その溝に絶縁膜４５を埋め込む。
この状態を、図５（ｂ）に示す。
図５（ｂ）では、絶縁膜４５にエッチバックが施され、絶縁膜４３の表面と絶縁膜４５の上面とが面一になっている。
【００５９】
次に、図５（ｃ）に示すように、積層体４０の上に、絶縁膜４３を介して、層間絶縁膜４６を形成する。さらに、層間絶縁膜４６の上に、下層から選択ゲートＳＧ、絶縁層４７の順に積層した積層体４８を形成する。続いて、層間絶縁膜４６の上に選択ゲートＳＧを形成する。さらに、選択ゲートＳＧの上に絶縁層４７を形成する。図６（ａ）以降は、下地層１２の表示を省略する。
【００６０】
次に、図６（ａ）に示すように、積層体４０を積層体４０の積層方向に貫通するホール７０と、積層体４８および層間絶縁膜４６を積層体４８の積層方向に貫通しホール７０と連通するホール７１と、を形成する。ホール７０、７１は、図示しないマスクを用いて、例えば、ＲＩＥ（Reactive Ion Etching）によって形成される。
【００６１】
第１実施形態では、ホール７１を形成する際に、孔径Ｒ１が孔径Ｒ２よりも小さくなるように調整する。上記のホール形状を実現するためにはＲＩＥのエッチングガスや、温度、圧力などを調整することで、第１実施形態では、図３（ｂ）に示したように、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるようにＲＩＥ加工を施す。
【００６２】
例えば、第１実施形態に係るＲＩＥ加工では、酸素（Ｏ）、フッ化炭素（ＣＦ）系ガス、塩素（Ｃｌ）等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、ホール７１の孔径が選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、徐々に大きくなるようする。
【００６３】
第１実施形態では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かうほど、エッチング速度を速くしてプロセスを進行させる。あるいは、第１実施形態では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。
【００６４】
このＲＩＥによって、ホール７０の下端が犠牲膜８２に達し、ホール７０の底部では犠牲膜８２が露出する。犠牲膜８２の略中央に位置する絶縁膜４５を挟むように、一対のホール７０が１つの犠牲膜８２上に位置している。
【００６５】
次に、図６（ｂ）に示すように、犠牲膜８２を、例えば、ウェットエッチングによりホール７０、７１を通じて除去する。エッチング液としては、例えば、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いる。
【００６６】
これにより、犠牲膜８２が除去されて、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホール７０がつながっている。すなわち、一対のホール７０のそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００６７】
この後、複数の電極層ＷＬを含む積層体４０においては、図２、図３（ａ）に示すように、ホール７０の内壁に、メモリ膜３０を形成する。さらに、ホール７０内におけるメモリ膜３０の内側に、チャネルボディ層２０としてシリコン膜を形成する。
【００６８】
一方、選択ゲートＳＧを含む積層体４８に対しては、図７（ａ）以降の工程によって処理が進められる。
図７〜図９は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００６９】
まず、図７（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【００７０】
上述したように、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるようにＲＩＥ加工が施される（Ｒ１＜Ｒ２）。
【００７１】
次に、図７（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。また、この希フッ酸処理は、ホール７１形成時のＲＩＥによる堆積物除去と、ゲート絶縁膜ＧＤの成膜前処理も兼ねている。
【００７２】
この希フッ酸処理によって、絶縁層４７のホール７１側の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。例えば、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４（第４の孔径）と、孔径Ｒ１と、の差は、例えば、１０ナノメートル（ｎｍ）以上である。絶縁層４７の側壁の後退量は、例えば、５ナノメートル以上である。このように、孔径Ｒ４は、孔径Ｒ１よりも大きく、選択ゲートＳＧと絶縁層４７との界面において、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。
【００７３】
また、層間絶縁膜４６の孔径Ｒ５は、希フッ酸処理により絶縁層４７と同様に寸法が拡大する。従って、隣接ビットとのショートを防止するため、層間絶縁膜４６の孔径Ｒ５は、予め、希フッ酸処理後の寸法よりも細い寸法にする。例えば、孔径Ｒ４と孔径Ｒ１との差が１０ナノメートルになる場合、希フッ酸処理前の孔径Ｒ５と、希フッ酸処理後の孔径Ｒ５と、の差も１０ナノメートルになるように調整する。
【００７４】
次に、図７（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。ゲート絶縁膜ＧＤは、例えば、ＣＶＤ（chemical vapor deposition）法によって形成される。ゲート絶縁膜ＧＤの材質は、シリコン酸化膜、あるいはシリコン窒化膜である。このとき、複数の電極層ＷＬを含む積層体４０におけるホール７０の内壁には、上述したメモリ膜３０が形成されている（図３（ａ）参照）。すなわち、ホール７０の側壁にメモリ膜３０が形成され、ホール７１の側壁にゲート絶縁膜ＧＤが形成される。
【００７５】
続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、ＣＶＤ法によりチャネルボディ層５１であるアモルファスシリコン層を形成する。その後、熱処理でアモルファスシリコン層を結晶化し、チャネルボディ層５１を多結晶シリコン層にする。このとき、ホール７０内におけるメモリ膜３０の内側には、チャネルボディ層２０としてシリコン層が形成されている（図３（ａ）参照）。すなわち、メモリ膜３０の内側には、チャネルボディ層２０が形成され、ゲート絶縁膜ＧＤの内側には、チャネルボディ層２０とつながったチャネルボディ層５１が形成される。
【００７６】
また、チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。上述したように、選択ゲートＳＧの上端部近傍のチャネルボディ層５１には、高濃度の不純物元素を含有させる必要がある。このため、チャネルボディ層５１の段差部５１ａに、高濃度の不純物元素を注入する。
【００７７】
例えば、図８（ａ）に示すように、ホール７１を通じて、チャネルボディ層５１の段差部５１ａに、不純物元素を注入する。不純物元素は、ホール７１の中心軸７１ａに対して略平行に入射される。例えば、ヒ素（Ａｓ）、リン（Ｐ）等のｎ形不純物５８をチャネルボディ層５１の段差部５１ａに対して注入する。ｎ形不純物５８は、例えば、ホール７１が延在する方向に対して平行に入射される。
【００７８】
チャネルボディ層５１において、その段差部５１ａは、ホール７１の中心に向かって突出している。このため、絶縁層４７内に形成されたホール７１の側壁に設けられたチャネルボディ層５１の側面に対するよりも、チャネルボディ層５１の段差部５１ａに対する不純物の注入効率が高くなる。従って、ｎ形不純物５８の注入後、チャネルボディ層５１の段差部５１ａは、他の部分よりも相対的に不純物濃度が高くなっている。
【００７９】
第１実施形態においては、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなっている。このため、選択ゲートＳＧにゲート絶縁膜ＧＤを介して接するチャネルボディ層５１内の孔径も、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって徐々に大きくなる。
【００８０】
従って、ｎ形不純物５８がホール７１を通じて段差部５１ａより下方に侵入しても、チャネルボディ層５１の段差部５１ａがｎ形不純物５８の遮蔽部（マスク）となって、ゲート絶縁膜ＧＤに接するチャネルボディ層５１には、ｎ形不純物５８が注入され難くなる。
【００８１】
次に、図８（ｂ）に示すように、ｎ形不純物５８をホール７１を通じてホール７１の側壁に対し斜めに入射して、チャネルボディ層５１の段差部５１ａより上のチャネルボディ層５１にｎ形不純物５８を注入する。斜めに入射されるｎ形不純物５８とホール７１が延在する方向とのなす角は、例えば、５°である。これにより、絶縁層４７にゲート絶縁膜ＧＤを介して接するチャネルボディ層５１の寄生抵抗が低減する。
【００８２】
次に、図９（ａ）に示すように、チャネルボディ層５１の内側に、コア材となる絶縁層５９を埋め込む。続いて、絶縁層５９の上に、例えば、リン（Ｐ）等の不純物元素を含む半導体層５３を形成する。
【００８３】
次に、図９（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）により、絶縁層４７の上面上のゲート絶縁膜ＧＤ、チャネルボディ層５１、および半導体層５３をエッチバックする。その後、熱処理により半導体層５３を多結晶シリコン層にする。これにより、半導体層５３は、例えば、不純物元素としてリンがドープされた多結晶シリコンとなる。続いて、ビット線ＢＬまたはソース線ＳＬである配線ＷＲを、チャネルボディ層５１の上および半導体層５３の上に形成する。これにより、チャネルボディ層５１および半導体層５３は、配線ＷＲと電気的に接続される。
【００８４】
イオン注入により既に不純物元素がドープされた段差部５１ａは、半導体層５３からの不純物元素の拡散により、さらに不純物濃度が高くなる。段差部５１ａは、段差部５０を被覆するチャネルボディ層５１の一部分である。従って、選択ゲートＳＧの上端部近傍のチャネルボディ層５１に、高濃度に不純物元素を含む拡散領域が確実に形成される。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図ることができる。
【００８５】
また、半導体層５３からの不純物元素は、段差部５１ａよりも上のホール７１の側壁に形成されたチャネルボディ層５１にも拡散される。この結果、チャネルボディ層５１における配線ＷＲとつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。
【００８６】
次に、参考例に係る不揮発性半導体記憶装置の製造過程を説明する。
図１０および図１１は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００８７】
まず、図１０（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【００８８】
参考例では、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に小さくなるようにＲＩＥ加工を施している（孔径Ｒ１＞孔径Ｒ２）。ホール７１の断面形状は、いわゆる順テーパ型である。
【００８９】
次に、図１０（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。
【００９０】
この酸処理によって、ホール７１側に露出する絶縁層４７の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との界面において、段差部５０が形成される。
【００９１】
次に、図１０（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。
【００９２】
続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ層５１を形成する。チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。そして、選択ゲートＳＧの上端部近傍のチャネルボディ層５１に、イオン注入により高濃度の不純物元素を含有させる。すなわち、チャネルボディ層５１の段差部５１ａに、ｎ形不純物５８を注入する。
【００９３】
しかし、図１１（ａ）に示すように、参考例では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に小さくなっている。このため、ホール７１を通じて、チャネルボディ層５１の段差部５１ａにｎ形不純物５８のイオン注入を試みると、ｎ形不純物５８が段差部５１ａの下方に侵入して、本来イントリンジックまたは充分低濃度であるべきゲート絶縁膜ＧＤに接するチャネルボディ層５１にも不純物が注入されてしまう。
【００９４】
従って、参考例では、図１１（ｂ）に示すように、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物元素が注入され、下記に説明するデータの消去動作不良が起きる。
【００９５】
データの消去動作は、選択ゲートＳＧの上方に設けたソース・ドレインに高電位を印加して、バンド間トンネリングにより発生するホールを利用して行われる。
【００９６】
例えば、ソース線ＳＬに比べて選択ゲートＳＧに低い電圧を印加する。これにより、選択ゲートＳＧと、ソース線ＳＬに接続された段差部５１ａと、の間の電界により、選択ゲートＳＧの上端部の拡散層に空乏層が生じる。この部分の拡散層の濃度は十分に高濃度であるため、形成される空乏層は幅が薄く、この間に高電界が印加され、バンド間トンネリングにより、ホール／電子が生成する。そして、より低い電位になっているチャネルボディ層２０にホールが供給される。これにより、チャネルボディ層２０の電位が上昇する。
【００９７】
一方、コントロールゲートである電極層ＷＬは、この時、低電圧に設定されているため、上昇したチャネルボディ層２０の電位との電位差によって、電荷蓄積膜３２に蓄積された電子が引き抜かれる。これにより、データが消去される。この際、バンド間トンネルにより生成されるホールが直接、電荷蓄積膜３２に注入して、データを消去する場合もある。このように、データの消去のため、ソース線には高電位が印加され、選択ゲートＳＧの電圧にも正電位が印加される。
【００９８】
ところが、選択ゲートＳＧの電位が上昇した初期の段階では、ホール注入によるチャネルボディ層２０の電位の上昇（充電）が少ないため、選択ゲートＳＧの電位よりチャネルボディ層２０の電位が低くなっている。
【００９９】
この時、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物元素が誤注入されて、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物濃度が高い領域が形成されていると、この不純物濃度が高い領域と、選択ゲートＳＧと、の間の電界によって空乏層が生じる。従って、この空乏層においてもまた高電界によってバンド間トンネリングが引き起こされる。これにより、ホットなホール／電子ペアが生成されてしまう。
【０１００】
ホットな電子は、チャネルボディ層２０よりも電位が高い選択ゲートＳＧ側に加速されて、ゲート絶縁膜ＧＤへトラップされてしまう。このため、消去動作後には、選択ゲートＳＧの閾値電圧が初期の閾値電圧に比べ正側にシフトする。このため、参考例では、読み出し動作のためのセンス電流が減少し、読み出し不良が起きる可能性がある。
【０１０１】
これに対し、第１実施形態に係る不揮発性半導体記憶装置１では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるように孔径を調整している。従って、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物元素が誤注入されることがなく、ゲート絶縁膜ＧＤに接するチャネルボディ層５１に不純物濃度が高い領域が形成されることがない。その結果、選択ゲートＳＧの閾値変動が起き難い。
【０１０２】
従って、チャネルボディ層５１と、選択ゲートＳＧと、の間が空乏化しても、高電界は発生せず、バンド間トンネリングが起き難くなる。これにより、ホットなホール/電子ペアが生成され難くなる。従って、選択ゲートＳＧの閾値電圧が初期の閾値電圧に比べ正側にシフトすることもなく、読み出し動作のためのセンス電流が減少し難くなる。その結果、データの読み出しが安定する。
【０１０３】
また、第１実施形態では、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるように孔径を調整している。この分、参考例に比べて、選択ゲートＳＧがゲート絶縁膜ＧＤを介してチャネルボディ層５１に接する面積が増加する。従って、読み出し動作のためのセンス電流は、参考例に比べ増加し、データの読み出しがより安定する。
【０１０４】
（第２実施形態）
図１２は、第２実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【０１０５】
まず、図１２（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【０１０６】
第２実施形態では、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面に向かって、ホール７１の孔径が徐々に大きくなるようにＲＩＥ加工が施される（Ｒ１＜Ｒ２）。さらに、第２実施形態では、選択ゲートＳＧと絶縁層４７との界面と選択ゲートＳＧと層間絶縁膜４６との界面との間におけるホール７１の孔径Ｒ３（第３の孔径）は、孔径Ｒ１および孔径Ｒ２よりも大きくなるようにする（Ｒ１＜Ｒ２＜Ｒ３）。孔径Ｒ２と孔径Ｒ３との差は、例えば、２０ナノメートル以上である。
【０１０７】
第２実施形態では、選択ゲートＳＧの内壁が曲面になるようにする。第２実施形態に係る孔径Ｒ１、Ｒ２については、第１実施形態に係る孔径Ｒ１、Ｒ２と同じ寸法にしてもよい。第２実施形態に係るＲＩＥ加工では、酸素（Ｏ）、フッ化炭素（ＣＦ）系ガス、塩素（Ｃｌ）等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、このような形状のホールを形成する。
【０１０８】
第２実施形態では、孔径Ｒ３の位置までは、選択ゲートＳＧと絶縁層４７との界面から選択ゲートＳＧと層間絶縁膜４６との界面（孔径Ｒ２の位置）に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。逆に、孔径Ｒ３の位置より下においては選択ゲートＳＧと絶縁層４７との界面に向かうにつれて、側面に対する再付着が起きやすい条件に切り替えることで、ＲＩＥによる側面方向へのエッチングがされ難く、孔径Ｒ３の位置から下に行くほど孔径が細くなる形状を実現することができる。
【０１０９】
次に、図１２（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。
【０１１０】
この希フッ酸処理によって、絶縁層４７のホール７１側の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。例えば、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４と、孔径Ｒ１と、の差は、１０ナノメートル（ｎｍ）以上である。この段階で、選択ゲートＳＧと絶縁層４７との界面において、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。
【０１１１】
層間絶縁膜４６の孔径Ｒ５は、希フッ酸処理により絶縁層４７と同様に増大する。隣接ビットとのショートを防止するため、希フッ酸処理前の層間絶縁膜４６の孔径Ｒ５は、希フッ酸処理後の寸法よりも細い寸法にする。例えば、孔径Ｒ４と孔径Ｒ１との差が１０ナノメートルになる場合、希フッ酸処理前の孔径Ｒ５と、希フッ酸処理後の孔径Ｒ５と、の差も１０ナノメートルになるように調整する。
【０１１２】
これに対し、孔径Ｒ３は、シリコン層中で調整できるため、孔径Ｒ３は、孔径Ｒ５より大きな寸法にすることができる（Ｒ５＜Ｒ３）。
【０１１３】
次に、図１２（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ層５１を形成する。
【０１１４】
チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。この後、ｎ形不純物５８をホール７１を通じて、チャネルボディ層５１の段差部５１ａに、高濃度の不純物元素を注入する。
【０１１５】
ここで、図１２（ｂ）に示すように、孔径Ｒ１の位置の選択ゲートＳＧと孔径Ｒ２の位置の選択ゲートＳＧを結ぶ線を線９５とする。また、孔径Ｒ１の位置の選択ゲートＳＧと孔径Ｒ３の位置の選択ゲートＳＧとを結ぶ線を線９６とする。
【０１１６】
第２実施形態では、孔径Ｒ１＜孔径Ｒ２＜孔径Ｒ３の関係にあるため、線９５とホール７１の中心軸７１ａとがなす角よりも、線９６と中心軸７１ａとがなす角のほうが大きくなる。従って、第２実施形態では、第１実施形態に比べ、選択ゲートＳＧの側壁にゲート絶縁膜ＧＤを介して形成されたチャネルボディ層５１にｎ形不純物５８がさらに入射され難くなる。
【０１１７】
例えば、イオン注入装置において、不純物元素の入射角度に誤差がある場合には、ホール７１の中心軸７１ａと非平行に走る不純物元素の量が増加する。このような場合、孔径Ｒ１＜孔径Ｒ２＜孔径Ｒ３の関係にある選択ゲートＳＧを予め形成しておけば、選択ゲートＳＧの側壁に形成されたチャネルボディ層５１に、不純物元素が誤注入され難くなる。
【０１１８】
また、第２実施形態では、孔径Ｒ３は、孔径Ｒ１、Ｒ２よりも大きい。この分、第１実施形態に比べて、選択ゲートＳＧがゲート絶縁膜ＧＤを介してチャネルボディ層５１に接する面積がさらに増加する。従って、読み出し動作のためのセンス電流は、第１実施形態に比べてさらに増加し、データの読み出しがより安定する。このような形態の不揮発性半導体記憶装置も実施形態に含まれる。
【０１１９】
（第３実施形態）
図１３は、第３実施形態に係る不揮発性半導体記憶装置およびその製造過程を説明するための断面模式図である。
【０１２０】
まず、図１３（ａ）には、積層体４８および層間絶縁膜４６に、ホール７１が形成された状態が示されている。
【０１２１】
第３実施形態では、ホール７１を形成する際には、選択ゲートＳＧと絶縁層４７との界面と選択ゲートＳＧと層間絶縁膜４６との界面との間の所定の位置におけるホール７１の孔径Ｒ３を孔径Ｒ１よりも大きくなるようにＲＩＥ加工を施す。図では、選択ゲートＳＧの上端から上記所定の位置までの深さを深さｄとしている。さらに、上記所定の位置から選択ゲートＳＧと層間絶縁膜４６との界面までのホール７１の孔径を略同じになるようにＲＩＥ加工を施す。すなわち、孔径Ｒ１＜孔径Ｒ２であり、孔径Ｒ３と孔径Ｒ２とは、略等しい。
【０１２２】
第３実施形態では、選択ゲートＳＧ内形成されたホール７１の断面が深さｄまでは逆テーパ型であり、深さｄから選択ゲートＳＧと層間絶縁膜４６との界面まではストレート型になるようにする。第３実施形態に係る孔径Ｒ１、Ｒ２については、第１実施形態に係る孔径Ｒ１、Ｒ２と同じ寸法にしてもよい。第３実施形態に係るＲＩＥ加工では、酸素（Ｏ）、フッ化炭素（ＣＦ）系ガス、塩素（Ｃｌ）等のガス種、これらのガス流量、エッチング装置内の圧力、エッチング時間等を調整して、このような形状のホールを形成する。
【０１２３】
例えば、第３実施形態では、選択ゲートＳＧと絶縁層４７との界面から上記所定の位置までは、エッチング速度が徐々に速くなるようにプロセスを進行させ、上記所定の位置から選択ゲートＳＧと層間絶縁膜４６の界面までは、速いエッチング速度を維持しつつ、同じエッチング速度でプロセスを進行させる。
【０１２４】
あるいは、第３実施形態では、選択ゲートＳＧと絶縁層４７との界面から上記所定の位置までは、前記所定の位置に向かうほど、エッチングによって取り除かれた原子、分子の再付着が起き難くなる条件でプロセスを進行させる。上記所定の位置から選択ゲートＳＧと層間絶縁膜４６の界面までは、再付着が同じ程度になるような条件でプロセスを進行させる。
【０１２５】
次に、図１３（ｂ）に示すように、ホール７１内に、希フッ酸を用いて酸処理を施す。この処理により、シリコン酸化物系の絶縁層４７の側壁がエッチングされる。
【０１２６】
この希フッ酸処理によって、絶縁層４７のホール７１側の側壁がホール７１の中心から離間する方向に後退する。従って、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。例えば、選択ゲートＳＧと絶縁層４７との界面における絶縁層４７側のホール７１の孔径Ｒ４と、孔径Ｒ１と、の差は、１０ナノメートル（ｎｍ）以上である。この段階で、選択ゲートＳＧと絶縁層４７との界面において、選択ゲートＳＧと絶縁層４７との間に段差部５０が形成される。また、層間絶縁膜４６の孔径Ｒ５も希フッ酸処理により絶縁層４７と同様に増大する。
【０１２７】
次に、図１３（ｃ）に示すように、ホール７１の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って、この段差部５０を被覆する。このため、ゲート絶縁膜ＧＤにも段差部が形成される。続いて、ホール７１内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ層５１を形成する。
【０１２８】
チャネルボディ層５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆している。従って、チャネルボディ層５１にも段差部５１ａが形成される。この後、ｎ形不純物５８をホール７１を通じて、チャネルボディ層５１の段差部５１ａに、高濃度の不純物元素を注入する。
【０１２９】
第３実施形態では、チャネルボディ層５１の段差部５１ａ以外のチャネルボディ層５１が段差部５１ａより選択ゲートＳＧ側に後退している。従って、第３実施形態においても、選択ゲートＳＧの側壁にゲート絶縁膜ＧＤを介して形成されたチャネルボディ層５１には、ｎ形不純物５８が入射され難くなる。
【０１３０】
また、第３実施形態では、深さｄより深い位置でのホール７１の孔径が一様であり、孔径Ｒ１よりも大きい。このため、第１実施形態に比べ、選択ゲートＳＧがゲート絶縁膜ＧＤを介してチャネルボディ層５１に接する面積がさらに増加する。従って、読み出し動作のためのセンス電流は、第１実施形態に比べてさらに増加し、データの読み出しがより安定する。
【０１３１】
また、第３実施形態では、深さｄより深い位置でのホール７１の孔径が一様に制御するので、深さｄより深いチャネルボディ層５１の断面形状も一様になる。従って、第３実施形態では、選択ゲートの閾値電圧およびサブスレッショルド係数（Ｓ値）が変動し難い。このような形態の不揮発性半導体記憶装置も実施形態に含まれる。
【０１３２】
（第４実施形態）
図１４は、第４実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。
【０１３３】
メモリストリングはＵ字状に限らず、図１４に示すようにＩ字状であってもよい。図１４には導電部分のみを示し、絶縁部分の図示は省略している。
【０１３４】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【０１３５】
この構造においては、メモリストリングの上端部に設けられたドレイン側選択トランジスタＳＴＤに対して、図４〜図９を参照して前述したプロセス及び構造が適用される。
【０１３６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１３７】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
１：不揮発性半導体記憶装置、１０：基板、１２：下地層、２０、５１：チャネルボディ層、３０：メモリ膜、３１：ブロック膜、３２：電荷蓄積膜、３３：トンネル膜、４０、４８：積層体、４１、４３、４５：絶縁膜、４２、４７、５９：絶縁層、４６：層間絶縁膜、５０、５１ａ：段差部、５３：半導体層、５８：ｎ形不純物、７０、７１：ホール、７１ａ：中心軸、８１：凹部、８２：犠牲膜、９４：レジストパターン、９４ａ：開口、９５、９６：線、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＣＬ：柱状部、ＧＤ：ゲート絶縁膜、ＪＰ：連結部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、Ｒ１、Ｒ２、Ｒ４：孔径、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴ：選択トランジスタ、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ：電極層、ＷＬ１Ｄ〜ＷＬ４Ｄ：電極層、ＷＬ１Ｓ〜ＷＬ４Ｓ：電極層、ＷＲ：配線
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールの側壁に設けられたメモリ膜と、
前記第１ホール内に設けられた前記メモリ膜の内側に設けられた第１チャネルボディ層と、
前記第１積層体の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上に設けられた選択ゲート電極層と、前記選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、
前記第１ホールに連通し、前記第２積層体および前記層間絶縁膜を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、
前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層とつながった第２チャネルボディ層と、
を備え、
前記選択ゲート電極層と前記第２絶縁層との第１界面における前記選択ゲート電極層側の前記第２ホールの第１の孔径は、前記選択ゲート電極層と前記層間絶縁膜との第２界面における前記選択ゲート電極層側の前記第２ホールの第２の孔径よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１界面から前記第２界面に向かって、前記第２ホールの孔径が徐々に大きくなっていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１界面と前記第２界面との間における前記第２ホールの第３の孔径は、前記第１の孔径および前記第２の孔径よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１界面と前記第２界面との間の位置における前記第２ホールの第３の孔径は、前記第１の孔径よりも大きく、前記第３の孔径の位置から前記第２界面までの前記第２ホールの孔径が略同じであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の孔径と前記第２の孔径との差は、５ナノメートル以上であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
下地層の上に、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体を形成する工程と、
前記第１積層体の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、選択ゲート電極層、第２の絶縁層の順に積層させた第２積層体を形成する工程と、
前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールと、前記第２積層体および前記層間絶縁膜を前記第２積層体の積層方向に貫通し前記第１ホールと連通する第２ホールと、を形成する工程と、
前記選択ゲート電極層と前記第２絶縁層との第１界面において、前記選択ゲート電極層と前記第２絶縁層との間に段差部を形成する工程と、
前記第１ホールの側壁にメモリ膜を形成し、前記第２のホールの側壁にゲート絶縁膜を形成する工程と、
前記メモリ膜の内側に第１チャネルボディ層を形成し、前記ゲート絶縁膜の内側に、前記第１チャネルボディ層とつながった第２チャネルボディ層を形成する工程と、
前記第２ホールを通じて、前記段差部を被覆する前記第２チャネルボディ層に、不純物元素を注入する工程と、
を備え、
前記第２ホールを形成する際には、前記第１界面において前記選択ゲート電極層側に設けられる前記第２ホールの第１の孔径を、前記選択ゲート電極層と前記層間絶縁膜との第２界面において前記選択ゲート電極層側に設けられる前記第２ホールの第２の孔径よりも小さくなるように調整することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
下地層と、
前記下地層の上に設けられ、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールの側壁に設けられたメモリ膜と、
前記第１ホール内に設けられた前記メモリ膜の内側に設けられた第１チャネルボディ層と、
前記第１積層体の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上に設けられた選択ゲート電極層と、前記選択ゲート電極層の上に設けられた第２絶縁層と、を有する第２の積層体と、
前記第１ホールに連通し、前記第２積層体および前記層間絶縁膜を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、
前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層とつながった第２チャネルボディ層と、
を備え、
前記選択ゲート電極層と前記第２絶縁層との第１界面における前記選択ゲート電極層側の前記第２ホールの第１の孔径は、前記選択ゲート電極層と前記層間絶縁膜との第２界面における前記選択ゲート電極層側の前記第２ホールの第２の孔径よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１界面から前記第２界面に向かって、前記第２ホールの孔径が徐々に大きくなっていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１界面と前記第２界面との間における前記第２ホールの第３の孔径は、前記第１の孔径および前記第２の孔径よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１界面と前記第２界面との間の位置における前記第２ホールの第３の孔径は、前記第１の孔径よりも大きく、前記第３の孔径の位置から前記第２界面までの前記第２ホールの孔径が略同じであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の孔径と前記第２の孔径との差は、５ナノメートル以上であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
下地層の上に、交互に積層された複数の電極層と複数の第１絶縁層とを有する第１積層体を形成する工程と、
前記第１積層体の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、選択ゲート電極層、第２の絶縁層の順に積層させた第２積層体を形成する工程と、
前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールと、前記第２積層体および前記層間絶縁膜を前記第２積層体の積層方向に貫通し前記第１ホールと連通する第２ホールと、を形成する工程と、
前記選択ゲート電極層と前記第２絶縁層との第１界面において、前記選択ゲート電極層と前記第２絶縁層との間に段差部を形成する工程と、
前記第１ホールの側壁にメモリ膜を形成し、前記第２のホールの側壁にゲート絶縁膜を形成する工程と、
前記メモリ膜の内側に第１チャネルボディ層を形成し、前記ゲート絶縁膜の内側に、前記第１チャネルボディ層とつながった第２チャネルボディ層を形成する工程と、
前記第２ホールを通じて、前記段差部を被覆する前記第２チャネルボディ層に、不純物元素を注入する工程と、
を備え、
前記第２ホールを形成する際には、前記第１界面において前記選択ゲート電極層側に設けられる前記第２ホールの第１の孔径を、前記選択ゲート電極層と前記層間絶縁膜との第２界面において前記選択ゲート電極層側に設けられる前記第２ホールの第２の孔径よりも小さくなるように調整することを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−５５１９５（Ｐ２０１３−５５１９５Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１７３３（Ｐ２０１１−１９１７３３）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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