不揮発性半導体記憶装置
【課題】小型化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。メモリ部は、基板上に設けられる。非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。積層体は、主面に対して垂直な第１軸に沿って積層された複数の電極膜と、第１軸に沿って隣り合う２つの電極膜の間に設けられた電極間絶縁膜と、を含む。半導体層は、複数の電極膜の側面に対向する。メモリ膜は、複数の電極膜と半導体層との間に設けられる。導電膜は、積層体の上に設けられ、積層体と離間している。非メモリ部は、導電膜と同層の抵抗素子部を含む。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。メモリ部は、基板上に設けられる。非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。積層体は、主面に対して垂直な第１軸に沿って積層された複数の電極膜と、第１軸に沿って隣り合う２つの電極膜の間に設けられた電極間絶縁膜と、を含む。半導体層は、複数の電極膜の側面に対向する。メモリ膜は、複数の電極膜と半導体層との間に設けられる。導電膜は、積層体の上に設けられ、積層体と離間している。非メモリ部は、導電膜と同層の抵抗素子部を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。メモリセルの領域の周辺には、メモリセルに対する各種の回路を備えた周辺回路領域が設けられる。
【０００３】
このような３次元積層型の不揮発性半導体記憶装置において、さらなる小型化が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、小型化が可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。
メモリ部は、基板上に設けられる。
非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。
メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。
積層体は、主面に対して垂直な第１軸に沿って積層された複数の電極膜と、第１軸に沿って隣り合う２つの電極膜の間に設けられた電極間絶縁膜と、を含む。
半導体層は、複数の電極膜の側面に対向する。
メモリ膜は、複数の電極膜と半導体層との間に設けられる。
導電膜は、積層体の上に設けられ、積層体と離間している。
非メモリ部は、導電膜と同層の抵抗素子部を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】メモリセルの構成を例示する模式的断面図である。
【図５】抵抗素子部の模式的平面図である。
【図６】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図７】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図８】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図９】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１１】不揮発性半導体記憶装置の製造方法の工程を例示するフローチャートである。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２では、マトリクスメモリセル部ＭＵ１として、図１のＡ−Ａ’線断面の一部と、図１のＢ−Ｂ’線断面の一部が例示されている。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図３では、メモリ部ＭＵ及び非メモリ部ＰＵの一部を例示している。
【００１０】
図１及び図２に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、基板１１と、メモリ部ＭＵと、非メモリ部ＰＵと、を備える。非メモリ部ＰＵには、抵抗素子部８０が含まれる。
【００１１】
基板１１には、例えばシリコン基板が用いられる。
メモリ部ＭＵは、基板１１の主面１１ａの上に設けられる。
本明細書において、基板１１の主面１１ａと垂直な軸をＺ軸（第１軸）、Ｚ軸と垂直な軸（第２軸）のうちの１つをＸ軸、Ｚ軸と垂直な軸（第２軸）のうちの他の１つで、Ｘ軸にも垂直な軸をＹ軸とする。
また、Ｚ軸に沿って基板１１の主面１１ａから離れる方向を上（上側）、その反対を下（下側）ということにする。
【００１２】
メモリ部ＭＵは、マトリクスメモリセル部ＭＵ１と、配線接続部ＭＵ２と、を有する。マトリクスメモリセル部ＭＵ１は、例えば、３次元マトリクス状に配列したメモリセルトランジスタを有する。配線接続部ＭＵ２は、マトリクスメモリセル部ＭＵ１の配線を接続する部分である。
【００１３】
メモリ部ＭＵは、積層体ＭＬと、半導体ピラーＳＰと、選択ゲート電極ＳＧと、を含む。
積層体ＭＬは、Ｚ軸に沿って積層された複数の電極膜６１と、Ｚ軸に沿って隣り合う２つの電極膜６１の間に設けられた電極間絶縁膜６２と、を含む。選択ゲート電極ＳＧは、積層体ＭＬの上に設けられる。
実施形態において、半導体ピラーＳＰは、半導体層の一例であり、選択ゲート電極ＳＧは、導電膜の一例である。
【００１４】
電極膜６１は、Ｘ軸方向に沿って延在する帯状の部分を有している。また、選択ゲート電極ＳＧも、Ｘ軸方向に沿って延在する帯状の部分を有している。
【００１５】
そして、積層体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に沿って貫通する半導体ピラーＳＰが設けられる。この半導体ピラーＳＰは、例えば、積層体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に沿って貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。半導体ピラーＳＰは、Ｚ軸方向に延在する筒状（例えば円筒状）または、柱状（例えば円柱状）である。半導体ピラーＳＰの内部は中空でも良く、半導体ピラーＳＰの内側に例えば絶縁層などが設けられても良い。
【００１６】
不揮発性半導体記憶装置１１０のメモリ部ＭＵにおいては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。
【００１７】
積層体ＭＬの上には、積層体ＭＬとＺ軸に沿って離間して、選択ゲート電極ＳＧが設けられる。本具体例では、導電膜が選択ゲート電極ＳＧである場合を例とするが、選択ゲート電極ＳＧ以外の機能を有する電極膜であってもよい。
【００１８】
非メモリ部ＰＵは、基板１１上に設けられ、基板１１の主面１１ａに対して平行な面内でメモリ部ＭＵと並ぶ。すなわち、非メモリ部ＰＵは、主面１１ａ内（Ｘ−Ｙ平面内）において、例えばメモリ部ＭＵに並置される。図１に表した不揮発性半導体記憶装置１１０では、一例として、メモリ部ＭＵのＹ軸に沿った隣りに非メモリ部ＰＵが配置されている。非メモリ部ＰＵは、メモリ部ＭＵのＸ軸に沿った隣りに配置されていても、また、Ｘ−Ｙ平面に沿ってメモリ部ＭＵの周囲に配置されていてもよい。また、１つのメモリ部ＭＵに対して複数の非メモリ部ＰＵが設けられていてもよい。また、メモリ部ＭＵと非メモリ部ＰＵとの間に、これら以外の部分が設けられていてもよい。
【００１９】
非メモリ部ＰＵは、選択ゲート電極ＳＧと同層に設けられた抵抗素子部８０を含む。
ここで、「Ａの層が、Ｂの層と同層である」とは、Ａの層のＺ軸上の位置が、Ｂ層のＺ軸上の位置とに同じ層であることをいう。Ｂの層と同層の層とは、例えば、主面１１ａに対してＺ軸方向に沿った距離が、Ｂの層と同じになる層である。
【００２０】
抵抗素子部８０は、選択ゲート電極ＳＧと同層であって、Ｘ−Ｙ平面に沿って延在する。抵抗素子部８０のＺ軸方向にみた面積や形状は、適宜選択される。抵抗素子部８０のＺ軸方向に沿った厚さは、例えば、選択ゲート電極ＳＧのＺ軸方向に沿った厚さと等しい。
【００２１】
非メモリ部ＰＵには、ダミー導電膜６５が設けられていてもよい。ダミー導電膜６５は、複数の電極膜６１（第１電極膜６１ａ）の少なくとも１つと同層の部分６５ｐを含む。例えば、Ｚ軸に沿った主面１１ａと積層体ＭＬの最上層の電極膜６１との距離は、Ｚ軸に沿った主面１１ａとダミー導電膜６５の最上層の部分６５ｐとの距離と、等しい。
【００２２】
非メモリ部ＰＵにダミー導電膜６５が設けられている場合、抵抗素子部８０は、このダミー導電膜６５の上であって、選択ゲート電極ＳＧと同層に形成される。実施形態では、ダミー導電膜６５が設けられている場合を例とする。
【００２３】
実施形態のように、抵抗素子部８０を選択ゲート電極ＳＧと同層に設けることで、抵抗素子部８０の形成が容易になる。例えば、抵抗素子部８０は、選択ゲート電極ＳＧと同一工程で製造してもよい。
【００２４】
また、抵抗素子部８０は、ダミー導電膜６５よりも上の層に形成される。したがって、抵抗素子部８０の配置や形状の設計自由度が増す。また、抵抗素子部８０にコンタクト電極７１ｐ及び７２ｐの形成する際、ダミー導電膜６５を掘り下げる必要はない。これにより、コンタクト電極７１ｐ及び７２ｐの製造が容易になる。
【００２５】
次に、メモリ部ＭＵの構成の例について詳しく説明する。
図１、図２及び図３に例示したように、不揮発性半導体記憶装置１１０においては、基板１１の主面１１ａに層間絶縁膜１３が設けられ、層間絶縁膜１３の上に絶縁膜１３ｇが設けられる。なお、絶縁膜１３ｇは、後述する周辺回路トランジスタ５１のゲート絶縁膜として機能する絶縁膜である。さらに、絶縁膜１３ｇの上に、後述の接続部導電層ＳＣＣが設けられ、接続部導電層ＳＣＣの上に積層体ＭＬが設けられる。
【００２６】
なお、図２及び図３においては電極膜６１が８枚描かれているが、積層体ＭＬにおいて、設けられる電極膜６１の数は任意である。
【００２７】
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）及び接続部導電層ＳＣＣには、任意の導電材料を用いることができる。例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００２８】
半導体ピラーＳＰのうち、積層体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体層でも良く、半導体ピラーＳＰのうちの積層体ＭＬを貫通する部分と、半導体ピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が、別の工程で形成され、これらの部分が電気的に接続されていても良い。
【００２９】
積層体ＭＬの最下部（例えば、基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａが設けられていてもよい。絶縁膜１５ａも積層体ＭＬに含むようにしてもよい。また、積層体ＭＬの最上部（例えば、基板１１から最も遠い側）の電極膜６１の上にさらに絶縁膜が設けられていてもよい。この絶縁膜も積層体ＭＬに含むようにしてもよい。これらの絶縁膜には、例えば酸化シリコンを用いることができる。
【００３０】
積層体ＭＬの上には選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）には、任意の導電材料を用いることができる。例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００３１】
積層体ＭＬと選択ゲート電極ＳＧとの間には、層間絶縁膜１６が設けられている。また、電極膜６１どうしをＹ軸方向に沿って分断する層間絶縁膜ＩＬＰが設けられている。層間絶縁膜ＩＬＰは、Ｘ軸方向に沿って延在する。本具体例では、この層間絶縁膜ＩＬＰは、さらに選択ゲート電極ＳＧをＹ軸方向に分断する。
【００３２】
そして、選択ゲート電極ＳＧ及び層間絶縁膜ＩＬＰの上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２配線ＷＲ２）とコンタクト電極２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。本具体例では、ソース線ＳＬは、Ｘ軸方向に沿った帯状の形状を有している。
【００３３】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１配線ＷＲ１）が設けられている。ビット線ＢＬは、例えば、Ｙ軸方向に沿った帯状の形状を有している。
【００３４】
ビット線ＢＬの上には、層間絶縁膜２５、層間絶縁膜２７及びパッシベーション膜２９が設けられる。
【００３５】
なお、層間絶縁膜１３、１６、１７、１８、１９、２３、２５及び２７には、例えば酸化シリコンを用いることができる。また、絶縁膜１３ｇにも、例えば酸化シリコンが用いられる。パッシベーション膜２９には、例えば窒化シリコンが用いられる。
【００３６】
不揮発性半導体記憶装置１１０においては、複数の半導体ピラーＳＰが設けられている。半導体ピラーＳＰの数は任意である。なお、本明細書において、複数の半導体ピラーを総称する場合には「半導体ピラーＳＰ」と言うことにする。また、特定の半導体ピラーを指す場合には、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素についても、上記と同様に表示するものとする。
【００３７】
本具体例においては、２本ずつの半導体ピラーＳＰは、基板１１の側で接続されている。
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する半導体接続部ＳＣをさらに備える。半導体接続部ＳＣは、第１半導体ピラーＳＰ１の一端と、第２半導体ピラーＳＰ２の一端と、を接続する。半導体接続部ＳＣには、半導体ピラーＳＰとなる材料を用いることができる。
【００３８】
第１半導体ピラーＳＰ１は、第１積層体ＭＬ１及び第１選択ゲート電極ＳＧ１をＺ軸方向に沿って貫通する。第１積層体ＭＬ１は、Ｚ軸方向に積層された複数の第１電極膜６１ａを含む。Ｚ軸方向に隣り合う２つの第１電極膜６１ａの間には第１電極間絶縁膜６２ａが設けられる。
【００３９】
第２半導体ピラーＳＰ２は、第２積層体ＭＬ２及び第２選択ゲート電極ＳＧ２をＺ軸方向に沿って貫通する。第２積層体ＭＬ２は、Ｙ軸に沿って第１積層体ＭＬ１と隣接する。第２積層体ＭＬ２は、Ｚ軸方向に積層された複数の第２電極膜６１ｂを含む。Ｚ軸方向に隣り合う２つの第２電極膜６１ｂの間には第２電極間絶縁膜６２ｂが設けられる。
【００４０】
図１に表したように、第１半導体接続部ＳＣ１によって接続された第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＳＣ２によって接続された第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００４１】
図２に例示したように、配線接続部ＭＵ２においては、Ｘ軸方向における一方の端において、電極膜６１は、コンタクト電極３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。
【００４２】
配線接続部ＭＵ２において、各電極膜６１はＸ軸方向に延在する。この延在した部分は引き出し配線６１０である。引き出し配線６１０のＸ軸方向に沿った長さは、Ｚ軸方向に沿った層ごとに異なっている。これにより、引き出し配線６１０のＸ軸方向における長さは階段状に変化する。そして、引き出し配線６１０は、Ｘ軸方向の一方の端で駆動回路と電気的に接続される。
【００４３】
これにより、基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定される。したがって、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルＭＣは、互いに独立して動作する。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【００４４】
接続部導電層ＳＣＣは、例えば、コンタクト電極３３によって接続部導電層のための配線に接続される。
【００４５】
選択ゲート電極ＳＧは、例えば、コンタクト配線３４によって、選択ゲート電極のための配線３５に接続される。配線３５の上には、層間絶縁膜２５が設けられ、層間絶縁膜２５の上には、配線３５に接続されるメタル配線２８ａが設けられている。
なお、コンタクト電極３１及び３４の側面は層間絶縁膜１８ｃで覆われている。
【００４６】
図１に表したように、半導体ピラーＳＰの半導体接続部ＳＣとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４７】
なお、図１に例示したように、第１半導体ピラーＳＰ１は、コンタクト電極ＶＡ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、コンタクト電極ＶＡ２によってビット線ＢＬに接続される。コンタクト電極ＶＡ１及びＶＡ２は、図２に例示したコンタクト電極２２に相当する。
【００４８】
図４は、メモリセルの構成を例示する模式的断面図である。
図４に表したように、半導体ピラーＳＰは、電極膜６１の側面６１ｓと対向する。また、電極膜６１と、半導体ピラーＳＰと、のあいだにメモリ膜ＭＦが設けられる。メモリ膜ＭＦは、半導体ピラーＳＰの周りをＺ軸に沿って囲むように設けられる。メモリ膜ＭＦにおいて、電極膜６１と、半導体ピラーＳＰと、が交差する部分に、メモリセルトランジスタが形成され、このメモリセルトランジスタのそれぞれがメモリセルＭＣとなる。
【００４９】
メモリ膜ＭＦは、外側絶縁膜４３（第１絶縁膜）と、記憶層４８（第２絶縁膜）と、内側絶縁膜４２（第３絶縁膜）と、を含む。外側絶縁膜４３は、記憶層４８と電極膜６１との間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。すなわち、メモリ膜ＭＦは、貫通ホールＴＨ内において、電極膜６１から半導体ピラーＳＰに向かう方向に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の順に積層される。
【００５０】
外側絶縁膜４３及び内側絶縁膜４２には、例えば酸化物を含む材料（酸化シリコン等）が用いられる。記憶層４８には、例えば窒化物を含む材料（窒化シリコン等）が用いられる。外側絶縁膜４３、記憶層４８及び内側絶縁膜４２は、それぞれ単層膜でも、積層膜でもよい。また、材料は上記に限らず、任意の材料を用いることができる。
【００５１】
メモリセルＭＣにおいて、記憶層４８は、半導体ピラーＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。すなわち、記憶層４８は、電荷蓄積層として機能する。
【００５２】
内側絶縁膜４２は、メモリセルＭＣのそれぞれにおいてトンネル絶縁膜として機能する。外側絶縁膜４３は、メモリセルＭＣのそれぞれにおいてブロック絶縁膜として機能する。
【００５３】
次に、非メモリ部ＰＵの構成の例について詳しく説明する。
図２及び図３に表したように、非メモリ部ＰＵは、すでに説明したダミー導電膜６５の上に設けられた抵抗素子部８０と、コンタクト電極７１ｐ及び７２ｐと、周辺回路部ＰＣＵと、を含む。周辺回路部ＰＣＵは、基板１１とダミー導電膜６５との間に設けられた周辺回路トランジスタ５１を含む。
【００５４】
基板１１の主面１１ａの側には素子分離絶縁層（ＳＴＩ：Shallow Trench Isolation）として層間絶縁膜１３が設けられる。また、層間絶縁膜１３によって、基板１１の主面１１ａの側の部分が分断される。ＳＴＩによって分断された基板１１の上に、絶縁膜１３ｇが設けられ、その上に周辺回路ゲート電極５２が設けられる。周辺回路ゲート電極５２に対向する絶縁膜１３ｇが、周辺回路トランジスタ５１のゲート絶縁膜となり、周辺回路ゲート電極５２が、周辺回路トランジスタ５１のゲート電極となる。
【００５５】
周辺回路ゲート電極５２は、例えば、メモリ部ＭＵの接続部導電層ＳＣＣと同層である。周辺回路ゲート電極５２には、例えば、メモリ部ＭＵの接続部導電層ＳＣＣとなる材料と同じ材料が用いられる。
【００５６】
周辺回路ゲート電極５２は、例えば、コンタクト電極７３ｐを介して、配線７３に接続される。
【００５７】
基板１１（シリコン基板）のうちの、周辺回路部ＰＣＵの別の一部となる部分が、コンタクト電極７４ｐを介して配線７４に接続される。
【００５８】
コンタクト電極７３ｐ及び７４ｐは、ダミー導電膜６５をＺ軸方向に沿って貫通する。コンタクト電極７３ｐとダミー導電膜６５との間には層間絶縁膜７３Ｉが設けられる。コンタクト電極７４ｐとダミー導電膜６５との間には層間絶縁膜７４Ｉが設けられる。
【００５９】
図３に表したように、非メモリ部ＰＵにおいて、ダミー導電膜６５の上に層間絶縁膜１６が設けられ、層間絶縁膜１６の上に抵抗素子部８０が設けられる。抵抗素子部８０は、メモリ部ＭＵの選択ゲート電極ＳＧと同層に設けられる。抵抗素子部８０は、ダミー導電膜６５の上、すなわち積層体ＭＬの最上層よりも上に形成されている。したがって、抵抗素子部８０の上に設けられるコンタクト電極７１ｐ及び７２ｐのＺ軸方向に沿った深さは、層間絶縁膜１８を貫通する深さで済むことになる。
【００６０】
図５は、抵抗素子部の模式的平面図である。
抵抗素子部８０は、選択ゲート電極ＳＧと同層に設けられ、Ｚ軸方向にみて、所定の面積及び所定の形状で設けられている。抵抗素子部８０の抵抗値は、抵抗素子部８０に用いられる材料の不純物濃度によって設定される。
【００６１】
例えば、抵抗素子部８０及び選択ゲート電極ＳＧが多結晶シリコンを含む場合、抵抗素子部８０における不純物濃度は、選択ゲート電極ＳＧにおける不純物濃度よりも低くなっている。これにより、抵抗素子部８０の材料が、選択ゲート電極ＳＧの材料と同じであっても、選択ゲート電極ＳＧよりも抵抗値を高くして、抵抗素子として機能させることができる。
【００６２】
また、選択ゲート電極ＳＧの低抵抗化等のため、選択ゲート電極ＳＧにはシリサイドが含まれる。この場合、抵抗素子部８０にはシリサイドが含まれないようにする。これにより、抵抗素子部８０の抵抗値を、選択ゲート電極ＳＧの抵抗値よりも高くして、抵抗素子として機能させることができる。
【００６３】
また、例えばコンタクト電極７１ｐ及び７２ｐのＸ−Ｙ平面に沿った間隔によって抵抗素子部８０の抵抗値を設定してもよい。
【００６４】
上記のように、実施形態において、抵抗素子部８０は、積層体ＭＬの層構造よりも上に配置されている。このため、コンタクト電極７１ｐ及び７２ｐの配置や、コンタクト電極７１ｐ及び７２ｐを含む配線のレイアウトを容易にすることができる。
【００６５】
例えば、抵抗素子部８０が積層体ＭＬの層構造の下側や、積層体ＭＬよりも下に配置されていると、コンタクト電極７１ｐ及び７２ｐを深く形成する必要がある。この場合、コンタクト電極７１ｐ及び７２ｐを含む引き出し配線の設計の制約が多くなり、配線をレイアウトすための専有面積の増加につながる。実施形態では、配線レイアウトの設計自由度が高いため、配線をレイアウトするための専有面積を縮小化することができる。これにより、非メモリ部ＰＵを小さくすることができ、不揮発性半導体記憶装置１１０の小型化を図ることができる。
【００６６】
次に、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
図６〜図９は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
なお、これらの図において、メモリ部ＭＵになる領域をメモリ領域ＭＵＲ（第１領域）、非メモリ部ＰＵになる領域を非メモリ領域ＰＵＲ（第２領域）とする。また、基板１１において、マトリクスメモリセル部ＭＵ１が設けられる領域をマトリクスメモリセル領域ＭＵ１Ｒとし、配線接続部ＭＵ２が設けられる領域を配線接続領域ＭＵ２Ｒとする。
【００６７】
先ず、図６に表したように、シリコン基板などの基板１１の主面１１ａの上に、周辺回路トランジスタ５１を含む周辺回路部ＰＣＵを形成する。例えば、基板１１の主面１１ａにＳＴＩとなる層間絶縁膜１３を形成し、これにより、基板１１の主面１１ａの側において分断された半導体層が形成される。半導体層の表面に絶縁膜１３ｇを形成し、その上に導電膜を形成する。この導電膜は、周辺回路ゲート電極５２及び接続部導電層ＳＣＣとなる。この導電膜には、例えばポリシリコンが用いられる。
【００６８】
非メモリ領域ＰＵＲにおいて、この導電膜を所定の形状に加工し、周辺回路ゲート電極５２を形成する。周辺回路ゲート電極５２を介して半導体層に不純物をドープして、拡散領域を形成する。これにより、周辺回路トランジスタ５１が形成される。そして、周辺回路トランジスタ５１を覆うように、層間絶縁膜５３を形成する。
【００６９】
一方、マトリクスメモリセル領域ＭＵ１Ｒにおいては、上記の導電膜によって接続部導電層ＳＣＣが形成される。接続部導電層ＳＣＣのうち、半導体接続部ＳＣが形成される領域に溝を形成する。溝のＺ軸方向の深さは、例えば１００ナノメートル（ｎｍ）である。溝を形成した後は、溝の内部及び接続部導電層ＳＣＣの上に埋め込み犠牲膜ＳＣｓｆを形成する。埋め込み犠牲膜ＳＣｓｆには、例えば窒化シリコンが用いられる。その後、埋め込み犠牲膜ＳＣｓｆの表面を例えばＲＩＥ（Reactive Ion Etching）法によってエッチングする。この際、溝の内部には埋め込み犠牲膜ＳＣｓｆが残るようにエッチングの時間調整を行う。
【００７０】
次に、接続部導電層ＳＣＣ、犠牲膜ＳＣｓｆ、周辺回路トランジスタ５１及び層間絶縁膜５３の上に、絶縁膜１５ａを形成する。絶縁膜１５ａには例えば酸化シリコンが用いられる。
【００７１】
さらに、層間絶縁膜５３の上に、例えば、不純物が添加されたドープト・ポリシリコン膜６１ｆ（導電材料膜）と、不純物が添加されていないノンドープ・ポリシリコン膜６２ｆと、を交互に繰り返して堆積して、積層体ＭＬの母体となる積層膜を形成する。ドープト・ポリシリコン膜６１ｆの不純物には、例えば燐（Ｐ）が用いられる。不純物濃度は、例えば３×１０２０ａｔｏｍｓ／ｃｍ３である。ドープト・ポリシリコン膜６１ｆ及びノンドープ・ポリシリコン膜６２ｆは、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成される。
【００７２】
ドープト・ポリシリコン膜６１ｆと、ノンドープ・ポリシリコン膜６２ｆと、の積層膜は、非メモリ領域ＰＵＲにも形成される。非メモリ領域ＰＵＲに形成された積層膜は、ダミー導電膜６５の母体となる。
【００７３】
さらに、この積層膜の上に、層間絶縁膜１６を形成し、その上に選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成し、その上に、層間絶縁膜１８を形成する。選択ゲート電極膜ＳＧｆには、例えば、不純物が添加されたポリシリコンを用いることができる。
【００７４】
選択ゲート電極膜ＳＧｆは、非メモリ領域ＰＵＲにも形成される。非メモリ領域ＰＵＲに形成された選択ゲート電極膜ＳＧｆは、抵抗素子部８０の母体となる。
実施形態では、ドープト・ポリシリコン膜６１ｆ及びノンドープ・ポリシリコン膜６２ｆを含む積層膜、層間絶縁膜１６、選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１８を、導電膜積層体ＭＬＳということにする。
【００７５】
次に、図７に表したように、導電膜積層体ＭＬＳに、リソグラフィ法とＲＩＥ法により、溝ＴＲ１を形成し、この溝ＴＲ１に絶縁膜ＴＲ１ｆを埋め込む。絶縁膜ＴＲ１ｆには、例えば窒化シリコンまたは酸化シリコンが用いられる。絶縁膜ＴＲ１ｆは、電極膜６１どうしを分断する層間絶縁膜ＩＬＰとなる。
【００７６】
次に、導電膜積層体ＭＬＳに、リソグラフィ法とＲＩＥ法により、貫通ホールＴＨを形成する。貫通ホールＴＨの形成によって、貫通ホールＴＨの内壁にドープト・ポリシリコン膜６１ｆの側面が露出する。その後、例えば、熱燐酸溶液（例えば、１５０℃）を用い、貫通ホールＴＨを介して、埋め込み犠牲膜ＳＣｓｆを除去する。これにより、２つの貫通ホールＴＨの下部が連通する。
【００７７】
次に、メモリ領域ＭＵＲにおけるノンドープ・ポリシリコン膜６２ｆを除去する。これには、例えば、アルカリ系の薬液が用いることができる。なお、積層されている複数のドープト・ポリシリコン膜６１ｆは、絶縁膜ＴＲ１ｆ（層間絶縁膜ＩＬＰ）で支持される。
【００７８】
このとき、非メモリ領域ＰＵＲにおけるノンドープ・ポリシリコン膜６２ｆは除去せず、そのまま残す。非メモリ領域ＰＵＲにおけるドープト・ポリシリコン膜６１ｆが、ダミー導電膜６５の第１ダミー膜６１ｄになり、非メモリ領域ＰＵＲにおけるノンドープ・ポリシリコン膜６２ｆが、ダミー導電膜６５の第２ダミー膜６２ｄになる。すなわち、ダミー導電膜６５が形成される。
【００７９】
そして、本具体例では、ドープト・ポリシリコン膜６１ｆに含まれる不純物が、工程中の熱処理などによってノンドープ・ポリシリコン膜６２ｆに拡散し、ドープト・ポリシリコン膜６１ｆ（第１ダミー膜６１ｄ）と、ノンドープ・ポリシリコン膜６２ｆ（第２ダミー膜６２ｄ）と、は、例えば一体化する。すなわち、本具体例では、ダミー導電膜６５は、一体化した導電膜となり、第１ダミー膜６１ｄと第２ダミー膜６２ｄとの境界が不明確になる場合がある。
【００８０】
次に、複数のドープト・ポリシリコン膜６１ｆどうしの間に、例えば、シリコン酸化膜を例えばＣＶＤ法により形成する。このシリコン酸化膜が電極間絶縁膜６２になり、ドープト・ポリシリコン膜６１ｆが電極膜６１となる。これにより、積層体ＭＬが形成される。
【００８１】
その後、例えば、希フッ酸処理により、貫通ホールＴＨの内部の側面に堆積したシリコン酸化膜を除去する。
【００８２】
次に、上記の希フッ酸処理に連続して、メモリ膜ＭＦを形成する。メモリ膜ＭＦは、例えば酸化シリコンによる外側絶縁膜４３及び内側絶縁膜４２の間に、例えば窒化シリコンによる記憶層４８を設けた、いわゆるＯＮＯ構造の膜である（図４参照）。さらに、メモリ膜ＭＦの形成に連続して、半導体ピラーＳＰとなる半導体ピラー膜ＳＰｆを形成する。そして、半導体ピラー膜ＳＰｆとして、例えばポリシリコン膜を形成する。
【００８３】
次に、図８に表したように、貫通ホールＴＨに埋め込まれている半導体ピラー膜ＳＰｆの一部を例えばＲＩＥ法により後退させた後に、貫通ホールＴＨの上部の空間に、半導体ピラーコンタクト部ＳＰＣとなるポリシリコン膜（例えば不純物が添加されたポリシリコン膜）で埋め込み、平坦化する。これにより、Ｕ字形状を有するメモリストリングが形成される。
【００８４】
次に、配線接続領域ＭＵ２Ｒにおいて、レジスト膜のスリミングとＲＩＥとを繰り返すことにより、電極膜６１の端部を階段状に加工する。この加工後は、配線接続領域ＭＵ２Ｒにおける階段状に加工された電極膜６１の端部は露出している。
【００８５】
次いで、例えば、熱燐酸溶液（例えば、１５０℃）を用い、溝ＴＲ１に埋め込まれた絶縁膜ＴＲ１ｆを除去する。これにより、溝ＴＲ１の内壁に選択ゲート電極ＳＧの端部、及び電極膜６１の端部が露出する。その後、溝ＴＲ１の内部及び配線接続領域ＭＵ２Ｒに金属（コバルト、ニッケル等）を堆積させ、熱処理を行う。これにより、配線接続領域ＭＵ２Ｒにおいて露出する選択ゲート電極ＳＧの端部、電極膜６１の端部、及び溝ＴＲ１の内壁に露出する電極膜６１の端部に、シリサイドが形成される。シリサイドを形成した後は、層間絶縁膜６２の端部に残った金属を除去する。
【００８６】
次に、コンタクト電極７３ｐが形成される部分の積層膜（層間絶縁膜１８ａ、層間絶縁膜１８、ダミー選択ゲート電極ＳＧｄ、層間絶縁膜１６及びダミー導電膜６５）に開口部７３ｏを形成し、コンタクト電極７４ｐが形成される部分の積層膜（層間絶縁膜１８ａ、層間絶縁膜１８、ダミー選択ゲート電極ＳＧｄ、層間絶縁膜１６及びダミー導電膜６５）に開口部７４ｏを形成する。開口部７３ｏを形成することにより、選択ゲート電極膜ＳＧｆは分割され、非メモリ領域ＰＵＲ側の選択ゲート電極膜ＳＧｆは抵抗素子部８０になる。
【００８７】
ここで、先の工程で、選択ゲート電極ＳＧにはシリサイドが含まれているが、抵抗素子部８０にはシリサイドは含まれていない。これにより、同じ選択ゲート電極膜ＳＧｆから形成された選択ゲート電極ＳＧ及び抵抗素子部８０であっても、抵抗素子部８０の抵抗値が、選択ゲート電極ＳＧの抵抗値よりも高くなる。また、抵抗素子部８０にはシリサイドが形成されないため、抵抗素子部８０のＺ軸方向からみた面積を増加させずに済む。
【００８８】
次に、例えばプラズマＣＶＤ法を用い層間絶縁膜１９となるシリコン酸化膜を形成した後、配線接続領域ＭＵ２Ｒにおいては、電極膜６１に接続されるコンタクト電極３１のためのコンタクトホール３１ｏ、及び、接続部導電層ＳＣＣに接続されるコンタクト電極３３のためのコンタクトホール３３ｏを形成する。さらに、非メモリ領域ＰＵＲにおいては、抵抗素子部８０に接続されるコンタクト電極７１ｐのための開口部７１ｏ、及び、コンタクト電極７２ｐのための開口部７２ｏを形成する。
【００８９】
次に、層間絶縁膜１９及び層間絶縁膜１８ａのうちのソース線ＳＬとなる部分に溝ＳＬｔを形成する。そして、層間絶縁膜１９及び層間絶縁膜１８ａのうちの選択ゲート電極ＳＧと接続されるコンタクト配線３４となる部分に溝３４ｔを形成する。そして、層間絶縁膜１９及び層間絶縁膜１８ａのうちの、コンタクト電極３１、３３、７１ｐ、７２ｐ、７３ｐ及び７４ｐのそれぞれの接続部分となる部分に、それぞれ、溝３１ｔ、３３ｔ、７１ｔ、７２ｔ、７３ｔ及び７４ｔを形成する。
【００９０】
次に、図９に表したように、溝ＳＬｔ、３４ｔ、３１ｔ、３３ｔ、７１ｔ、７２ｔ、７３ｔ及び７４ｔ、コンタクトホール３１ｏ及び３３ｏ、開口部７１ｏ、７２ｏ及び７３ｏの残余の空間、並びに、開口部７４ｏの残余の空間に導電膜を埋め込む。この導電膜には、例えば、Ｔｉ膜−ＴｉＮ膜−Ｗ膜の積層膜が用いられる。そして、導電膜の上面をＣＭＰ（Chemical Mechanical Polishing）法により除去する。このように、デュアルダマシン工程により、コンタクトプラグと配線とが同時に形成される。
【００９１】
そして、導電膜の上に、ビット線ＢＬ、及び、ビット線ＢＬと同層の配線（ワード配線３２、配線３５、７１、７２、７３及び７４）の形成、層間絶縁膜２５の形成、メタル配線２８ａ、２８ｂ、２８ｃ及び２８ｄの形成、層間絶縁膜２７の形成、パッシベーション膜２９（例えばシリコン窒化膜）の形成、を行う（図２参照）。これにより、不揮発性半導体記憶装置１１０が完成する。
【００９２】
このように、本実施形態に係る製造方法は、上記の不揮発性半導体記憶装置１１０の製造方法に係る。本製造方法は、以下の工程を含むことができる。
図１１は、不揮発性半導体記憶装置の製造方法の工程を例示するフローチャートである。
すなわち、図１１に表したように、本製造方法は、前記主面の上に、前記第１軸に沿って積層された複数の導電材料膜と、前記第１軸に沿って隣り合う２つの前記導電材料膜のそれぞれのあいだに設けられた層間絶縁膜と、を含む導電膜積層体を形成する工程（第１ステップ：ステップＳ１０１）と、前記導電膜積層体の前記メモリ部になる第１領域において、前記複数の導電材料膜の側面を露出させる工程（第２ステップ：ステップＳ１０２）と、前記第１領域において、前記複数の導電材料膜の側面と対向する前記第１半導体層及び前記側面と前記第１半導体層とのあいだに設けられるメモリ膜を形成する工程（第３ステップ：ステップＳ１０３）と、前記導電膜積層体の前記非メモリ部になる第２領域において、前記複数の導電材料膜のうちの最上層の前記導電材料膜の一部に前記抵抗素子部を形成する工程（第４ステップ：ステップＳ１０４）と、を含むことができる。
【００９３】
また、前記抵抗素子部を形成する工程（第４ステップ：ステップＳ１０４）は、前記複数の導電材料膜のうち、前記第１領域に含まれる最上層の導電材料膜を、前記半導体層の導通を制御する選択ゲート電極にする工程を含むことができる。
【００９４】
また、本製造方法において、前記導電材料膜として多結晶シリコンを用いることができる。そして、前記抵抗素子部を形成する工程（第４ステップ：ステップＳ１０４）は、前記導電材料膜の前記第２領域に含まれる部分における不純物濃度を、前記導電材料膜の前記第１領域に含まれる部分における不純物濃度よりも低くする工程を含むことができる。
【００９５】
また、前記第１メモリ膜を形成する工程（第３ステップ：ステップＳ１０３）は、前記導電材料膜の前記第１領域に含まれる部分にシリサイドを形成する工程を含むことができる。
【００９６】
なお、上記説明した製造方法では、シリサイドの有無によって、選択ゲート電極ＳＧの抵抗値よりも抵抗素子部８０の抵抗値を高くしたが、抵抗素子部８０のシリサイドの含有量を、選択ゲート電極ＳＧのシリサイドの含有量よりも少なくするようにしてもよい。
【００９７】
また、開口部７３ｏを形成することにより、選択ゲート電極膜ＳＧｆを分割して抵抗素子部８０を形成した後、抵抗素子部の不純物濃度を調整して、抵抗値を設定するようにしてもよい。例えば、抵抗素子部８０における不純物濃度を、選択ゲート電極ＳＧにおける不純物濃度よりも低くするよう調整すれば、抵抗素子部８０の抵抗値を、選択ゲート電極ＳＧの抵抗値よりも高くして、抵抗素子として機能させることができるようになる。
【００９８】
このような不揮発性半導体記憶装置１１０の製造方法では、選択ゲート電極ＳＧを形成する選択ゲート電極膜ＳＧｆを利用して、積層体ＭＬよりも上の層に抵抗素子部８０を形成することができる。すなわち、抵抗素子部８０は、選択ゲート電極ＳＧと同じ製造工程で形成される。また、抵抗素子部８０と接続されるコンタクト電極７１ｐ及び７２ｐを形成する際には、浅い開口部７１ｏ及び７２ｏを形成するだけで済むことから、コンタクト電極７１ｐ及び７２ｐのレイアウトを容易にすることができる。また、コンタクト電極７１ｐ及び７２ｐを細線化を図ることもできる。
このように、コンタクト電極７１ｐ及び７２ｐを含む配線の設計自由度が高く、非メモリ部ＰＵを縮小して、不揮発性半導体記憶装置１１０の全体の小型化を図ることが可能になる。
【００９９】
（第２の実施形態）
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１０においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
すなわち、図１０には、本実施形態に係る不揮発性半導体記憶装置１２０におけるメモリ部ＭＵ及び非メモリ部ＰＵが例示されている。
【０１００】
不揮発性半導体記憶装置１２０における非メモリ部ＰＵ、及び、メモリ部ＭＵの配線接続部ＭＵ２の構成は不揮発性半導体記憶装置１１０と同様とすることができるので説明を省略する。
【０１０１】
図１０に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体接続部ＳＣが設けられず、半導体ピラーＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。
【０１０２】
不揮発性半導体記憶装置１２０のメモリ部ＭＵにおいては、積層体ＭＬの上に上部選択ゲート電極ＵＳＧ（第１選択ゲート電極ＳＧ１であり、例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層体ＭＬの下に下部選択ゲート電極ＬＳＧ（第２選択ゲート電極ＳＧ２であり、例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。上部選択ゲート電極ＵＳＧは、導電膜の一例である。
【０１０３】
不揮発性半導体記憶装置１２０の非メモリ部ＰＵにおいては、抵抗素子部８０が設けられている。抵抗素子部８０は、上部選択ゲート電極ＵＳＧと同層に設けられている。
【０１０４】
このような直線上のＮＡＮＤストリングが設けられた不揮発性半導体記憶装置１２０であっても、抵抗素子部８０を上部選択ゲート電極ＵＳＧと同層に設けることで、抵抗素子部８０に接続するコンタクト電極７１ｐ及び７２ｐの製造が容易になる。また、抵抗素子部８０に接続するコンタクト電極７１ｐ及び７２ｐの配置や、配線レイアウトの設計自由度が増す。これにより、非メモリ部ＰＵを小さくすることができる。
【０１０５】
実施形態によれば、小型化が可能な不揮発性半導体記憶装置及び製造方法が提供される。
【０１０６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体ピラー、半導体接続部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線、ダミー導電膜、ダミー電極、コンタクト電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０７】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１１…基板、１１ａ…主面、４２…内側絶縁膜、４３…外側絶縁膜、４８…記憶層、６１…電極膜、６２…電極間絶縁膜、６５…ダミー導電膜、７１ｐ、７２ｐ…コンタクト電極、８０…抵抗素子部、１１０，１２０…不揮発性半導体記憶装置、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＦ…メモリ膜、ＭＬ…積層体、ＭＬＳ…導電膜積層体、ＭＵ…メモリ部、ＭＵ２…配線接続部、ＰＣＵ…周辺回路部、ＰＵ…非メモリ部、ＳＧ，ＳＧ１〜ＳＧ４…選択ゲート電極、ＳＧＤ…ドレイン側選択ゲート電極、ＳＧＳ…ソース側選択ゲート電極、ＳＬ…ソース線、ＳＰ，ＳＰ１〜ＳＰ４…半導体ピラー、ＴＨ…貫通ホール、ＴＲ１…溝、ＵＳＧ…上部選択ゲート電極
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。メモリセルの領域の周辺には、メモリセルに対する各種の回路を備えた周辺回路領域が設けられる。
【０００３】
このような３次元積層型の不揮発性半導体記憶装置において、さらなる小型化が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、小型化が可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、基板と、メモリ部と、非メモリ部と、を備える。
メモリ部は、基板上に設けられる。
非メモリ部は、基板上に設けられ基板の主面に対して平行な面内でメモリ部と並ぶ。
メモリ部は、積層体と、半導体層と、メモリ膜と、導電膜と、を含む。
積層体は、主面に対して垂直な第１軸に沿って積層された複数の電極膜と、第１軸に沿って隣り合う２つの電極膜の間に設けられた電極間絶縁膜と、を含む。
半導体層は、複数の電極膜の側面に対向する。
メモリ膜は、複数の電極膜と半導体層との間に設けられる。
導電膜は、積層体の上に設けられ、積層体と離間している。
非メモリ部は、導電膜と同層の抵抗素子部を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】メモリセルの構成を例示する模式的断面図である。
【図５】抵抗素子部の模式的平面図である。
【図６】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図７】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図８】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図９】不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１１】不揮発性半導体記憶装置の製造方法の工程を例示するフローチャートである。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２では、マトリクスメモリセル部ＭＵ１として、図１のＡ−Ａ’線断面の一部と、図１のＢ−Ｂ’線断面の一部が例示されている。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図３では、メモリ部ＭＵ及び非メモリ部ＰＵの一部を例示している。
【００１０】
図１及び図２に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、基板１１と、メモリ部ＭＵと、非メモリ部ＰＵと、を備える。非メモリ部ＰＵには、抵抗素子部８０が含まれる。
【００１１】
基板１１には、例えばシリコン基板が用いられる。
メモリ部ＭＵは、基板１１の主面１１ａの上に設けられる。
本明細書において、基板１１の主面１１ａと垂直な軸をＺ軸（第１軸）、Ｚ軸と垂直な軸（第２軸）のうちの１つをＸ軸、Ｚ軸と垂直な軸（第２軸）のうちの他の１つで、Ｘ軸にも垂直な軸をＹ軸とする。
また、Ｚ軸に沿って基板１１の主面１１ａから離れる方向を上（上側）、その反対を下（下側）ということにする。
【００１２】
メモリ部ＭＵは、マトリクスメモリセル部ＭＵ１と、配線接続部ＭＵ２と、を有する。マトリクスメモリセル部ＭＵ１は、例えば、３次元マトリクス状に配列したメモリセルトランジスタを有する。配線接続部ＭＵ２は、マトリクスメモリセル部ＭＵ１の配線を接続する部分である。
【００１３】
メモリ部ＭＵは、積層体ＭＬと、半導体ピラーＳＰと、選択ゲート電極ＳＧと、を含む。
積層体ＭＬは、Ｚ軸に沿って積層された複数の電極膜６１と、Ｚ軸に沿って隣り合う２つの電極膜６１の間に設けられた電極間絶縁膜６２と、を含む。選択ゲート電極ＳＧは、積層体ＭＬの上に設けられる。
実施形態において、半導体ピラーＳＰは、半導体層の一例であり、選択ゲート電極ＳＧは、導電膜の一例である。
【００１４】
電極膜６１は、Ｘ軸方向に沿って延在する帯状の部分を有している。また、選択ゲート電極ＳＧも、Ｘ軸方向に沿って延在する帯状の部分を有している。
【００１５】
そして、積層体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に沿って貫通する半導体ピラーＳＰが設けられる。この半導体ピラーＳＰは、例えば、積層体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に沿って貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。半導体ピラーＳＰは、Ｚ軸方向に延在する筒状（例えば円筒状）または、柱状（例えば円柱状）である。半導体ピラーＳＰの内部は中空でも良く、半導体ピラーＳＰの内側に例えば絶縁層などが設けられても良い。
【００１６】
不揮発性半導体記憶装置１１０のメモリ部ＭＵにおいては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。
【００１７】
積層体ＭＬの上には、積層体ＭＬとＺ軸に沿って離間して、選択ゲート電極ＳＧが設けられる。本具体例では、導電膜が選択ゲート電極ＳＧである場合を例とするが、選択ゲート電極ＳＧ以外の機能を有する電極膜であってもよい。
【００１８】
非メモリ部ＰＵは、基板１１上に設けられ、基板１１の主面１１ａに対して平行な面内でメモリ部ＭＵと並ぶ。すなわち、非メモリ部ＰＵは、主面１１ａ内（Ｘ−Ｙ平面内）において、例えばメモリ部ＭＵに並置される。図１に表した不揮発性半導体記憶装置１１０では、一例として、メモリ部ＭＵのＹ軸に沿った隣りに非メモリ部ＰＵが配置されている。非メモリ部ＰＵは、メモリ部ＭＵのＸ軸に沿った隣りに配置されていても、また、Ｘ−Ｙ平面に沿ってメモリ部ＭＵの周囲に配置されていてもよい。また、１つのメモリ部ＭＵに対して複数の非メモリ部ＰＵが設けられていてもよい。また、メモリ部ＭＵと非メモリ部ＰＵとの間に、これら以外の部分が設けられていてもよい。
【００１９】
非メモリ部ＰＵは、選択ゲート電極ＳＧと同層に設けられた抵抗素子部８０を含む。
ここで、「Ａの層が、Ｂの層と同層である」とは、Ａの層のＺ軸上の位置が、Ｂ層のＺ軸上の位置とに同じ層であることをいう。Ｂの層と同層の層とは、例えば、主面１１ａに対してＺ軸方向に沿った距離が、Ｂの層と同じになる層である。
【００２０】
抵抗素子部８０は、選択ゲート電極ＳＧと同層であって、Ｘ−Ｙ平面に沿って延在する。抵抗素子部８０のＺ軸方向にみた面積や形状は、適宜選択される。抵抗素子部８０のＺ軸方向に沿った厚さは、例えば、選択ゲート電極ＳＧのＺ軸方向に沿った厚さと等しい。
【００２１】
非メモリ部ＰＵには、ダミー導電膜６５が設けられていてもよい。ダミー導電膜６５は、複数の電極膜６１（第１電極膜６１ａ）の少なくとも１つと同層の部分６５ｐを含む。例えば、Ｚ軸に沿った主面１１ａと積層体ＭＬの最上層の電極膜６１との距離は、Ｚ軸に沿った主面１１ａとダミー導電膜６５の最上層の部分６５ｐとの距離と、等しい。
【００２２】
非メモリ部ＰＵにダミー導電膜６５が設けられている場合、抵抗素子部８０は、このダミー導電膜６５の上であって、選択ゲート電極ＳＧと同層に形成される。実施形態では、ダミー導電膜６５が設けられている場合を例とする。
【００２３】
実施形態のように、抵抗素子部８０を選択ゲート電極ＳＧと同層に設けることで、抵抗素子部８０の形成が容易になる。例えば、抵抗素子部８０は、選択ゲート電極ＳＧと同一工程で製造してもよい。
【００２４】
また、抵抗素子部８０は、ダミー導電膜６５よりも上の層に形成される。したがって、抵抗素子部８０の配置や形状の設計自由度が増す。また、抵抗素子部８０にコンタクト電極７１ｐ及び７２ｐの形成する際、ダミー導電膜６５を掘り下げる必要はない。これにより、コンタクト電極７１ｐ及び７２ｐの製造が容易になる。
【００２５】
次に、メモリ部ＭＵの構成の例について詳しく説明する。
図１、図２及び図３に例示したように、不揮発性半導体記憶装置１１０においては、基板１１の主面１１ａに層間絶縁膜１３が設けられ、層間絶縁膜１３の上に絶縁膜１３ｇが設けられる。なお、絶縁膜１３ｇは、後述する周辺回路トランジスタ５１のゲート絶縁膜として機能する絶縁膜である。さらに、絶縁膜１３ｇの上に、後述の接続部導電層ＳＣＣが設けられ、接続部導電層ＳＣＣの上に積層体ＭＬが設けられる。
【００２６】
なお、図２及び図３においては電極膜６１が８枚描かれているが、積層体ＭＬにおいて、設けられる電極膜６１の数は任意である。
【００２７】
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）及び接続部導電層ＳＣＣには、任意の導電材料を用いることができる。例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００２８】
半導体ピラーＳＰのうち、積層体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体層でも良く、半導体ピラーＳＰのうちの積層体ＭＬを貫通する部分と、半導体ピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が、別の工程で形成され、これらの部分が電気的に接続されていても良い。
【００２９】
積層体ＭＬの最下部（例えば、基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａが設けられていてもよい。絶縁膜１５ａも積層体ＭＬに含むようにしてもよい。また、積層体ＭＬの最上部（例えば、基板１１から最も遠い側）の電極膜６１の上にさらに絶縁膜が設けられていてもよい。この絶縁膜も積層体ＭＬに含むようにしてもよい。これらの絶縁膜には、例えば酸化シリコンを用いることができる。
【００３０】
積層体ＭＬの上には選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）には、任意の導電材料を用いることができる。例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００３１】
積層体ＭＬと選択ゲート電極ＳＧとの間には、層間絶縁膜１６が設けられている。また、電極膜６１どうしをＹ軸方向に沿って分断する層間絶縁膜ＩＬＰが設けられている。層間絶縁膜ＩＬＰは、Ｘ軸方向に沿って延在する。本具体例では、この層間絶縁膜ＩＬＰは、さらに選択ゲート電極ＳＧをＹ軸方向に分断する。
【００３２】
そして、選択ゲート電極ＳＧ及び層間絶縁膜ＩＬＰの上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２配線ＷＲ２）とコンタクト電極２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。本具体例では、ソース線ＳＬは、Ｘ軸方向に沿った帯状の形状を有している。
【００３３】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１配線ＷＲ１）が設けられている。ビット線ＢＬは、例えば、Ｙ軸方向に沿った帯状の形状を有している。
【００３４】
ビット線ＢＬの上には、層間絶縁膜２５、層間絶縁膜２７及びパッシベーション膜２９が設けられる。
【００３５】
なお、層間絶縁膜１３、１６、１７、１８、１９、２３、２５及び２７には、例えば酸化シリコンを用いることができる。また、絶縁膜１３ｇにも、例えば酸化シリコンが用いられる。パッシベーション膜２９には、例えば窒化シリコンが用いられる。
【００３６】
不揮発性半導体記憶装置１１０においては、複数の半導体ピラーＳＰが設けられている。半導体ピラーＳＰの数は任意である。なお、本明細書において、複数の半導体ピラーを総称する場合には「半導体ピラーＳＰ」と言うことにする。また、特定の半導体ピラーを指す場合には、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素についても、上記と同様に表示するものとする。
【００３７】
本具体例においては、２本ずつの半導体ピラーＳＰは、基板１１の側で接続されている。
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する半導体接続部ＳＣをさらに備える。半導体接続部ＳＣは、第１半導体ピラーＳＰ１の一端と、第２半導体ピラーＳＰ２の一端と、を接続する。半導体接続部ＳＣには、半導体ピラーＳＰとなる材料を用いることができる。
【００３８】
第１半導体ピラーＳＰ１は、第１積層体ＭＬ１及び第１選択ゲート電極ＳＧ１をＺ軸方向に沿って貫通する。第１積層体ＭＬ１は、Ｚ軸方向に積層された複数の第１電極膜６１ａを含む。Ｚ軸方向に隣り合う２つの第１電極膜６１ａの間には第１電極間絶縁膜６２ａが設けられる。
【００３９】
第２半導体ピラーＳＰ２は、第２積層体ＭＬ２及び第２選択ゲート電極ＳＧ２をＺ軸方向に沿って貫通する。第２積層体ＭＬ２は、Ｙ軸に沿って第１積層体ＭＬ１と隣接する。第２積層体ＭＬ２は、Ｚ軸方向に積層された複数の第２電極膜６１ｂを含む。Ｚ軸方向に隣り合う２つの第２電極膜６１ｂの間には第２電極間絶縁膜６２ｂが設けられる。
【００４０】
図１に表したように、第１半導体接続部ＳＣ１によって接続された第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＳＣ２によって接続された第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００４１】
図２に例示したように、配線接続部ＭＵ２においては、Ｘ軸方向における一方の端において、電極膜６１は、コンタクト電極３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。
【００４２】
配線接続部ＭＵ２において、各電極膜６１はＸ軸方向に延在する。この延在した部分は引き出し配線６１０である。引き出し配線６１０のＸ軸方向に沿った長さは、Ｚ軸方向に沿った層ごとに異なっている。これにより、引き出し配線６１０のＸ軸方向における長さは階段状に変化する。そして、引き出し配線６１０は、Ｘ軸方向の一方の端で駆動回路と電気的に接続される。
【００４３】
これにより、基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定される。したがって、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルＭＣは、互いに独立して動作する。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【００４４】
接続部導電層ＳＣＣは、例えば、コンタクト電極３３によって接続部導電層のための配線に接続される。
【００４５】
選択ゲート電極ＳＧは、例えば、コンタクト配線３４によって、選択ゲート電極のための配線３５に接続される。配線３５の上には、層間絶縁膜２５が設けられ、層間絶縁膜２５の上には、配線３５に接続されるメタル配線２８ａが設けられている。
なお、コンタクト電極３１及び３４の側面は層間絶縁膜１８ｃで覆われている。
【００４６】
図１に表したように、半導体ピラーＳＰの半導体接続部ＳＣとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４７】
なお、図１に例示したように、第１半導体ピラーＳＰ１は、コンタクト電極ＶＡ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、コンタクト電極ＶＡ２によってビット線ＢＬに接続される。コンタクト電極ＶＡ１及びＶＡ２は、図２に例示したコンタクト電極２２に相当する。
【００４８】
図４は、メモリセルの構成を例示する模式的断面図である。
図４に表したように、半導体ピラーＳＰは、電極膜６１の側面６１ｓと対向する。また、電極膜６１と、半導体ピラーＳＰと、のあいだにメモリ膜ＭＦが設けられる。メモリ膜ＭＦは、半導体ピラーＳＰの周りをＺ軸に沿って囲むように設けられる。メモリ膜ＭＦにおいて、電極膜６１と、半導体ピラーＳＰと、が交差する部分に、メモリセルトランジスタが形成され、このメモリセルトランジスタのそれぞれがメモリセルＭＣとなる。
【００４９】
メモリ膜ＭＦは、外側絶縁膜４３（第１絶縁膜）と、記憶層４８（第２絶縁膜）と、内側絶縁膜４２（第３絶縁膜）と、を含む。外側絶縁膜４３は、記憶層４８と電極膜６１との間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。すなわち、メモリ膜ＭＦは、貫通ホールＴＨ内において、電極膜６１から半導体ピラーＳＰに向かう方向に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の順に積層される。
【００５０】
外側絶縁膜４３及び内側絶縁膜４２には、例えば酸化物を含む材料（酸化シリコン等）が用いられる。記憶層４８には、例えば窒化物を含む材料（窒化シリコン等）が用いられる。外側絶縁膜４３、記憶層４８及び内側絶縁膜４２は、それぞれ単層膜でも、積層膜でもよい。また、材料は上記に限らず、任意の材料を用いることができる。
【００５１】
メモリセルＭＣにおいて、記憶層４８は、半導体ピラーＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。すなわち、記憶層４８は、電荷蓄積層として機能する。
【００５２】
内側絶縁膜４２は、メモリセルＭＣのそれぞれにおいてトンネル絶縁膜として機能する。外側絶縁膜４３は、メモリセルＭＣのそれぞれにおいてブロック絶縁膜として機能する。
【００５３】
次に、非メモリ部ＰＵの構成の例について詳しく説明する。
図２及び図３に表したように、非メモリ部ＰＵは、すでに説明したダミー導電膜６５の上に設けられた抵抗素子部８０と、コンタクト電極７１ｐ及び７２ｐと、周辺回路部ＰＣＵと、を含む。周辺回路部ＰＣＵは、基板１１とダミー導電膜６５との間に設けられた周辺回路トランジスタ５１を含む。
【００５４】
基板１１の主面１１ａの側には素子分離絶縁層（ＳＴＩ：Shallow Trench Isolation）として層間絶縁膜１３が設けられる。また、層間絶縁膜１３によって、基板１１の主面１１ａの側の部分が分断される。ＳＴＩによって分断された基板１１の上に、絶縁膜１３ｇが設けられ、その上に周辺回路ゲート電極５２が設けられる。周辺回路ゲート電極５２に対向する絶縁膜１３ｇが、周辺回路トランジスタ５１のゲート絶縁膜となり、周辺回路ゲート電極５２が、周辺回路トランジスタ５１のゲート電極となる。
【００５５】
周辺回路ゲート電極５２は、例えば、メモリ部ＭＵの接続部導電層ＳＣＣと同層である。周辺回路ゲート電極５２には、例えば、メモリ部ＭＵの接続部導電層ＳＣＣとなる材料と同じ材料が用いられる。
【００５６】
周辺回路ゲート電極５２は、例えば、コンタクト電極７３ｐを介して、配線７３に接続される。
【００５７】
基板１１（シリコン基板）のうちの、周辺回路部ＰＣＵの別の一部となる部分が、コンタクト電極７４ｐを介して配線７４に接続される。
【００５８】
コンタクト電極７３ｐ及び７４ｐは、ダミー導電膜６５をＺ軸方向に沿って貫通する。コンタクト電極７３ｐとダミー導電膜６５との間には層間絶縁膜７３Ｉが設けられる。コンタクト電極７４ｐとダミー導電膜６５との間には層間絶縁膜７４Ｉが設けられる。
【００５９】
図３に表したように、非メモリ部ＰＵにおいて、ダミー導電膜６５の上に層間絶縁膜１６が設けられ、層間絶縁膜１６の上に抵抗素子部８０が設けられる。抵抗素子部８０は、メモリ部ＭＵの選択ゲート電極ＳＧと同層に設けられる。抵抗素子部８０は、ダミー導電膜６５の上、すなわち積層体ＭＬの最上層よりも上に形成されている。したがって、抵抗素子部８０の上に設けられるコンタクト電極７１ｐ及び７２ｐのＺ軸方向に沿った深さは、層間絶縁膜１８を貫通する深さで済むことになる。
【００６０】
図５は、抵抗素子部の模式的平面図である。
抵抗素子部８０は、選択ゲート電極ＳＧと同層に設けられ、Ｚ軸方向にみて、所定の面積及び所定の形状で設けられている。抵抗素子部８０の抵抗値は、抵抗素子部８０に用いられる材料の不純物濃度によって設定される。
【００６１】
例えば、抵抗素子部８０及び選択ゲート電極ＳＧが多結晶シリコンを含む場合、抵抗素子部８０における不純物濃度は、選択ゲート電極ＳＧにおける不純物濃度よりも低くなっている。これにより、抵抗素子部８０の材料が、選択ゲート電極ＳＧの材料と同じであっても、選択ゲート電極ＳＧよりも抵抗値を高くして、抵抗素子として機能させることができる。
【００６２】
また、選択ゲート電極ＳＧの低抵抗化等のため、選択ゲート電極ＳＧにはシリサイドが含まれる。この場合、抵抗素子部８０にはシリサイドが含まれないようにする。これにより、抵抗素子部８０の抵抗値を、選択ゲート電極ＳＧの抵抗値よりも高くして、抵抗素子として機能させることができる。
【００６３】
また、例えばコンタクト電極７１ｐ及び７２ｐのＸ−Ｙ平面に沿った間隔によって抵抗素子部８０の抵抗値を設定してもよい。
【００６４】
上記のように、実施形態において、抵抗素子部８０は、積層体ＭＬの層構造よりも上に配置されている。このため、コンタクト電極７１ｐ及び７２ｐの配置や、コンタクト電極７１ｐ及び７２ｐを含む配線のレイアウトを容易にすることができる。
【００６５】
例えば、抵抗素子部８０が積層体ＭＬの層構造の下側や、積層体ＭＬよりも下に配置されていると、コンタクト電極７１ｐ及び７２ｐを深く形成する必要がある。この場合、コンタクト電極７１ｐ及び７２ｐを含む引き出し配線の設計の制約が多くなり、配線をレイアウトすための専有面積の増加につながる。実施形態では、配線レイアウトの設計自由度が高いため、配線をレイアウトするための専有面積を縮小化することができる。これにより、非メモリ部ＰＵを小さくすることができ、不揮発性半導体記憶装置１１０の小型化を図ることができる。
【００６６】
次に、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
図６〜図９は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
なお、これらの図において、メモリ部ＭＵになる領域をメモリ領域ＭＵＲ（第１領域）、非メモリ部ＰＵになる領域を非メモリ領域ＰＵＲ（第２領域）とする。また、基板１１において、マトリクスメモリセル部ＭＵ１が設けられる領域をマトリクスメモリセル領域ＭＵ１Ｒとし、配線接続部ＭＵ２が設けられる領域を配線接続領域ＭＵ２Ｒとする。
【００６７】
先ず、図６に表したように、シリコン基板などの基板１１の主面１１ａの上に、周辺回路トランジスタ５１を含む周辺回路部ＰＣＵを形成する。例えば、基板１１の主面１１ａにＳＴＩとなる層間絶縁膜１３を形成し、これにより、基板１１の主面１１ａの側において分断された半導体層が形成される。半導体層の表面に絶縁膜１３ｇを形成し、その上に導電膜を形成する。この導電膜は、周辺回路ゲート電極５２及び接続部導電層ＳＣＣとなる。この導電膜には、例えばポリシリコンが用いられる。
【００６８】
非メモリ領域ＰＵＲにおいて、この導電膜を所定の形状に加工し、周辺回路ゲート電極５２を形成する。周辺回路ゲート電極５２を介して半導体層に不純物をドープして、拡散領域を形成する。これにより、周辺回路トランジスタ５１が形成される。そして、周辺回路トランジスタ５１を覆うように、層間絶縁膜５３を形成する。
【００６９】
一方、マトリクスメモリセル領域ＭＵ１Ｒにおいては、上記の導電膜によって接続部導電層ＳＣＣが形成される。接続部導電層ＳＣＣのうち、半導体接続部ＳＣが形成される領域に溝を形成する。溝のＺ軸方向の深さは、例えば１００ナノメートル（ｎｍ）である。溝を形成した後は、溝の内部及び接続部導電層ＳＣＣの上に埋め込み犠牲膜ＳＣｓｆを形成する。埋め込み犠牲膜ＳＣｓｆには、例えば窒化シリコンが用いられる。その後、埋め込み犠牲膜ＳＣｓｆの表面を例えばＲＩＥ（Reactive Ion Etching）法によってエッチングする。この際、溝の内部には埋め込み犠牲膜ＳＣｓｆが残るようにエッチングの時間調整を行う。
【００７０】
次に、接続部導電層ＳＣＣ、犠牲膜ＳＣｓｆ、周辺回路トランジスタ５１及び層間絶縁膜５３の上に、絶縁膜１５ａを形成する。絶縁膜１５ａには例えば酸化シリコンが用いられる。
【００７１】
さらに、層間絶縁膜５３の上に、例えば、不純物が添加されたドープト・ポリシリコン膜６１ｆ（導電材料膜）と、不純物が添加されていないノンドープ・ポリシリコン膜６２ｆと、を交互に繰り返して堆積して、積層体ＭＬの母体となる積層膜を形成する。ドープト・ポリシリコン膜６１ｆの不純物には、例えば燐（Ｐ）が用いられる。不純物濃度は、例えば３×１０２０ａｔｏｍｓ／ｃｍ３である。ドープト・ポリシリコン膜６１ｆ及びノンドープ・ポリシリコン膜６２ｆは、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成される。
【００７２】
ドープト・ポリシリコン膜６１ｆと、ノンドープ・ポリシリコン膜６２ｆと、の積層膜は、非メモリ領域ＰＵＲにも形成される。非メモリ領域ＰＵＲに形成された積層膜は、ダミー導電膜６５の母体となる。
【００７３】
さらに、この積層膜の上に、層間絶縁膜１６を形成し、その上に選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成し、その上に、層間絶縁膜１８を形成する。選択ゲート電極膜ＳＧｆには、例えば、不純物が添加されたポリシリコンを用いることができる。
【００７４】
選択ゲート電極膜ＳＧｆは、非メモリ領域ＰＵＲにも形成される。非メモリ領域ＰＵＲに形成された選択ゲート電極膜ＳＧｆは、抵抗素子部８０の母体となる。
実施形態では、ドープト・ポリシリコン膜６１ｆ及びノンドープ・ポリシリコン膜６２ｆを含む積層膜、層間絶縁膜１６、選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１８を、導電膜積層体ＭＬＳということにする。
【００７５】
次に、図７に表したように、導電膜積層体ＭＬＳに、リソグラフィ法とＲＩＥ法により、溝ＴＲ１を形成し、この溝ＴＲ１に絶縁膜ＴＲ１ｆを埋め込む。絶縁膜ＴＲ１ｆには、例えば窒化シリコンまたは酸化シリコンが用いられる。絶縁膜ＴＲ１ｆは、電極膜６１どうしを分断する層間絶縁膜ＩＬＰとなる。
【００７６】
次に、導電膜積層体ＭＬＳに、リソグラフィ法とＲＩＥ法により、貫通ホールＴＨを形成する。貫通ホールＴＨの形成によって、貫通ホールＴＨの内壁にドープト・ポリシリコン膜６１ｆの側面が露出する。その後、例えば、熱燐酸溶液（例えば、１５０℃）を用い、貫通ホールＴＨを介して、埋め込み犠牲膜ＳＣｓｆを除去する。これにより、２つの貫通ホールＴＨの下部が連通する。
【００７７】
次に、メモリ領域ＭＵＲにおけるノンドープ・ポリシリコン膜６２ｆを除去する。これには、例えば、アルカリ系の薬液が用いることができる。なお、積層されている複数のドープト・ポリシリコン膜６１ｆは、絶縁膜ＴＲ１ｆ（層間絶縁膜ＩＬＰ）で支持される。
【００７８】
このとき、非メモリ領域ＰＵＲにおけるノンドープ・ポリシリコン膜６２ｆは除去せず、そのまま残す。非メモリ領域ＰＵＲにおけるドープト・ポリシリコン膜６１ｆが、ダミー導電膜６５の第１ダミー膜６１ｄになり、非メモリ領域ＰＵＲにおけるノンドープ・ポリシリコン膜６２ｆが、ダミー導電膜６５の第２ダミー膜６２ｄになる。すなわち、ダミー導電膜６５が形成される。
【００７９】
そして、本具体例では、ドープト・ポリシリコン膜６１ｆに含まれる不純物が、工程中の熱処理などによってノンドープ・ポリシリコン膜６２ｆに拡散し、ドープト・ポリシリコン膜６１ｆ（第１ダミー膜６１ｄ）と、ノンドープ・ポリシリコン膜６２ｆ（第２ダミー膜６２ｄ）と、は、例えば一体化する。すなわち、本具体例では、ダミー導電膜６５は、一体化した導電膜となり、第１ダミー膜６１ｄと第２ダミー膜６２ｄとの境界が不明確になる場合がある。
【００８０】
次に、複数のドープト・ポリシリコン膜６１ｆどうしの間に、例えば、シリコン酸化膜を例えばＣＶＤ法により形成する。このシリコン酸化膜が電極間絶縁膜６２になり、ドープト・ポリシリコン膜６１ｆが電極膜６１となる。これにより、積層体ＭＬが形成される。
【００８１】
その後、例えば、希フッ酸処理により、貫通ホールＴＨの内部の側面に堆積したシリコン酸化膜を除去する。
【００８２】
次に、上記の希フッ酸処理に連続して、メモリ膜ＭＦを形成する。メモリ膜ＭＦは、例えば酸化シリコンによる外側絶縁膜４３及び内側絶縁膜４２の間に、例えば窒化シリコンによる記憶層４８を設けた、いわゆるＯＮＯ構造の膜である（図４参照）。さらに、メモリ膜ＭＦの形成に連続して、半導体ピラーＳＰとなる半導体ピラー膜ＳＰｆを形成する。そして、半導体ピラー膜ＳＰｆとして、例えばポリシリコン膜を形成する。
【００８３】
次に、図８に表したように、貫通ホールＴＨに埋め込まれている半導体ピラー膜ＳＰｆの一部を例えばＲＩＥ法により後退させた後に、貫通ホールＴＨの上部の空間に、半導体ピラーコンタクト部ＳＰＣとなるポリシリコン膜（例えば不純物が添加されたポリシリコン膜）で埋め込み、平坦化する。これにより、Ｕ字形状を有するメモリストリングが形成される。
【００８４】
次に、配線接続領域ＭＵ２Ｒにおいて、レジスト膜のスリミングとＲＩＥとを繰り返すことにより、電極膜６１の端部を階段状に加工する。この加工後は、配線接続領域ＭＵ２Ｒにおける階段状に加工された電極膜６１の端部は露出している。
【００８５】
次いで、例えば、熱燐酸溶液（例えば、１５０℃）を用い、溝ＴＲ１に埋め込まれた絶縁膜ＴＲ１ｆを除去する。これにより、溝ＴＲ１の内壁に選択ゲート電極ＳＧの端部、及び電極膜６１の端部が露出する。その後、溝ＴＲ１の内部及び配線接続領域ＭＵ２Ｒに金属（コバルト、ニッケル等）を堆積させ、熱処理を行う。これにより、配線接続領域ＭＵ２Ｒにおいて露出する選択ゲート電極ＳＧの端部、電極膜６１の端部、及び溝ＴＲ１の内壁に露出する電極膜６１の端部に、シリサイドが形成される。シリサイドを形成した後は、層間絶縁膜６２の端部に残った金属を除去する。
【００８６】
次に、コンタクト電極７３ｐが形成される部分の積層膜（層間絶縁膜１８ａ、層間絶縁膜１８、ダミー選択ゲート電極ＳＧｄ、層間絶縁膜１６及びダミー導電膜６５）に開口部７３ｏを形成し、コンタクト電極７４ｐが形成される部分の積層膜（層間絶縁膜１８ａ、層間絶縁膜１８、ダミー選択ゲート電極ＳＧｄ、層間絶縁膜１６及びダミー導電膜６５）に開口部７４ｏを形成する。開口部７３ｏを形成することにより、選択ゲート電極膜ＳＧｆは分割され、非メモリ領域ＰＵＲ側の選択ゲート電極膜ＳＧｆは抵抗素子部８０になる。
【００８７】
ここで、先の工程で、選択ゲート電極ＳＧにはシリサイドが含まれているが、抵抗素子部８０にはシリサイドは含まれていない。これにより、同じ選択ゲート電極膜ＳＧｆから形成された選択ゲート電極ＳＧ及び抵抗素子部８０であっても、抵抗素子部８０の抵抗値が、選択ゲート電極ＳＧの抵抗値よりも高くなる。また、抵抗素子部８０にはシリサイドが形成されないため、抵抗素子部８０のＺ軸方向からみた面積を増加させずに済む。
【００８８】
次に、例えばプラズマＣＶＤ法を用い層間絶縁膜１９となるシリコン酸化膜を形成した後、配線接続領域ＭＵ２Ｒにおいては、電極膜６１に接続されるコンタクト電極３１のためのコンタクトホール３１ｏ、及び、接続部導電層ＳＣＣに接続されるコンタクト電極３３のためのコンタクトホール３３ｏを形成する。さらに、非メモリ領域ＰＵＲにおいては、抵抗素子部８０に接続されるコンタクト電極７１ｐのための開口部７１ｏ、及び、コンタクト電極７２ｐのための開口部７２ｏを形成する。
【００８９】
次に、層間絶縁膜１９及び層間絶縁膜１８ａのうちのソース線ＳＬとなる部分に溝ＳＬｔを形成する。そして、層間絶縁膜１９及び層間絶縁膜１８ａのうちの選択ゲート電極ＳＧと接続されるコンタクト配線３４となる部分に溝３４ｔを形成する。そして、層間絶縁膜１９及び層間絶縁膜１８ａのうちの、コンタクト電極３１、３３、７１ｐ、７２ｐ、７３ｐ及び７４ｐのそれぞれの接続部分となる部分に、それぞれ、溝３１ｔ、３３ｔ、７１ｔ、７２ｔ、７３ｔ及び７４ｔを形成する。
【００９０】
次に、図９に表したように、溝ＳＬｔ、３４ｔ、３１ｔ、３３ｔ、７１ｔ、７２ｔ、７３ｔ及び７４ｔ、コンタクトホール３１ｏ及び３３ｏ、開口部７１ｏ、７２ｏ及び７３ｏの残余の空間、並びに、開口部７４ｏの残余の空間に導電膜を埋め込む。この導電膜には、例えば、Ｔｉ膜−ＴｉＮ膜−Ｗ膜の積層膜が用いられる。そして、導電膜の上面をＣＭＰ（Chemical Mechanical Polishing）法により除去する。このように、デュアルダマシン工程により、コンタクトプラグと配線とが同時に形成される。
【００９１】
そして、導電膜の上に、ビット線ＢＬ、及び、ビット線ＢＬと同層の配線（ワード配線３２、配線３５、７１、７２、７３及び７４）の形成、層間絶縁膜２５の形成、メタル配線２８ａ、２８ｂ、２８ｃ及び２８ｄの形成、層間絶縁膜２７の形成、パッシベーション膜２９（例えばシリコン窒化膜）の形成、を行う（図２参照）。これにより、不揮発性半導体記憶装置１１０が完成する。
【００９２】
このように、本実施形態に係る製造方法は、上記の不揮発性半導体記憶装置１１０の製造方法に係る。本製造方法は、以下の工程を含むことができる。
図１１は、不揮発性半導体記憶装置の製造方法の工程を例示するフローチャートである。
すなわち、図１１に表したように、本製造方法は、前記主面の上に、前記第１軸に沿って積層された複数の導電材料膜と、前記第１軸に沿って隣り合う２つの前記導電材料膜のそれぞれのあいだに設けられた層間絶縁膜と、を含む導電膜積層体を形成する工程（第１ステップ：ステップＳ１０１）と、前記導電膜積層体の前記メモリ部になる第１領域において、前記複数の導電材料膜の側面を露出させる工程（第２ステップ：ステップＳ１０２）と、前記第１領域において、前記複数の導電材料膜の側面と対向する前記第１半導体層及び前記側面と前記第１半導体層とのあいだに設けられるメモリ膜を形成する工程（第３ステップ：ステップＳ１０３）と、前記導電膜積層体の前記非メモリ部になる第２領域において、前記複数の導電材料膜のうちの最上層の前記導電材料膜の一部に前記抵抗素子部を形成する工程（第４ステップ：ステップＳ１０４）と、を含むことができる。
【００９３】
また、前記抵抗素子部を形成する工程（第４ステップ：ステップＳ１０４）は、前記複数の導電材料膜のうち、前記第１領域に含まれる最上層の導電材料膜を、前記半導体層の導通を制御する選択ゲート電極にする工程を含むことができる。
【００９４】
また、本製造方法において、前記導電材料膜として多結晶シリコンを用いることができる。そして、前記抵抗素子部を形成する工程（第４ステップ：ステップＳ１０４）は、前記導電材料膜の前記第２領域に含まれる部分における不純物濃度を、前記導電材料膜の前記第１領域に含まれる部分における不純物濃度よりも低くする工程を含むことができる。
【００９５】
また、前記第１メモリ膜を形成する工程（第３ステップ：ステップＳ１０３）は、前記導電材料膜の前記第１領域に含まれる部分にシリサイドを形成する工程を含むことができる。
【００９６】
なお、上記説明した製造方法では、シリサイドの有無によって、選択ゲート電極ＳＧの抵抗値よりも抵抗素子部８０の抵抗値を高くしたが、抵抗素子部８０のシリサイドの含有量を、選択ゲート電極ＳＧのシリサイドの含有量よりも少なくするようにしてもよい。
【００９７】
また、開口部７３ｏを形成することにより、選択ゲート電極膜ＳＧｆを分割して抵抗素子部８０を形成した後、抵抗素子部の不純物濃度を調整して、抵抗値を設定するようにしてもよい。例えば、抵抗素子部８０における不純物濃度を、選択ゲート電極ＳＧにおける不純物濃度よりも低くするよう調整すれば、抵抗素子部８０の抵抗値を、選択ゲート電極ＳＧの抵抗値よりも高くして、抵抗素子として機能させることができるようになる。
【００９８】
このような不揮発性半導体記憶装置１１０の製造方法では、選択ゲート電極ＳＧを形成する選択ゲート電極膜ＳＧｆを利用して、積層体ＭＬよりも上の層に抵抗素子部８０を形成することができる。すなわち、抵抗素子部８０は、選択ゲート電極ＳＧと同じ製造工程で形成される。また、抵抗素子部８０と接続されるコンタクト電極７１ｐ及び７２ｐを形成する際には、浅い開口部７１ｏ及び７２ｏを形成するだけで済むことから、コンタクト電極７１ｐ及び７２ｐのレイアウトを容易にすることができる。また、コンタクト電極７１ｐ及び７２ｐを細線化を図ることもできる。
このように、コンタクト電極７１ｐ及び７２ｐを含む配線の設計自由度が高く、非メモリ部ＰＵを縮小して、不揮発性半導体記憶装置１１０の全体の小型化を図ることが可能になる。
【００９９】
（第２の実施形態）
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図１０においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
すなわち、図１０には、本実施形態に係る不揮発性半導体記憶装置１２０におけるメモリ部ＭＵ及び非メモリ部ＰＵが例示されている。
【０１００】
不揮発性半導体記憶装置１２０における非メモリ部ＰＵ、及び、メモリ部ＭＵの配線接続部ＭＵ２の構成は不揮発性半導体記憶装置１１０と同様とすることができるので説明を省略する。
【０１０１】
図１０に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体接続部ＳＣが設けられず、半導体ピラーＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。
【０１０２】
不揮発性半導体記憶装置１２０のメモリ部ＭＵにおいては、積層体ＭＬの上に上部選択ゲート電極ＵＳＧ（第１選択ゲート電極ＳＧ１であり、例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層体ＭＬの下に下部選択ゲート電極ＬＳＧ（第２選択ゲート電極ＳＧ２であり、例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。上部選択ゲート電極ＵＳＧは、導電膜の一例である。
【０１０３】
不揮発性半導体記憶装置１２０の非メモリ部ＰＵにおいては、抵抗素子部８０が設けられている。抵抗素子部８０は、上部選択ゲート電極ＵＳＧと同層に設けられている。
【０１０４】
このような直線上のＮＡＮＤストリングが設けられた不揮発性半導体記憶装置１２０であっても、抵抗素子部８０を上部選択ゲート電極ＵＳＧと同層に設けることで、抵抗素子部８０に接続するコンタクト電極７１ｐ及び７２ｐの製造が容易になる。また、抵抗素子部８０に接続するコンタクト電極７１ｐ及び７２ｐの配置や、配線レイアウトの設計自由度が増す。これにより、非メモリ部ＰＵを小さくすることができる。
【０１０５】
実施形態によれば、小型化が可能な不揮発性半導体記憶装置及び製造方法が提供される。
【０１０６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体ピラー、半導体接続部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線、ダミー導電膜、ダミー電極、コンタクト電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０７】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１１…基板、１１ａ…主面、４２…内側絶縁膜、４３…外側絶縁膜、４８…記憶層、６１…電極膜、６２…電極間絶縁膜、６５…ダミー導電膜、７１ｐ、７２ｐ…コンタクト電極、８０…抵抗素子部、１１０，１２０…不揮発性半導体記憶装置、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＦ…メモリ膜、ＭＬ…積層体、ＭＬＳ…導電膜積層体、ＭＵ…メモリ部、ＭＵ２…配線接続部、ＰＣＵ…周辺回路部、ＰＵ…非メモリ部、ＳＧ，ＳＧ１〜ＳＧ４…選択ゲート電極、ＳＧＤ…ドレイン側選択ゲート電極、ＳＧＳ…ソース側選択ゲート電極、ＳＬ…ソース線、ＳＰ，ＳＰ１〜ＳＰ４…半導体ピラー、ＴＨ…貫通ホール、ＴＲ１…溝、ＵＳＧ…上部選択ゲート電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたメモリ部と、
前記基板上に設けられ前記基板の主面に対して平行な面内で前記メモリ部と並ぶ非メモリ部と、
を備え、
前記メモリ部は、
前記主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記第１軸に沿って隣り合う２つの前記電極膜の間に設けられた電極間絶縁膜と、を含む積層体と、
前記積層体を前記第１軸に沿って貫通し、前記複数の電極膜の側面に対向する半導体層と、
前記複数の電極膜と前記半導体層との間に設けられ、前記半導体層の周りを前記第１軸に沿って囲むメモリ膜と、
前記半導体層の導通を制御する選択ゲート電極であって、多結晶シリコンを含み、前記積層体の上に設けられ、前記積層体と離間する導電膜と、
を含み、
前記非メモリ部は、
前記導電膜と同層であって多結晶シリコンを含み、前記導電膜の不純物濃度よりも低い不純物濃度を有する抵抗素子部と、
前記抵抗素子部の上に設けられ前記抵抗素子部と導通するコンタクト電極と、
を含み、
前記導電膜は、シリサイドを含み、
前記抵抗素子部は、前記導電膜に含まれるシリサイドの含有量よりも低い含有量でシリサイドを含む、または、シリサイドを含まないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
基板と、
前記基板上に設けられたメモリ部と、
前記基板上に設けられ前記基板の主面に対して平行な面内で前記メモリ部と並ぶ非メモリ部と、
を備え、
前記メモリ部は、
前記主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記第１軸に沿って隣り合う２つの前記電極膜の間に設けられた電極間絶縁膜と、を含む積層体と、
前記複数の電極膜の側面に対向する半導体層と、
前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、
前記積層体の上に設けられ、前記積層体と離間する導電膜と、
を含み、
前記非メモリ部は、前記導電膜と同層の抵抗素子部を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記半導体層は、前記積層体を前記第１軸に沿って貫通し、
前記メモリ膜は、前記半導体層の周りを前記第１軸に沿って囲むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記導電膜は、前記半導体層の導通を制御する選択ゲート電極であることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記導電膜及び前記抵抗素子部は、多結晶シリコンを含み、
前記抵抗素子部における不純物濃度は、前記導電膜における不純物濃度よりも低いことを特徴とする請求項２〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記導電膜は、シリサイドを含み、
前記抵抗素子部は、前記導電膜に含まれるシリサイドの含有量よりも低い含有量でシリサイドを含む、または、シリサイドを含まないことを特徴とする請求項２〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記非メモリ部は、前記抵抗素子部の上に設けられ前記抵抗素子部と導通するコンタクト電極を含むことを特徴とする請求項２〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１】
基板と、
前記基板上に設けられたメモリ部と、
前記基板上に設けられ前記基板の主面に対して平行な面内で前記メモリ部と並ぶ非メモリ部と、
を備え、
前記メモリ部は、
前記主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記第１軸に沿って隣り合う２つの前記電極膜の間に設けられた電極間絶縁膜と、を含む積層体と、
前記積層体を前記第１軸に沿って貫通し、前記複数の電極膜の側面に対向する半導体層と、
前記複数の電極膜と前記半導体層との間に設けられ、前記半導体層の周りを前記第１軸に沿って囲むメモリ膜と、
前記半導体層の導通を制御する選択ゲート電極であって、多結晶シリコンを含み、前記積層体の上に設けられ、前記積層体と離間する導電膜と、
を含み、
前記非メモリ部は、
前記導電膜と同層であって多結晶シリコンを含み、前記導電膜の不純物濃度よりも低い不純物濃度を有する抵抗素子部と、
前記抵抗素子部の上に設けられ前記抵抗素子部と導通するコンタクト電極と、
を含み、
前記導電膜は、シリサイドを含み、
前記抵抗素子部は、前記導電膜に含まれるシリサイドの含有量よりも低い含有量でシリサイドを含む、または、シリサイドを含まないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
基板と、
前記基板上に設けられたメモリ部と、
前記基板上に設けられ前記基板の主面に対して平行な面内で前記メモリ部と並ぶ非メモリ部と、
を備え、
前記メモリ部は、
前記主面に対して垂直な第１軸に沿って積層された複数の電極膜と、前記第１軸に沿って隣り合う２つの前記電極膜の間に設けられた電極間絶縁膜と、を含む積層体と、
前記複数の電極膜の側面に対向する半導体層と、
前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、
前記積層体の上に設けられ、前記積層体と離間する導電膜と、
を含み、
前記非メモリ部は、前記導電膜と同層の抵抗素子部を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記半導体層は、前記積層体を前記第１軸に沿って貫通し、
前記メモリ膜は、前記半導体層の周りを前記第１軸に沿って囲むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記導電膜は、前記半導体層の導通を制御する選択ゲート電極であることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記導電膜及び前記抵抗素子部は、多結晶シリコンを含み、
前記抵抗素子部における不純物濃度は、前記導電膜における不純物濃度よりも低いことを特徴とする請求項２〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記導電膜は、シリサイドを含み、
前記抵抗素子部は、前記導電膜に含まれるシリサイドの含有量よりも低い含有量でシリサイドを含む、または、シリサイドを含まないことを特徴とする請求項２〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記非メモリ部は、前記抵抗素子部の上に設けられ前記抵抗素子部と導通するコンタクト電極を含むことを特徴とする請求項２〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−５５１４２（Ｐ２０１３−５５１４２Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０９４３（Ｐ２０１１−１９０９４３）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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