【課題】従来よりも反りの値を低減させたIII族窒化物エピタキシャル基板を提供することを目的とする。
【解決手段】Ｓｉ基板と、上記Ｓｉ基板上に形成された超格子積層体と、上記超格子積層体上にエピタキシャル成長されたIII族窒化物積層体とを具え、上記超格子積層体が、上記Ｓｉ基板側からAlN材料を含む第１層、Al_xGa_1-xN(0＜x＜1)材料を含む第２層、およびAl_yGa_１−yN(0≦y＜1)材料を含む第３層（但し、第２層のAl組成xおよび第３層のAl組成ｙは、y＜xの関係を有する）を順に有する積層体を複数組そなえることを特徴とする。 （もっと読む）

【課題】本発明は、ソース電極およびドレイン電極の熱耐久性を向上させて、かつ製造過程においてオーミック性に与える不安定要因を取り除き信頼性および量産性の高いＧａＮ系ＨＥＭＴを提供する。
【解決手段】ＧａＮ系ＨＥＭＴは、基板と、窒化ガリウム系半導体と、融点が３０００℃と高融点金属のタンタルと低融点金属のアルミニウムが前記窒化ガリウム系半導体上に積層されてなる前記ソースおよび前記ドレイン電極を備えている。前記ソース電極および前記ドレイン電極は、前記タンタルと前記アルミニウムの積層膜厚の比（前記アルミニウム膜厚／前記タンタル膜厚）を１０以上にし、積層後のアニール処理温度が５１０℃以上、６００℃未満で処理されて成る。 （もっと読む）

【課題】出力を大きくすることが可能な半導体装置を提供すること。
【解決手段】半導体基板１０上に設けられ、ソースパッド１２ａと、ソースパッド１２ａと接続された一端から他端に向けて長さが小さくなる階段状の側部１２ｃを有するソースフィンガー１２ｂと、を含むソース電極１２と、ドレインパッド１４ａと、ドレインパッド１４ａと接続された一端から他端に向けて長さが小さくなり、側部１２ｃと対向する側部１４ｃを有するドレインフィンガー１４ｂと、を含むドレイン電極１４と、ソースフィンガー１２ｂの段差１２ｄと、ドレインフィンガー１４ｂの段差１４ｄとの間に屈曲部１６ｃを有し、ソースフィンガー１２ａ及びドレインフィンガー１４ａに沿って屈曲するゲート電極１６と、を具備し、側部１２ｃの形状と側部１４ｃの形状とは、ソースフィンガー１２ｂの他端とドレインフィンガー１４ｂの他端とを結ぶ線分９の中点に対して対称である半導体装置。 （もっと読む）

【課題】ＧａＮ系半導体層内に形成される電子トラップ濃度を低減する。
【解決手段】Ｓｉ基板１０上に接して形成されたＡｌＮを主成分とする下地層１２と、前記下地層１２上に形成され、前記下地層１２上に形成され、前記下地層１２から圧縮応力を受ける第１バッファ層１４と、前記第１バッファ層１４上に形成された第２バッファ層１６と、前記第２バッファ層１６上に形成されたＡｌの組成比が０．１以下のＧａＮ系半導体層１８と、を具備し、前記第２バッファ層１６における前記第１バッファ層１４側の面の結晶軸長に対し前記第１バッファ層１４と反対の面の結晶軸長が前記ＧａＮ系半導体層１８に近く、前記第２バッファ層１６の伝導帯底エネルギーが前記ＧａＮ系半導体層１８より高い半導体装置。 （もっと読む）

【課題】反りの小さな半導体基板および半導体装置を提供する。
【解決手段】Ｓｉ基板１０上に接して形成されたＸ線回折による（００２）面のロッキングカーブ半値幅が１５００秒以下のＡｌＮ層１２と、ＡｌＮ層１２上に形成されたＧａＮ系半導体層１４と、を具備する半導体基板であって、その反りの曲率半径は±２５ｍ以上であり、反り量は、半導体基板の大きさを４インチとした場合、±５０μｍ以下である。ＧａＮ系半導体層１４はＡｌＮ層１２から圧縮応力を受ける。 （もっと読む）

【課題】ＧａＮ系半導体層のグレインサイズを大型化することが可能な半導体装置を提供すること。
【解決手段】本発明は、（１１１）面から０．１度以下のオフ角度で傾斜した面を主面とするＳｉ基板１０と、Ｓｉ基板１０の主面に接して設けられ、（００２）面のＸ線回折におけるロッキングカーブの半値幅が２０００ｓｅｃ以下であるＡｌＮ層１２と、ＡｌＮ層１２上に設けられたＧａＮ系半導体層２０と、を備える半導体装置１００である。 （もっと読む）

【課題】好適なＡｌＮ層を成長することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、Ｎ原料を供給せずにＡｌ原料を供給するステップと、Ａｌ原料を供給するステップの後にＡｌ原料とＮ原料とを供給するステップとを行って、Ｓｉからなる基板１０上にＡｌＮ層１２を成長する工程と、ＡｌＮ層１２を成長する工程の後に、ＡｌＮ層１２上にＧａＮ系半導体層２１を成長する工程と、を有し、ＡｌＮ層１２を成長する工程は、ＡｌＮ層１２の膜厚をｘ、ＡｌＮ層１２の（００２）面ロッキングカーブの半値幅をｙとすると、
７６５００／ｘ^０．８１＜ｙ＜５３８００／ｘ^０．８３
となるＡｌＮ層１２を成長する工程である半導体装置の製造方法である。 （もっと読む）

【課題】高耐圧化した窒化物半導体装置を提供する。
【解決手段】窒化物半導体装置２００は、シリコン基板２０１上に形成されたバッファ層２２０と、バッファ層２２０上に形成された第１の窒化物超格子層２０４ａと、第１の窒化物超格子層２０４ａ上に形成された活性領域層２３０とを備え、バッファ層２２０は、不純物がドープされた第２の窒化物超格子層２０４ｂと、第２の窒化物超格子層２０４ｂ上に形成され、不純物がドープされた第１の窒化物半導体層２０５と、第１の窒化物半導体層２０５上に形成され、第１の窒化物半導体層２０５よりもＡｌ組成及び不純物の濃度が高い第２の窒化物半導体層２０６とを有する。 （もっと読む）

【課題】シリコン基板上に優れた結晶性の窒化物半導体層が形成された窒化物半導体装置を提供する。
【解決手段】シリコン基板１０と、シリコン基板１０に接するとともにシリコン基板１０上の一部分に形成された窒化シリコンからなる選択成長マスク層２０とを備え、選択成長マスク層２０が形成されていないシリコン基板１０上に、当該シリコン基板１０に接するように窒化物半導体層３０が形成されている。 （もっと読む）

【課題】オン抵抗が低く耐圧および信頼性が高い電界効果トランジスタを提供する。
【解決手段】基板１上に形成されたキャリア走行層３と、前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層４ａ、４ｂと、前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部５と、前記キャリア供給層上に形成されたドレイン電極１１と、前記リセス部に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極７と、前記リセス部の底面と前記ゲート電極との間に形成された第１絶縁膜６と、前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜８ａとを備える。 （もっと読む）

【課題】 発光効率が高く信頼性の高い窒化物半導体発光素子を提供する。
【解決手段】本発明の実施の形態の窒化物半導体素子は、第１の主面上の面内方向に形成された複数の凸部１ａと、隣接する前記凸部の間の凹部１ｂと、を有する基板１と、前記基板１の前記凹部１ａ及び前記凸部１ｂ上に形成されたＡｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０≦ｘ１≦１）第１埋込層２と、前記第１埋込層２上に形成されたＩｎ_ｙＡｌ_ｚＧａ_{１−ｙ−ｚ}Ｎ（０＜ｙ≦１、０≦ｚ≦１）埋込層３と、前記埋込層３上に形成されたＡｌ_ｘ２Ｇａ_１−ｘ２Ｎ（０≦ｘ２≦１）第２埋込層４と、を備える。前記第１埋込層２の前記凹部１ｂの上に形成された部分と、前記第１埋込層２の前記凸部１ａの上に形成された部分とは、互いに結合しない。前記埋込層３の前記凹部１ｂの上に形成された部分と、前記埋込層３の前記凸部１ａの上に形成された部分とは、互いに結合している。 （もっと読む）

【課題】ＬＥＤや高電子移動度トランジスタなどのデバイス用として有用なＩＩＩ−Ｖ族窒化物品の提供。
【解決手段】自立ＩＩＩ−Ｖ族窒化物基板上に堆積したＩＩＩ−Ｖ族窒化物ホモエピタキシャル層を含むホモエピタキシャルＩＩＩ−Ｖ族窒化物品であって、前記ＩＩＩ−Ｖ族窒化物ホモエピタキシャル層が１Ｅ６／ｃｍ²未満の転位密度を有しており、（ｉ）前記ＩＩＩ−Ｖ族窒化物ホモエピタキシャル層と前記自立ＩＩＩ−Ｖ族窒化物基板の間に酸化物を有するか、（ii）前記ＩＩＩ−Ｖ族窒化物ホモエピタキシャル層と前記自立ＩＩＩ−Ｖ族窒化物基板の間にエピ中間層を有するか、
（iii）前記自立ＩＩＩ−Ｖ族窒化物基板がオフカットされており、前記ＩＩＩ−Ｖ族窒化物ホモエピタキシャル層が非（０００１）ホモエピタキシャルステップフロー成長結晶を含むことを特徴とする。 （もっと読む）

【課題】微細化と、オン特性を改善する、炭化珪素トランジスタ装置の製造方法の提供。
【解決手段】高濃度ｎ型炭化珪素基板２上に、低濃度ｎ型ドリフト層３と高濃度ｐ型層１０をエピタキシャル成長する工程と、高濃度ｐ型層１０の一部を除去離間した複数の高濃度ｐ型ゲート領域４を形成する工程と、互いに隣り合った高濃度ｐ型ゲート領域４の間に位置するチャネル領域７、高濃度ｐ型ゲート領域４及びゲート電極領域１０の全面を覆う低濃度ｎ型ドリフト層３よりも低い不純物濃度の低濃度ｎ型領域１１をエピタキシャル成長する工程と、低濃度ｎ型領域１１の一部を除去する工程と、低濃度ｎ型領域１１の表面にイオン注入し高濃度ｎ型ソース領域５を形成する工程と、高濃度ｎ型ソース領域５上にソース電極６を、高濃度ｎ型炭化珪素基板２の裏面にドレイン電極１を、ゲート電極領域１０にゲート電極８を形成する工程を含む炭化珪素トランジスタ装置の製造方法。 （もっと読む）

【課題】高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化する。
【解決手段】ＧａＡｓからなる基板１の主面上の素子分離部９で規定された活性領域内において、ゲート電極１７は、１本で形成し、ソース電極１３とドレイン電極１４との間では紙面上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングすることにより、活性領域外に配置されるゲート電極１７の割合を減じ、ゲートパッド１７Ａの面積を減じる。 （もっと読む）

【課題】Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスが提供される。
【解決手段】III族窒化物半導体電子デバイス１１では、チャネル層２１はＡｌＧａＮからなると共に、バリア層２３はチャネル層２１より大きなバンドギャップのＡｌＧａＮからなる。チャネル層２１が、ＧａＮではなく、ＡｌＧａＮからなるので、III族窒化物半導体電子デバイス１１においてＩｄ―ｍａｘ特性低下を低減可能である。また、第１及び第２の電極１７、１９は、それぞれ、チャネル層２１の第１及び第２の部分２１ａ、２１ｂ上に設けられる。チャネル層２１において第１の部分２１ａの不純物濃度が第２の部分２１ｂの不純物濃度と同じであるから、チャネル層２１における第１の部分にイオン注入が行われていない。半導体積層１５に部分的にイオン注入を行っていない。このイオン注入の使用回避により、Ｉｄ―ｍａｘ特性低下を更に低減可能である。 （もっと読む）

【課題】 リーク電流の増加を抑制しつつ、基板上のIII族窒化物半導体の超格子構造の周期数を増やした場合でもクラックの発生を抑制できる窒化物半導体素子を提供する。
【解決手段】 基板２上に、ＧａＮ層１０およびＡｌＮ層１１が複数対交互に積層された第１ＧａＮ／ＡｌＮ超格子層８を形成し、この第１ＧａＮ／ＡｌＮ超格子層８に接するように、ＧａＮ層１２およびＡｌＮ層１３が複数対交互に積層された第２ＧａＮ／ＡｌＮ超格子層９を形成する。第２ＧａＮ／ＡｌＮ超格子層９上には、ＧａＮ電子走行層６およびＡｌＧａＮ電子供給層７からなる素子動作層を形成する。これにより、ＨＥＭＴ１を構成する。このＨＥＭＴ１において、第１ＧａＮ／ＡｌＮ超格子層８のｃ軸平均格子定数ＬＣ１と、第２ＧａＮ／ＡｌＮ超格子層９のｃ軸平均格子定数ＬＣ２と、ＧａＮ電子走行層６のｃ軸平均格子定数ＬＣ３とが、式（１）ＬＣ１＜ＬＣ２＜ＬＣ３を満たすようにする。 （もっと読む）

【課題】電力損失を低減した窒化物半導体トランジスタを実現できるようにする。
【解決手段】窒化物半導体トランジスタは、分極が互いに異なる複数の窒化物半導体層が積層されたヘテロ接合層１２４と、ヘテロ接合層１２４の上に形成されたゲート電極１１３とを備えている。ヘテロ接合層とゲート電極との間には、ｐ型の導電性を有し、正孔電流を流し且つ電子電流を抑制する電子電流抑制層１２５が形成されている。 （もっと読む）

【課題】高い絶縁性を有する窒化物系半導体層を有する窒化物系半導体ウエハを安定的に提供する。
【解決手段】絶縁性基板上に、抵抗率が１０ＭΩｃｍ以上１００ＭΩｃｍ以下、膜厚が０．１μｍ以上１．５μｍ以下である半絶縁性窒化物系半導体層を有する。 （もっと読む）

【課題】室温（３００Ｋ）以上において正孔濃度が１．０×１０^１５ｃｍ^‐3以上で、かつ、ドーパント原子濃度が１．０×１０^２１ｃｍ^‐3以下である実用的なｐ型ダイヤモンド半導体デバイスとその製造方法を提供すること。
【解決手段】単結晶ダイヤモンド基板１−１の上に形成された単結晶ダイヤモンド薄膜１−２の中には、二次元の正孔または電子チャンネル１−３が形成される。基板１−１の面方位と基板１−１の結晶軸「００１」方向との成す角度をαｓ、ダイヤモンド薄膜１−２の面方位と単結晶ダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｄ、チャンネル１−３の面方位とダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｃとする。単結晶ダイヤモンド薄膜１−２の表面上には、ソース電極１−４、ゲート電極１−５、ドレイン電極１−６が形成される。 （もっと読む）

【課題】主面をｍ面とするIII 族窒化物半導体で構成されたＨＦＥＴにおいて、正のしきい値電圧を高めること。
【解決手段】ＨＦＥＴ１００は、凹凸加工されたａ面サファイア基板１０１上に、ｍ面を主面とするＧａＮからなるバッファ層１０２、ノンドープのＧａＮからなるチャネル層１０３、ノンドープのＡｌＧａＮからなる障壁層１０４、酸素ドープのｎ−ＡｌＧａＮからなるキャリア供給層１０５を有している。キャリア供給層１０５は２つの領域に分離して形成されている。キャリア供給層１０５は、障壁層１０４上に選択的に再成長させて形成した層である。ゲート電極１０９にバイアスを印加しない状態では、ゲート電極１０９直下に２ＤＥＧが形成されないため、正のしきい値電圧を高めることができる。 （もっと読む）