ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
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移送基体上に複数のナノ材料を供給し、これらナノ材料を、受取基体の表面又は複数部分上に配置した付着性材料と接触させることを特徴とする、ナノ材料を受取基体上に沈着し、任意にナノ材料を所望の配向で沈着させる方法及びシステム。配位は任意に、移送工程中、移送基体及び受取基体を互いに対し移動することにより付与される。 （もっと読む）

本発明は、薄膜トランジスタ表示板とこれを含む液晶表示装置及びその製造方法に関し、薄膜トランジスタ表示板は液晶表示装置や有機ＥＬ（ｅｌｅｃｔｒｏ ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などで、各画素を独立的に駆動するための回路基板において、画素電極またはゲート線及びデータ線の拡張部を外部回路と接続させるコンタクト補助部材を、ＩＺＯ及びＩＴＯの２重層で形成することに対する発明であって、ＩＺＯで形成された下部層とＩＴＯで形成された上部層を有するように形成する。前記のように画素電極またはコンタクト補助部材を二重層で形成することによって、エッチング過程で下部配線が損傷されることを防止し、グロステストの際に探針とコンタクト補助部材とのコンタクト抵抗の均一性を良好に確保することができる。また、コンタクト補助部材のみをＩＺＯとＩＴＯ二重層で形成することによって、グロステストの際に探針とコンタクト補助部材とのコンタクト抵抗の均一性を確保することができ、ＩＴＯの使用を減らすことによって製造単価を下げることができる。
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ｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１００｝面であり、ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１１０｝面である、という条件を満足する半導体装置とする。 （もっと読む）

本発明の課題は、機械的応力に対し良好な耐性をもち、その製造が公知の従来技術よりも煩雑でない縦型ナノトランジスタを提供することである。本発明によればこの課題は、以下の特徴を備えた縦型ナノトランジスタによって解決される。すなわちソースコンタクトと、ドレインコンタクトと、ゲート領域と、ソースコンタクトとドレインコンタクトの間に配置され半導体特性をもつ円筒状のチャネル領域が設けられており、この円筒状チャネル領域は絶縁性フレキシブル基板に埋め込まれており、この領域は、ゲート領域とチャネル領域上部が同軸構造を成すよう、フレキシブル基板上およびチャネル領域上部の金属層により形成されたゲート領域により取り囲まれている。さらにソースコンタクトと半導体特性をもつチャネル領域とドレインコンタクトは縦方向に配置されていて、ソースコンタクトとドレインコンタクトと半導体特性をもつチャネル領域に対向するゲート領域と、基板の上側および下側は電気的に絶縁性の部材を有している。メモリ装置は多数のこの種の縦型ナノトランジスタから成る。本発明はこの種のトランジスタの製造方法にも関する。
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基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

本発明は、ナノワイヤ−材料複合体を生成するシステムおよび処理に関わる。ナノワイヤ（６０６）が少なくとも一つの表面の一部分（６０４）に取り付けられた基板が提供される。ナノワイヤ−材料複合体を生成するよう、当該部分上に材料が堆積される。処理は、独立したナノワイヤ−材料複合体を生成するよう基板からナノワイヤ−材料複合体を分離することを必要に応じて含む。独立したナノワイヤ−材料複合体は、必要に応じて、電子基板に更に処理される。様々な電子基板は本明細書記載の方法を用いて形成される。例えば、多色発光ダイオードは、それぞれの複合体層が異なる波長で光を発するナノワイヤ−材料複合体の多数の積層された層から形成され得る。
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ドレイン領域及びソース領域（２０８）を規定する前に、注入マスク（２２０）を形成することにより、ゲートドーパント密度をドレインドーパント密度及びゲートドーパント密度から効果的に分離する。さらに、注入マスク（２２０）を除去した後に、ゲート電極（２０５）の横方向寸法は、十分に確立された側壁スペーサ（２０７）技術によって規定される。その結果、フォトリソグラフィ及び異方性エッチングに基づく従来の方法に対してデバイスの縮小に関する優位性を提供する。
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【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）

ＦｉｎＦＥＴタイプの半導体デバイスは、フィン構造（２１０）を含んでいる。この上には、比較的薄いアモルファスシリコン層（４２０）を形成し、それから非ドープポリシリコン層（４２５）を形成する。この半導体デバイスは、アモルファスシリコン層（４２０）がフィン構造の損傷を防ぐ停止層として働く化学機械研磨（ＣＭＰ）を使用してプレーナ化することができる。
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チャネル上にたい積されるゲート材料層（３２０）をプレーナ化するステップを含む、ＭＯＳＦＥＴ型の半導体デバイスを製造する方法である。このプレーナ化は、第１の”荒い”プレーナ化と、その後の”緻密な”プレーナ化を含んだ複数のステッププロセスで実行される。より緻密なプレーナ化で使用されるスラリーは、ゲート材料の低い領域に付着し易い付加材料を含んでいてもよい。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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本発明は、半導体構成用の構造に関する。半導体を含む溶液の堆積を補助するレジスト構造は、直接、あるいは介在層を介して基板に結合される。このレジスト構造は、半導体を含む溶液（３０９）を堆積するくぼみ（３０１）と、くぼみ（３０９）の縁部の少なくとも一部に整列し、突出部（３０７）によってくぼみ（３０９）から分離した溝（３０５）とを備える。好ましくは、溝（３０５）は、くぼみ（３０９）を取り囲む。この溝により、半導体を含む溶液を固定する作用が得られ、それによって濡れ性が改善し、それにしたがって、より大きな体積の半導体を所与の区域に付着させることができる。
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【課題】 本発明の目的は、基板上に高品質な半導体膜を形成するための半導体膜形成方法を提供することにある。
【解決手段】 本発明は、バイアス触媒ＣＶＤ，高密度バイアス触媒ＣＶＤ，バイアス減圧ＣＶＤ，バイアス常圧ＣＶＤを利用して、基板に半導体膜を形成する半導体膜形成方法である。真空容器１に原料ガスを供給し、真空容器１中に配置された基板１０と電極３ａとの間にグロー放電開始電圧以下の電界を印加して、基板１０上に、少なくとも錫、ゲルマニウム、鉛のいずれか一つ以上を含有する半導体膜と、絶縁膜と、を形成することを含む工程と、この半導体膜および絶縁膜にレーザーを照射してアニールする工程と、このアニールする工程の後工程であって、水蒸気でアニールを行う工程と、を備える。 （もっと読む）

【課題】 ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴの各しきい値電圧を独立に効率良く（最小限のフォトリソグラフィーで）高精度に制御する。
【解決手段】 ＣＭＯＳ−ＴＦＴを製造するに際して、しきい値電圧（Ｖthp ，Ｖthn ）制御として極低濃度にｐ型不純物（Ｂ：ボロン）の非選択的添加（ｐ型及びｎ型ＴＦＴの双方に添加）及び選択的添加（ｎ型ＴＦＴのみに添加）を連続的に行なう。具体的には、当初図４（ａ）のようにＩd −Ｖg 特性がｐ型及びｎ型ＴＦＴ共に負シフトした状態から、非選択的添加により図４（ｂ）のようにｐ型及びｎ型ＴＦＴ共に正シフトさせてＶthp を先ず仕様値とし、続いて選択的添加によりｎ型ＴＦＴのみ正シフトさせてＶthn を仕様値に調整する。 （もっと読む）