ゲートの枯渇を低減した注入ゲート電極を有する電界効果型トランジスタ、及び、このトランジスタを製造する方法
ドレイン領域及びソース領域（２０８）を規定する前に、注入マスク（２２０）を形成することにより、ゲートドーパント密度をドレインドーパント密度及びゲートドーパント密度から効果的に分離する。さらに、注入マスク（２２０）を除去した後に、ゲート電極（２０５）の横方向寸法は、十分に確立された側壁スペーサ（２０７）技術によって規定される。その結果、フォトリソグラフィ及び異方性エッチングに基づく従来の方法に対してデバイスの縮小に関する優位性を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の構成に関し、より具体的には、ドレイン領域及びソース領域の注入濃度とは独立的に注入濃度を制御することのできる、注入ポリシリコンゲート電極のような注入ゲート領域を有する電界効果型トランジスタの製造に関する。
【背景技術】
【０００２】
集積回路の製造には、特定の回路レイアウトに従って、チップの領域に多数の回路素子を形成することが必要である。一般的に、複数のプロセス技術が用いられており、例えばマイクロプロセッサ、格納チップ及びその他の論理回路については、ＣＭＯＳ技術は、処理速度及び／または電力消費に関する有利な特徴により、現在、最も有望なアプローチである。この技術では、数百万個の相補型のトランジスタ、すなわち、Ｎチャネルトランジスタ及びＰチャネルトランジスタが適切な基板上に形成される。ここで、これからのトランジスタに要求される性能は、高度に進化するＣＭＯＳデバイスのための好適な回路構成である、いわゆるＳＯＩデバイスと言われるものである。
【０００３】
ＳＯＩデバイスは、比較的薄い半導体層の内部または上部に形成される。この半導体層は典型的にはシリコン（シリコンが酸化層状に形成されたもの）であり、このシリコンは、絶縁層上に形成される。回路素子を完全に覆う絶縁構造によれば、他の回路素子からの完全な電気的絶縁が達成される。この電気的絶縁により、巨大な半導体基板上に形成される従来のＣＭＯＳデバイスでは即座に達成することのできない数々の優位性が提供される。回路構造に拘わらず、典型的なＭＯＳトランジスタは、チャネル領域によって互いに分離されたＰＮ接合領域を備える。このチャネル領域は、チャネル領域の上方において、薄い絶縁層によってこのチャネル領域から離間されたゲート電極によって制御される。ドレイン領域及びソース領域とも称される２つのＰＮ接合領域の間の距離に関連するチャネル領域の寸法は、チャネル長と称され、ＭＯＳトランジスタの優れた設計的特徴を表す。トランジスタのチャネル長を短くすることにより、トランジスタのサイズだけでなく、機能的性質も特定的に設計され、トランジスタの所望の性能を得ることができる。現在、クロック周波数が２０００ＭＨｚあるいはそれ以上の最先端のＣＭＯＳデバイスでは、約０．１μｍ及びこれよりかなり短いゲート長が採用されている。トランジスタ素子の継続的なサイズの縮小は、性能及び／または消費電力の観点においてかなりの優位性をもたらしてきたが、複数の論点は、回路素子の寸法を縮小することによってもたらされる幾つかの優位点を不当に相殺することのないように、扱われなければならない。特に、チャネル長を実質的に決定するトランジスタ素子のゲート電極のように、臨界的な寸法を有する回路素子の構成は、信頼できて複製可能に形成するために多大な労力を必要とする。例えば、レチクルから基板上に形成されるレジストへとレイアウトイメージを転写するために用いられるＵＶ放射線の波長より十分に短いゲート長を有するゲート電極を形成することは、非常に複雑な処理である。
【０００４】
他の困難性は、ＰＮ接合は、ドーパントの特性によって規定されるという事実から生じる。このドーパントの特性は、少なくとも部分的には、イオン注入及び連続的なアニールサイクルによって生成される。典型的には、断面領域が小さくなると、導電性の低下を補償するために、低減された特徴のサイズには、より高いドーパント密度が必要となるので、複雑な注入サイクルが要求される。ここで、垂直及び横方向のドーパントの特性は、所望のトランジスタの性能を達成するために、正確に制御されなければならない。注入されるドーパントは、製造プロセスの間に、デバイスが昇温された状態で拡散されるので、時間にわたるドーパントの拡散率を記述する温度の割り当て(thermal budget)は、非常に厳格な要求を満たさなければならない。例えば、最先端のトランジスタ素子では、ドレイン領域及びソース領域内に非常に高い注入レベルが要求される。この非常に高い注入レベルは、従来のプロセス技術では、注入サイクルの間において注入マスクとして機能するゲート電極にも与えられていた。ここで、特に、ボロンが注入されているＰ型トランジスタでは、ゲート絶縁層内への深刻なボロンの拡散が生じ、デバイスにとって深刻な信頼性の制約が生じていた。
【０００５】
トランジスタのゲート長を短縮化して、チャネルの導電性における所望の制御性を保持するためには、ＰＮ接合を非常に浅くする必要があるという問題が生じる。従って、ＳＯＩデバイスにおいては、これにともなってシリコン層の厚さも薄くしなければないが、これによって、高度に注入された半導体領域とドレイン領域及びソース領域の中に形成された金属シリサイド領域との接合表面が小さくなるため、ドレイン領域及びソース領域に対する接触抵抗が増大することになる。
【０００６】
図１ａ−図１ｄを用いて、最先端のデバイスにおける幾つかの問題を議論するために、最先端のＳＯＩＭＯＳトランジスタを形成する典型的な従来のプロセス手順について説明する。図１ａにおいて、トランジスタ１００は、埋め込み酸化層とも称される絶縁層１０２が上に形成された基板１０１、及び、結晶シリコン層１０４を備える。シリコン層１０４の厚さは、デバイス全体の寸法に従って選択され、また、特に、シリコン層１０４の上に形成され、かつ、ゲート絶縁層１０６によって分離されたゲート電極１０５の長さに適合される。典型的には、ゲート電極１０５はポリシリコンで構成され、ゲート絶縁層１０６は二酸化シリコン、酸化窒化シリコン(silicon oxynitride)あるいはその他同様の組成物で構成される。絶縁構造１０３は、実質的にトランジスタの寸法を規定し、また、トランジスタ１００を隣接する回路素子から電気的に絶縁する。側面スペーサ１０７は、ゲート電極１０５の側面に形成され、特定の横方向のドーパント特性を有するドレイン領域及びソース領域１０８は、シリコン層１０４の内部に形成される。
【０００７】
図１ａに示すトランジスタ１００を形成する典型的なプロセスの手順は、次のプロセスを含む。絶縁層１０２及びシリコン層１０４を有する基板１０１は、同一の基板製造業者から、シリコン層１０４の所望の厚さ、あるいは、基板１０１を同時に研磨して適応させることによって得られるシリコン層１０４の厚さとともに得られる。この他のケースでは、絶縁層１０２及びシリコン層１０４を有する基板１０１は、周知のウェハ−ボンド技術によって製造することもできる。その後、絶縁構造１０３は、当該技術分野において確立されたフォトリソグラフィ技術、エッチ技術、成膜技術及び研磨技術を用いて形成される。さらに、その後、ゲート絶縁層１０６のための所望の特性を有する誘電薄膜層が、例えば、最先端の酸化プロセス及び／または成膜プロセスによって形成される。その後、多結晶シリコン層が誘電薄膜層上に形成され、この積層体は、最先端のフォトリソグラフィプロセスと、その後に行われる異方性エッチプロセスにより、所望のゲート長、すなわち、図１ａにおける水平方向の長さ、を有するゲート電極１０５及びゲート絶縁層１０６を得るために、パターン化される。続いて、第１回目のイオン注入シーケンスが行われ、ドレイン領域及びソース領域１０８のためのドーパント特性の延長を形成する。ここで、多結晶シリコンゲート電極１０５は注入マスクとして機能する。その後、２つまたはそれ以上のスペーサが連続的に形成されるというプロセスの規定に従い、側面スペーサ１０７が形成される。さらに、ドレイン領域及びソース領域１０８内において最終的に要求されるドーパント密度を得るために、イオン注入サイクルが実行される。再び、同一のドーパント投与がゲート電極１０５に行われる。その後、アニールサイクルを行うことにより、ドーパントを活性化するとともに、前段階の注入シーケンスによってダメージを受けたドレイン領域及びソース領域１０８を少なくとも部分的に再結晶化する。Ｐ型トランジスタの製造において、高い拡散率を呈するドレイン領域及びソース領域１０８を形成するために、ボロンがドーパントとして頻繁に用いられる。それゆえ、注入サイクル及びこれに続くアニールサイクルの間に、ゲート絶縁層１０６内へのボロンの浸透が生じ、ゲート絶縁層１０６の信頼性、すなわち、電気的なブレークダウンに対する長期の耐性が大幅に低下する。ボロンの注入率が非常に高い場合は、ドレイン領域及びソース領域１０８の間に形成されるチャネル領域のドーパント密度も悪影響を与える場合がある。
【０００８】
図１ｂは、デバイスのスケーリングに関してさらに検討が必要な従来の手法によるトランジスタ１００を示す図である。図１ｂにおいて、金属シリサイド領域１０９はゲート電極１０５内に形成され、関連する複数の金属シリサイド領域１１０はドレイン領域及びソース領域１０８内にそれぞれ形成される。金属シリサイド領域１０９及び１１０は、例えば、最先端のＭＯＳトランジスタの非常に高い密度で注入された場合でもシリコンよりも遙かに低い抵抗率を示すコバルトシリサイドで構成される。しかしながら、金属シリサイド領域１０９にとっては、抵抗率を効率的に減らすためにゲート電極１０５内において、できるだけ多くのスペースを占めることが好ましい。金属シリサイド領域１０９及び１１０は、例えば、耐熱性金属層の堆積する工程、コバルトモノシリサイドを形成するための第１アニールサイクル工程、非反応コバルトの選択的除去工程、及び、コバルトモノシリサイドをアロー−オーミックコバルトジシリサイドに転化する工程を含む、共通のシリサイデーションプロセスによって形成される。金属シリサイド領域１０９の厚さを厚くすることへの要求は、ドレイン領域及びソース領域１０８の垂直方向の延在を完全に使い切ることになる。このドレイン領域及びソース領域１０８の垂直方向の延在は、一方で、金属シリサイド領域１１０の水平方向のボトムインターフェイスは、もはやチャージキャリアの移動に使い物にならないので、ドレイン領域及びソース領域１０８を通流する電流が横方向インターフェイスのみを通じてシリサイド領域１１０に流れ込むとき、ドレイン領域及びソース領域１０８の接触抵抗を増大させることになる。これに続いて、図１ｃを用いて、これに代わるアプローチについて説明する。
【０００９】
図１ｃは、金属シリサイド領域を形成する前のトランジスタ１００を示す。図１ｃにおいて、シリコン領域１１１は、選択的なエピタキシャル成長によって、ドレイン領域及びソース領域１０８、及び、ゲート電極１０５の上に形成される。典型的には、シリコン領域１１１は、第１注入工程の後に成長され、ドレイン領域及びソース領域１０８の延在部が形成される。プロセスの要求に応じて、シリコン領域１１１は、第１注入サイクルの前または後にドレイン領域及びソース領域１０８を形成するために成長される。
【００１０】
図１ｄは、拡大されたゲート電極とドレイン領域及びソース領域１０８と内部にシリサイド領域１０９及び１１０を形成した後のトランジスタ１００を示す図である。図示するように、シリサイデーションプロセスは、金属シリサイド領域１１０が奴隷委領域及びソース領域１０８内に到達するまで制御されるが、これにも拘わらず、このプロセスではシリコンを完全に使い切ることはなく、チャネル領域に対するチャ−ジキャリア移送のためのインターフェイスが増大される。この渋滞のトランジスタの設計は、図１ｂに関して説明した問題点のうちの幾つかを回避するかも知れないが、これにも拘わらず、リソグラフィ及びこれに続く異方性エッチプロセスが実質的にゲート長、すなわち、トランジスタのスケーリングへの可能性を決定するので、従来のフォトリソグラフィによって生じる物理的なゲート長の制約が生じる。さらに、図１ａに関して指摘したように、ゲート電極１０５のドーパント密度は、ドレイン領域及びソース領域１０８内のドーパント密度と直接的に結びついている。ここで、ドレイン領域及びソース領域１０８内のドーパント密度は、これらの領域内における最小の接触及び最小のシート抵抗を生成するように調整することができる。しかしながら、特に、Ｐ型トランジスタの拡散性の高いボロンに対しては、ドレイン／ソースドーパント特性を生成するために用いられる注入パラメータを選択する際の矛盾を導くゲートのドーパント密度は、完全に制御されて、ゲート絶縁層１０６及びその下のチャネル領域を侵入するドーパントを最小限にしなければならない。
【００１１】
上述の課題に関して、トランジスタの性能、特に、Ｐ型トランジスタの性能を実質的に妥協することなく、ゲート長をさらにスケーリングすることが可能な改善された技術に対するニーズが依然として存在している。
【発明を実施するための最良の形態】
【００１２】
発明の開示
本発明は、概して、現在有用なリソグラフィ技術によってもたらされる限界を超えてゲート長を短縮可能にしつつ、ゲートドーパント密度と、ドレインドーパント密度及びソースドーパント密度との結合度を低減することを可能にする技術に関する。
【００１３】
本発明の例示的な実施の形態によれば、電界効果型トランジスタを形成する方法は、結晶半導体領域の上に注入マスクを形成する工程と、この注入マスクを用いてドレイン領域及びソース領域を形成する工程とを備え、このドレイン領域及びソース領域は、結晶半導体領域の表面に位置する上面をそれぞれ有する。その後、注入マスクは除去されて、結晶半導体領域の表面が暴露され、この暴露された表面領域の上にゲート絶縁層が形成される。あｓらに、ゲート電極がゲート絶縁層の上に形成され、このゲート電極は注入される。
【００１４】
本発明のさらに他の例示的な形態によれば、電界効果型トランジスタは、半導体領域が上に形成された基板を有する。ドレイン領域は横方向及び高さ方向に延在しており、ソース領域は、この横方向及び高さ方向に沿って延在するように配設される。さらに、ゲート電極は、この横方向及び高さ方向に沿って延在している。ここで、ゲート電極は、ドレイン領域及びソース領域の間で横方向に配設されるとともに、ゲート絶縁層によって半導体領域から分離されている。ここで、ドレイン領域及びソース領域は、少なくともゲート電極の上側表面にまで高さ方向に沿って延在している。
【００１５】
本発明は、以下の詳細な説明及び添付の図面によって理解されるであろう。この説明中において、同一あるいは同等の構成要素には同一あるいは同等の符号を付す。
【００１６】
本発明は、様々な変更や代替的な形態を取ることが可能であり、従って、特定の形態は例示的に図面に開示され、以下で詳細に説明される。しかしながら、ここに示す詳細な説明は、開示された特定の形態に本発明を限定するものではなく、むしろ、本発明は、添付の特許請求の範囲によって規定される、本発明のスピリット及びスコープ内に入るあらゆる改良、均等物、及び、代替形態を含むものである。
【００１７】
本発明を実施するモード
以下、本発明の例示的な形態について説明する。
本発明の内容を明確化するため、ここでは、実際の構成のすべての特徴についての説明は避ける。実際の形態を構成するにあたり、様々な形態を有するシステムに関係した制約、及び、ビジネスに関係した制約に伴うコンプライアンスのような実施者の特定の目的を達成するために、数々の構成を特定するための決定がなされなければならない。さらに、このような達成努力は複雑で時間を消費するが、それにも拘わらず、この開示の利益を享受する当業者に課されるルーチンとなっている。
【００１８】
添付の図を用いて本発明について説明する。半導体デバイスの様々な領域及び構造を図中に非常に正確ではっきりとした構成及び形体として示すが、当業者であれば、実際は、これらの領域及び構造は図に示すほど正確ではないことを理解できるであろう。これに加えて、図中に示す様々な特徴部分と注入領域との相対的なサイズは、製造されるデバイスの特徴部分または領域に比べて誇張または縮小して表してある。これにも拘わらず、添付の図面は本発明の例示的な形態を記載及び説明するためにある。ここで用いる文言及び文節は、当業者によって理解される文言及び文節と同一の意味を有するように、理解され、解釈されるべきである。いかなる特別な用語またはフレーズも、ここでの用語またはフレーズの統一的な使用によって暗示する意図はない。すなわち、ここでの用語またはフレーズの統一的な使用により、当業者によって理解される通常的及び慣習的な意味からかけ離れた定義を暗示する意図はない。用語またはフレーズが特別な意味を有するように意図する範囲において、すなわち、当業者によって理解される意味以外において、そのような特別な定義は以下の詳細な説明において、直接的勝つほかに疑義が生じないように明確にその用語またはフレーズの特別な意味を規定するように、明確に定義される。
【００１９】
ＳＯＩ回路構造は、最先端のＣＭＯＳデバイスを製造するためには、現在、最も有力な候補として考えられているため、本発明のさらに他の例示的な形態の詳細な説明では、ＳＯＩ基板上に形成されたトランジスタ素子について言及する。しかしながら、本発明の本質は、例えばシリコン基板、または他の適当なIII-Ｖ族またはII-VI族半導体などの巨大な半導体基板の上に形成されたトランジスタデバイスに即座に適用することができることを理解できるであろう。
従って、本発明は、添付の特許請求の範囲において明示されない限り、シリコンをベースとしたＳＯＩデバイスに限定されるものではない。
【００２０】
図２ａ−図２ｉに関し、さらに他の例示的な形態を詳細に示す。
図２ａにおいて、トランジスタ２００は、基板２０１を備える。この基板２０１としては、例えばシリコン基板、または、例えばガラス、サファイア、及びその他の同等物のようなその他の基板が挙げられる。ここで、絶縁層２０２及び実質的な結晶半導体層２０４が基板２０１の上に形成される。半導体層２０４は、シリコン、シリコン／ゲルマニウム、または、その他の適当な半導体材料で構成される。以下の例示的な形態ではシリコンで構成されたものとして考える半導体層２０４の厚さは、極度に縮小化されたＳＯＩトランジスタ素子の要求と一致するように選択される。トランジスタ２００の全体的な寸法は、例えば、二酸化シリコン及び／または窒化シリコンなどのような絶縁材料で構成される絶縁構造２０３によって規定される。横方向寸法２２１を有する注入マスク２２０は、半導体層２０４の上に形成される。注入マスク２２０は、形成されるゲート電極の外形に相似する。注入マスク２２０は、後述する最先端の製造工程において、半導体層２０４に対して選択的に注入マスク２２０を効率よく除去することができるように、選択的なエッチ方法が適用可能に、または、選択的なエッチ方法が確立されるように、例えば、二酸化シリコン、窒化シリコン及びその他の同等物等のような適当な材料で構成される。ある一つの形態では、現在利用可能なフォトリソグラフィ技術の解像度による制約を受けることなく、ゲート電極の実際の寸法を劇的に短縮することのできる可能性を提供しつつ、注入マスク２２０の横方向の寸法２２１は、十分に確立されたリソグラフィ及び異方性エッチ技術によって注入マスク２２０が容易に形成できるように、ゲート電極の横方向の長さ、すなわち、設計されるゲート長を超えるように選択される。その他の形態では、臨界的なトランジスタの寸法、すなわち、ゲート長は、現在利用可能なリソグラフィ技術の解像度の範囲内であり、注入マスク２２０の横方向寸法は、実質的に、引き続き形成されるゲート電極のゲート長を表す。
【００２１】
図２ａに示すデバイス２００を形成する典型的なプロセス手順は、次のプロセスを備える。最先端のウェハーボンド技術によって基板２０１を備えた後、あるいは、基板２０１を形成した後に、十分に確立されたリソグラフィ技術、異方性エッチ技術、堆積（成膜）技術及び研磨技術によって絶縁構造２０３が形成される。その後、利用可能な注入シーケンスを行うことにより、半導体層２０４内のトランジスタの動作に対する所望の垂直ドーパント特性（図示せず）を確立する。その後、例えば、プラズマエンハンスド化学気相成長により、適切な絶縁材料からなる層を堆積する。この層の厚さは、その後に行われる注入シーケンスにおいて所望のイオンブロック効果を発揮できる程度に設定される。例えば、誘電体層の主要成分が窒化シリコンである場合は、窒化シリコンを堆積する前に薄膜二酸化シリコン層を堆積させ、誘電体層をパターニングする工程においてエッチ停止層として機能させる。前述したように、注入マスク２２０を形成するために誘電体層をパターニングする工程は、十分に確立されたリソグラフィ技術及び異方性エッチ技術によって行われる。これは、一つの例示的な形態では、トランジスタ素子を極端に縮小しようとするときに、横方向寸法２２１と、トランジスタの幅方向の寸法におけるサイズとが、関連するゲートの寸法を超える可能性があるからである。
【００２２】
図２ｂは、注入マスク２２０をパターニングするための異方性エッチプロセスが完了し、符号２２２で示す注入シーケンスが行われているデバイス２００を例示的に示す。ここでは、注入マスク２２０によって横方向に規定される、すなわち、自己整合する、高いドーパント密度が形成される。半導体層２０４内に形成されるドーパント密度は、これから形成される、関連するソース領域及びドレイン領域のための延在領域２０８ａの所望の密度を表す。注入シーケンス２２２は、所望のドーパント特性２０８ａを達成するために必要な複数の注入工程を備えてもよい。ここで、注入マスク２２０の横方向寸法２２１によっては、必要に応じて注入マスク２２０の下に延在する、注入されたドーパント特性を得るための注入ステップを備えてもよい。一つの形態では、その後、高速温度アニールサイクルの手段による熱処理を行い、アモルファス化した半導体領域の再結晶かを行う。このアモルファス化した半導体領域は、その前の注入シーケンス２２２においてダメージを受けたものである。従来の方法に比べて、アニールサイクルのパラメータは連続的かつ最終的に半導体層２０４を再結晶化するように選択される。ここで、ドーパント特性２０８ａ所望の横方向拡大をもたらすために、ドーパントの熱拡散を予め行っておいてもよい。続いて、注入マスク２２０の横方向寸法２２１は、先だって行われる注入シーケンス２２２と同様に、上昇される温度と現在のアニールサイクルの時間及び次のアニールサイクルの時間との組み合わせにより、所望の横方向ドーパント特性２０８ａ、及び、所望のチャネル長が得られるように設計される。これに関連する注入工程及びアニール工程の間におけるドーパントの振る舞いは、関連するシミュレーションプログラムによって計算される。このシミュレーションの結果は、横方向寸法２２１と、注入シーケンス２２２及びアモルファス半導体領域の再結晶化のためのアニールサイクルのプロセスパラメータとの適切な設計値の確立を可能にする。
【００２３】
図２ｃは、さらに後の処理工程におけるトランジスタ２００を例示的に示す図である。トランジスタ２００は、半導体層２０４の上にエピタキシャル成長された半導体領域２１１を備える。
半導体領域２１１の高さは、実質的に、形成されるゲート電極の高さを決定するため、半導体領域２１１の厚さまたは高さは、デバイスの要求に鑑みて選択される。例えば、半導体領域２３１１の高さは、２０−１００ｎｍの範囲で選択される。
【００２４】
半導体層(underlying semiconductor layer)の上における半導体材料のエピタキシャル成長は、例えば、シリコン層の上におけるシリコンの成長は、確立されたプロセスで行われるため、その詳細な説明は省略する。トランジスタ２００のその他の部分は誘電体材料によって覆われているため、領域２１１における成長は、暴露されている（誘電体に覆われていない）シリコン領域に限定される。この後、ドレイン領域２０８及びソース領域２０８内に最終的に要求されるドーパント密度を生成するために、トランジスタ２００には、さらなる注入処理２２３が行われる。他の形態では、前もって行なう注入シーケンス２２２及び関連するアニールサイクルを省略して、注入サイクル２２３に統合してもよい。この場合、ドーパントが注入される半導体領域の厚さが増大することによる低エネルギ注入シーケンスを実質的に避けることができる。この後、アニールシーケンスが実行され、注入によるダメージが実質的に修復され、ドーパントは活性化される。その結果、アニールサイクルの間におけるドーパントの拡散は、その前に行われたアニールサイクルの間に得られたドーパントの移動とともに、最終的に要求される横方向ドーパント特性を形成し、チャネル長２２４を形成する。従来の方法とは対照的に、アニールパラメータは、注入パラメータ及び注入マスク２２０の横方向寸法２２１とともに、その他のトランジスタ構成要素に悪影響を与えるリスクをもたらすことなく、ドレイン領域２０８及びソース領域２０８に最適な特性を与えるように選択される。このような悪影響としては、従来の方法における、ゲート電極及びゲート注入層内における活性化されたドーパントの拡散がある。
【００２５】
図２ｄは、注入マスク２２０が除去され、半導体領域２２１の内側側壁及び外側側壁の上に側壁スペーサ２０７が形成されたトランジスタ２００を例示的に示す。側壁スペーサ２０７は、酸化シリコン、窒化シリコン、及びその他の同等物によって構成される。注入マスク２２０は、等方性エッチプロセスによって選択的に除去される。この等方性エッチプロセスとしては、不適当なダメージを生じさせることなく、周囲の半導体材料に対して高い選択性を示す等方性ドライエッチプロセスまたは等方性ウェットエッチプロセスがある。
【００２６】
ここで、ある形態において、絶縁構造２２３に対して高い選択性を呈しない場合は、例えば、レジストマスクが注入マスク２２０を暴露するように注入マスク２２０をパターニングするために用いられるリソグラフィレチクル（図示せず）と同一のレチクルによって行われるフォトリソグラフィ工程をさらに行えばよい。その後、注入マスク２２０は、レジストマスクと共にまたはレジストマスクとは別に、関連する等方性エッチプロセスによって除去される。注入マスク２２０を除去した後に、できれば、注入マスク２２０とレジストマスクを除去した後に、一つあるいは複数の材料からなる層を特定の厚さだけ堆積し、続いて、これら一つあるいは二つの層の余計な分を異方性エッチプロセスで除去することによって側壁スペーサ２０７を形成する。関連する側壁スペーサ技術は十分に確立された技術であるため、その詳細は省略する。しかしながら、注入マスク２２０（図２ｃ参照）の横方向長さ２２１は、スペーサ幅２０７Ａの２倍短くすることができるので、側壁スペーサ２０７の幅２０７Ａは十分に制御可能であり、それゆえ、最終的に得られるゲート長を決めることができる。続いて、注入マスク２２０がカッティングエッジフォトリソグラフィ(cutting-edge photolithography)によって注入マスク２２０が形成されると、周知の手法により、スペーサ幅２０７Ａの２倍の縮小優位性を得ることができる。
【００２７】
図２ｅは、さらに後の工程におけるデバイス２００を例示的に示す図であり、ここでは、ゲート絶縁層２０６が側壁スペーサ２０７の間に形成されている。ここに示す形態では、ゲート絶縁層２０６は、前もって行われる酸化処理によって形成される。この酸化処理では、層２０４内の半導体の一部、及び、領域２１１の頂部が所望の厚さの酸化層を形成するために用いられる。他の形態では、前もって行われる周知の体積技術によってゲート絶縁層２０６を形成してもよい。
【００２８】
図２ｆは、トランジスタ２００と、その上に形成されたゲート電極材料層２０５Ａを例示的に示す。このゲート電極材料層２０５Ａは、例えば、トランジスタがシリコン系のものである場合は、ポリシリコンで構成すればよい。このポリシリコン層２０５Ａは、十分に確立された化学気相成長技術で堆積すればよく、ここで、ポリシリコン層２０５Ａの厚さは、領域２１１の間のスペースにゲート電極材量が十分に充填されるように選択されればよい。その後、ポリシリコン層２０５Ａの余剰分は、ケミカルメカニカルポリシング（ＣＭＰ）、及び／または、エッチングにより除去される。ポリシリコン層２０５Ａが実質的にエッチングにより除去される場合は、エッチプロセスを行う前に層２０５Ａの上面をケミカルメカニカルポリシングによって平坦化しておくことが有効的である。一つの形態では、余剰部分はＣＭＰによって除去され、ここで、半導体領域２１１の頂部のゲートシリコン層２０６の露出させるために研磨処理は監視される。その後、研磨処理が続けられ、半導体領域２１１の頂部の上の薄膜ゲート絶縁層２０６が確実に除去され、側部スペーサ２０７の上部の平坦化が行われる。
【００２９】
図２ｇは、トランジスタ２００を例示的に示しており、ＣＭＰによって層２０５Ａの余剰部分を除去した後に、ゲート電極２０５を形成した状態を示す。側壁スペーサ２０７の平坦化された部分２０７Ｂは、半導体領域２１１に対するゲート電極２０５の十分な電気的絶縁を提供する。他の形態では、層２０５Ａの余剰部分の大半がエッチングによって除去される場合は、エッチプロセスは半導体領域２１１（図２ｆ参照）の頂部におけるゲート絶縁層２０６をクリアランスとして残して停止される。そして、これに続いて、選択的なエッチプロセスが行われ、暴露されたゲート絶縁層２０６が除去される。これが適切であれば、さらなる半導体材料のエッチプロセスが行われ、半導体領域２１１及びゲート電極２０５の高さが低くされる。この結果、側壁スペーサ２０７によって、これらの半導体領域間における十分な電気的絶縁が確保される。これは、ゲート電極２０５及び領域２１１の高さが側壁スペーサの頂部よりも十分に低くされるからである。
【００３０】
図２ｈは、さらなるイオン注入シーケンス２２５が行われるトランジスタ２００を例示的に示す図である。このイオン注入シーケンスは、ゲート電極２０５の導電性を増大させるように設計されており、これと同時に、従来の方法において知られていたあらゆる有害な影響を実質的に避けたものである。すなわち、イオン注入シーケンス２２５の間における注入パラメータは、ゲート絶縁層２０６におけるドーパントの侵入が最小限に維持されるように、かつ、これと同時に、ゲートの枯渇が最小限になるようにゲート絶縁層２０６の近傍におけるドーパント密度が増大されるように選択される。イオン注入シーケンス２２５は、従来の方法のように優れたドレイン／ソース特性またはゲートとドレイン／ソースとの両方における妥協的な特性を得る代わりに、優れたゲート特性を得るように構成されているため、トランジスタの性能を高めることができる。
【００３１】
他の形態では、例えば、注入マスク２２０を形成するのに用いるものと同一のリソグラフィ・レチクルを用いて、レジストマスク（図示せず）を形成する。こうすれば、注入シーケンス２２５に用いる適切なドーパントの選択における高度の柔軟性が得られる。例えば、トランジスタデバイス２００がＰ型半導体である場合は、ドレイン領域２０８及びソース領域２０８内のドーパント密度は、注入処理中における高い拡散性を示すボロンによって形成される。従って、場合によっては、ゲート注入２２５に、ボロンとは逆の導電型の他のドーパントを用いることがより適切である場合もある。他のドーパント、特に、導電型が逆のドーパントは、領域２１１内のドーパント密度に不当に影響し、追加的なレジストマスクは、実質的に、注入シーケンス２２５の間におけるイオンの侵入をブロックする。
【００３２】
その後、トランジスタ２００がシリコン系である場合は、シリサイデーションプロセスは、従来のデバイスと同様に、領域２１１及びゲート電極２０５の導電性を増大させるように実行される。
【００３３】
図２ｉは、シリサイデーションプロセスが完了した後のトランジスタ２００を示す。このシリサイデーションプロセスは、例えばコバルトのような耐熱性金属とともに、シリコンの自己整合的反応として実行される。続いて、非反応金属を除去する工程、及び、コバルトモノシリサイドを安定的かつ導電性の高いコバルトジシリサイドに転移させるためのアニール工程が行われ、このようにして、金属シリサイド領域２０９をゲート電極２０５と、ドレイン領域２０８及びソース領域２０８内で関連する金属シリサイド領域２１０とを形成する。
【００３４】
この結果、図２ｉに示すトランジスタ２００は、金属シリサイド領域２０９と注入部２０５ｃとを有する導電性の高いゲート電極２０５を備え、この注入部２０５ｃのドーパント密度によって、ゲートの枯渇が最適化され、また、ゲート絶縁層２０６のドーパント侵入が抑制される。他方、所望の高ドーパント密度が半導体領域２１１を含むドレイン領域２０８及びソース領域２０８内に確立され、ここで、同時に、金属シリサイド領域２１０との故知のドレイン領域２０８及びソース領域２０８の増大したインターフェイスによって、金属シリサイド領域２１からトランジスタ２００の延在領域及びチャネル領域への十分な電荷キャリアの移送がもたらされる。このように、厚さが約５-５０ｎｍの範囲内で、ソースとドレインの接触及びシート抵抗の不当な妥協を排除した、チャネル領域が非常に縮小されたＳＯＩトランジスタを製造することができる。
さらに、有効的なゲート長及びチャネル長は、現在存在するカッティングエッジフォトリソグラフィの有効解像度によって制限されることはなく、確立された側壁スペーサ技術に基づいて短縮される。
【００３５】
図３ａ−図３ｅに関して、さらに他の例示的な形態が示される。この形態では、前述の形態で説明したエピタキシャル成長プロセスは、必要ない。図２ａ−図２ｉに示す構成要素と同様の構成要素には同一の符号を付すが、この符号における符号の最初の数字（百の位の数字）は変更されている。また、図２ａ−図２ｉにおける構成要素と同様の構成要素の説明は省略する。
【００３６】
図３ａにおいて、トランジスタ３００は基板３０１を備え、この基板３０１の上には絶縁層３０２及び絶縁構造３０３によって覆われた半導体層３０４が形成されている。レジストマスク３３０は、半導体層３０４の上に形成され、横方向寸法３２１を有する開口３２０Ａを備える。開口３２０Ａは、半導体層３０４のない部にも部分的に形成され、開口３２０Ａは、トランジスタ３００のチャネル領域のために要求される厚さ３０４Ａを有する半導体層３０４の半導体領域を露出させている。
【００３７】
絶縁構造３０３を有する基板３０１は、図２ａに関して予め説明したプロセスと同様のプロセスによって形成される。レジストマスク３３０は、リソグラフィによって形成され、図２ａにおける注入マスク２２０に対する説明と同様の評価が横方向寸法３２１に対して適用される。半導体層３０４内の開口３２０Ａは、絶縁構造３０３の形成において実行されるプロセスと同様の異方性エッチプロセスによって形成される。これに続いて、関連するプロセス技術が十分に確立される。半導体層３０４の最初の厚さは、トランジスタ素子３００の最終的な高さを表すように選択されることに留意すべきである。ここで、異方性エッチプロセスは、適切なトランジスタの性能に必要な所望の浅い厚さ３０４Ａを提供するように制御される。関連する異方性エッチプロセスのエッチレートは、予め非常に正確に決められるので、エッチプロセスは、厚さ３０４Ａの設計値に従って確実に停止される。
【００３８】
図３ｂは、誘電体層３２０Ｂが上部に形成されたトランジスタ３００を例示的に示す図である。ここで、誘電体層３２０Ｂの厚さは、半導体層３０４の内部に開口３２０Ａを十分に埋め込むことができるように選択される。図３ｂに示す構成の形成は、レジストマスク３３０を除去した後に、ＣＶＤ法により、例えば酸化シリコン、窒化シリコン及びその他の同等物で構成される適切な材料で層３２０Ｂを堆積することによって達成される。
【００３９】
図３ｃは、開口３２０Ａ内に注入マスクを形成するために、層３２０Ｂの上面を平坦化した後のデバイス３００の構成を例示的に示す。図３ｃに示すように、ＣＭＰプロセスは、半導体層３０４の上面上に薄い層を残すように設計されてもよく、また、他の携帯では、ＣＭＰプロセスは、実質的に完全にすべての余剰材料を半導体層３０４から除去するまで続けられてもよい。その後、イオン注入プロセス３２２を行い、特定の深さ３２２Ａにわたって所望のイオン密度の部分が形成される。開口３２０Ａ内に形成された注入マスク３２０のおかげで、チャネル領域３４０が実質的に注入シーケンス３２２による影響を受けずに済む。その後、注入マスク３２０は、等方性ドライエッチプロセスまたは等方性ウェットエッチプロセスとして設計される選択的なエッチプロセスによって除去される。関連する選択的なエッチプロセスは、当該技術分野において十分に確立されている。従って、その詳細な説明は省略する。次に、アニールサイクルが行われ、アモルファス半導体領域があれば、これを再結晶化し、また、前の注入シーケンス３２２によって注入されたドーパントを活性化して拡散させる。アニールサイクルのパラメータは、チャネル領域３４０内への所望のドーパントの移動が得られるように選択される。この結果、特定のチャネル長が規定される。適切な注入及びアニールパラメータについて、開口３２０Ａの横方向寸法と同様に、図２ｂ及び図２ｃに関して既に説明した評価と同一のものが適用される。
【００４０】
図３ｄは、ドレイン領域及びソース領域３０８を形成するアニールサイクルが完了した状態のトランジスタ３００を例示的に示す図である。このドレイン領域及びソース領域３０８の間でチャネル長３２４が規定される。アニールプロセスの前に注入マスクを除去することにより、チャネル領域３４０内への上層からの拡散は、実質的に抑制される。
【００４１】
図３ｅは、開口３２０Ａの側壁に側壁スペーサ３０７が形成されるとともに、ゲート絶縁層３０６がチャネル領域３４０及び半導体領域３０４の上に形成された状態のトランジスタ３００を例示的に示す。側壁スペーサ３０７の幅は、最終的に得られるゲート長３０５Ｂを規定する。このゲート長３０５Ｂは、開口３２０Ａ内に形成されるゲート電極のものである。側壁スペーサ３０７とゲート絶縁層３０６を形成するプロセスシーケンスは、図２ｄ及び図２ｅに関して予め説明したものと同一である。
【００４２】
その後の処理、すなわち、特定的に設計されたゲート注入サイクルを含む、開口３２０Ａ内へのゲート電極の形成は、図２ｆ−図２ｉに関して既に説明したものと同様に行われる。
【００４３】
これに続いて、エピタキシャル成長工程を必要とすることなく所望の薄いチャネル領域３４０を形成する。その結果、プロセスの煩雑さを著しく低減することができる。それにも拘わらず、前述の携帯との高い互換性が確保される。エピタキシャル成長工程を省いたことにより、スループットの増大、及び、生産コストの著しい低減がもたらされる。
【００４４】
その結果として、本発明は、現在有用なカッティングエッジデバイスの関連するゲート長より短いゲート長を有する、トランジスタ素子、特に、ＳＯＩデバイスを提供するものである。ここで、本発明で用いる製造プロセスは、そのような現在有用なカッティングデバイスを製造するために十分に確立されたものと同様である。さらに、ゲート電極内のドーパント密度を、ドレイン領域及びソース領域内のドーパント密度を効果的に分離することは、チャネル接合の向上及びシート抵抗の増大をもたらすが、これと同時に、ゲート電極の特性が改善される。従って、本発明は、現在十分に確立された製造方法を用いることによって、トランジスタ素子を積極的に縮小することへの可能性を提供する。上述の形態から明らかであるように、本発明はＳＯＩデバイスに限定されるものではなく、ＳＯＩデバイスへの適用は非常に優位的であるが、巨大な半導体基板上に形成されるデバイスにも適用可能なものである。
【００４５】
上述した特定の形態は例示的なものにすぎず、本発明は、ここに示唆される利益を有する、異なる形態であるが当業者にとって自明な均等な改良及び実施が可能である。例えば、上述したプロセス工程は、異なる順序で実行することが可能である。
さらに、ここに示す構造または設計の仕様に対していかなる限定も意図されておらず、本発明は添付の特許請求の範囲によって特定される。従って、上述した特定の形態は、代替または改変可能であり、そのようなすべての変形は、本発明のスコープ及びスピリットに含まれるものである。
従って、本発明が求める保護範囲は、添付の特許請求の範囲によって規定される。
【図面の簡単な説明】
【００４６】
【図１ａ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図１ｂ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図１ｃ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図１ｄ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図２ａ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｂ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｃ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｄ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｅ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｆ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｇ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｈ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｉ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ａ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｂ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｃ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｄ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｅ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【技術分野】
【０００１】
本発明は、集積回路の構成に関し、より具体的には、ドレイン領域及びソース領域の注入濃度とは独立的に注入濃度を制御することのできる、注入ポリシリコンゲート電極のような注入ゲート領域を有する電界効果型トランジスタの製造に関する。
【背景技術】
【０００２】
集積回路の製造には、特定の回路レイアウトに従って、チップの領域に多数の回路素子を形成することが必要である。一般的に、複数のプロセス技術が用いられており、例えばマイクロプロセッサ、格納チップ及びその他の論理回路については、ＣＭＯＳ技術は、処理速度及び／または電力消費に関する有利な特徴により、現在、最も有望なアプローチである。この技術では、数百万個の相補型のトランジスタ、すなわち、Ｎチャネルトランジスタ及びＰチャネルトランジスタが適切な基板上に形成される。ここで、これからのトランジスタに要求される性能は、高度に進化するＣＭＯＳデバイスのための好適な回路構成である、いわゆるＳＯＩデバイスと言われるものである。
【０００３】
ＳＯＩデバイスは、比較的薄い半導体層の内部または上部に形成される。この半導体層は典型的にはシリコン（シリコンが酸化層状に形成されたもの）であり、このシリコンは、絶縁層上に形成される。回路素子を完全に覆う絶縁構造によれば、他の回路素子からの完全な電気的絶縁が達成される。この電気的絶縁により、巨大な半導体基板上に形成される従来のＣＭＯＳデバイスでは即座に達成することのできない数々の優位性が提供される。回路構造に拘わらず、典型的なＭＯＳトランジスタは、チャネル領域によって互いに分離されたＰＮ接合領域を備える。このチャネル領域は、チャネル領域の上方において、薄い絶縁層によってこのチャネル領域から離間されたゲート電極によって制御される。ドレイン領域及びソース領域とも称される２つのＰＮ接合領域の間の距離に関連するチャネル領域の寸法は、チャネル長と称され、ＭＯＳトランジスタの優れた設計的特徴を表す。トランジスタのチャネル長を短くすることにより、トランジスタのサイズだけでなく、機能的性質も特定的に設計され、トランジスタの所望の性能を得ることができる。現在、クロック周波数が２０００ＭＨｚあるいはそれ以上の最先端のＣＭＯＳデバイスでは、約０．１μｍ及びこれよりかなり短いゲート長が採用されている。トランジスタ素子の継続的なサイズの縮小は、性能及び／または消費電力の観点においてかなりの優位性をもたらしてきたが、複数の論点は、回路素子の寸法を縮小することによってもたらされる幾つかの優位点を不当に相殺することのないように、扱われなければならない。特に、チャネル長を実質的に決定するトランジスタ素子のゲート電極のように、臨界的な寸法を有する回路素子の構成は、信頼できて複製可能に形成するために多大な労力を必要とする。例えば、レチクルから基板上に形成されるレジストへとレイアウトイメージを転写するために用いられるＵＶ放射線の波長より十分に短いゲート長を有するゲート電極を形成することは、非常に複雑な処理である。
【０００４】
他の困難性は、ＰＮ接合は、ドーパントの特性によって規定されるという事実から生じる。このドーパントの特性は、少なくとも部分的には、イオン注入及び連続的なアニールサイクルによって生成される。典型的には、断面領域が小さくなると、導電性の低下を補償するために、低減された特徴のサイズには、より高いドーパント密度が必要となるので、複雑な注入サイクルが要求される。ここで、垂直及び横方向のドーパントの特性は、所望のトランジスタの性能を達成するために、正確に制御されなければならない。注入されるドーパントは、製造プロセスの間に、デバイスが昇温された状態で拡散されるので、時間にわたるドーパントの拡散率を記述する温度の割り当て(thermal budget)は、非常に厳格な要求を満たさなければならない。例えば、最先端のトランジスタ素子では、ドレイン領域及びソース領域内に非常に高い注入レベルが要求される。この非常に高い注入レベルは、従来のプロセス技術では、注入サイクルの間において注入マスクとして機能するゲート電極にも与えられていた。ここで、特に、ボロンが注入されているＰ型トランジスタでは、ゲート絶縁層内への深刻なボロンの拡散が生じ、デバイスにとって深刻な信頼性の制約が生じていた。
【０００５】
トランジスタのゲート長を短縮化して、チャネルの導電性における所望の制御性を保持するためには、ＰＮ接合を非常に浅くする必要があるという問題が生じる。従って、ＳＯＩデバイスにおいては、これにともなってシリコン層の厚さも薄くしなければないが、これによって、高度に注入された半導体領域とドレイン領域及びソース領域の中に形成された金属シリサイド領域との接合表面が小さくなるため、ドレイン領域及びソース領域に対する接触抵抗が増大することになる。
【０００６】
図１ａ−図１ｄを用いて、最先端のデバイスにおける幾つかの問題を議論するために、最先端のＳＯＩＭＯＳトランジスタを形成する典型的な従来のプロセス手順について説明する。図１ａにおいて、トランジスタ１００は、埋め込み酸化層とも称される絶縁層１０２が上に形成された基板１０１、及び、結晶シリコン層１０４を備える。シリコン層１０４の厚さは、デバイス全体の寸法に従って選択され、また、特に、シリコン層１０４の上に形成され、かつ、ゲート絶縁層１０６によって分離されたゲート電極１０５の長さに適合される。典型的には、ゲート電極１０５はポリシリコンで構成され、ゲート絶縁層１０６は二酸化シリコン、酸化窒化シリコン(silicon oxynitride)あるいはその他同様の組成物で構成される。絶縁構造１０３は、実質的にトランジスタの寸法を規定し、また、トランジスタ１００を隣接する回路素子から電気的に絶縁する。側面スペーサ１０７は、ゲート電極１０５の側面に形成され、特定の横方向のドーパント特性を有するドレイン領域及びソース領域１０８は、シリコン層１０４の内部に形成される。
【０００７】
図１ａに示すトランジスタ１００を形成する典型的なプロセスの手順は、次のプロセスを含む。絶縁層１０２及びシリコン層１０４を有する基板１０１は、同一の基板製造業者から、シリコン層１０４の所望の厚さ、あるいは、基板１０１を同時に研磨して適応させることによって得られるシリコン層１０４の厚さとともに得られる。この他のケースでは、絶縁層１０２及びシリコン層１０４を有する基板１０１は、周知のウェハ−ボンド技術によって製造することもできる。その後、絶縁構造１０３は、当該技術分野において確立されたフォトリソグラフィ技術、エッチ技術、成膜技術及び研磨技術を用いて形成される。さらに、その後、ゲート絶縁層１０６のための所望の特性を有する誘電薄膜層が、例えば、最先端の酸化プロセス及び／または成膜プロセスによって形成される。その後、多結晶シリコン層が誘電薄膜層上に形成され、この積層体は、最先端のフォトリソグラフィプロセスと、その後に行われる異方性エッチプロセスにより、所望のゲート長、すなわち、図１ａにおける水平方向の長さ、を有するゲート電極１０５及びゲート絶縁層１０６を得るために、パターン化される。続いて、第１回目のイオン注入シーケンスが行われ、ドレイン領域及びソース領域１０８のためのドーパント特性の延長を形成する。ここで、多結晶シリコンゲート電極１０５は注入マスクとして機能する。その後、２つまたはそれ以上のスペーサが連続的に形成されるというプロセスの規定に従い、側面スペーサ１０７が形成される。さらに、ドレイン領域及びソース領域１０８内において最終的に要求されるドーパント密度を得るために、イオン注入サイクルが実行される。再び、同一のドーパント投与がゲート電極１０５に行われる。その後、アニールサイクルを行うことにより、ドーパントを活性化するとともに、前段階の注入シーケンスによってダメージを受けたドレイン領域及びソース領域１０８を少なくとも部分的に再結晶化する。Ｐ型トランジスタの製造において、高い拡散率を呈するドレイン領域及びソース領域１０８を形成するために、ボロンがドーパントとして頻繁に用いられる。それゆえ、注入サイクル及びこれに続くアニールサイクルの間に、ゲート絶縁層１０６内へのボロンの浸透が生じ、ゲート絶縁層１０６の信頼性、すなわち、電気的なブレークダウンに対する長期の耐性が大幅に低下する。ボロンの注入率が非常に高い場合は、ドレイン領域及びソース領域１０８の間に形成されるチャネル領域のドーパント密度も悪影響を与える場合がある。
【０００８】
図１ｂは、デバイスのスケーリングに関してさらに検討が必要な従来の手法によるトランジスタ１００を示す図である。図１ｂにおいて、金属シリサイド領域１０９はゲート電極１０５内に形成され、関連する複数の金属シリサイド領域１１０はドレイン領域及びソース領域１０８内にそれぞれ形成される。金属シリサイド領域１０９及び１１０は、例えば、最先端のＭＯＳトランジスタの非常に高い密度で注入された場合でもシリコンよりも遙かに低い抵抗率を示すコバルトシリサイドで構成される。しかしながら、金属シリサイド領域１０９にとっては、抵抗率を効率的に減らすためにゲート電極１０５内において、できるだけ多くのスペースを占めることが好ましい。金属シリサイド領域１０９及び１１０は、例えば、耐熱性金属層の堆積する工程、コバルトモノシリサイドを形成するための第１アニールサイクル工程、非反応コバルトの選択的除去工程、及び、コバルトモノシリサイドをアロー−オーミックコバルトジシリサイドに転化する工程を含む、共通のシリサイデーションプロセスによって形成される。金属シリサイド領域１０９の厚さを厚くすることへの要求は、ドレイン領域及びソース領域１０８の垂直方向の延在を完全に使い切ることになる。このドレイン領域及びソース領域１０８の垂直方向の延在は、一方で、金属シリサイド領域１１０の水平方向のボトムインターフェイスは、もはやチャージキャリアの移動に使い物にならないので、ドレイン領域及びソース領域１０８を通流する電流が横方向インターフェイスのみを通じてシリサイド領域１１０に流れ込むとき、ドレイン領域及びソース領域１０８の接触抵抗を増大させることになる。これに続いて、図１ｃを用いて、これに代わるアプローチについて説明する。
【０００９】
図１ｃは、金属シリサイド領域を形成する前のトランジスタ１００を示す。図１ｃにおいて、シリコン領域１１１は、選択的なエピタキシャル成長によって、ドレイン領域及びソース領域１０８、及び、ゲート電極１０５の上に形成される。典型的には、シリコン領域１１１は、第１注入工程の後に成長され、ドレイン領域及びソース領域１０８の延在部が形成される。プロセスの要求に応じて、シリコン領域１１１は、第１注入サイクルの前または後にドレイン領域及びソース領域１０８を形成するために成長される。
【００１０】
図１ｄは、拡大されたゲート電極とドレイン領域及びソース領域１０８と内部にシリサイド領域１０９及び１１０を形成した後のトランジスタ１００を示す図である。図示するように、シリサイデーションプロセスは、金属シリサイド領域１１０が奴隷委領域及びソース領域１０８内に到達するまで制御されるが、これにも拘わらず、このプロセスではシリコンを完全に使い切ることはなく、チャネル領域に対するチャ−ジキャリア移送のためのインターフェイスが増大される。この渋滞のトランジスタの設計は、図１ｂに関して説明した問題点のうちの幾つかを回避するかも知れないが、これにも拘わらず、リソグラフィ及びこれに続く異方性エッチプロセスが実質的にゲート長、すなわち、トランジスタのスケーリングへの可能性を決定するので、従来のフォトリソグラフィによって生じる物理的なゲート長の制約が生じる。さらに、図１ａに関して指摘したように、ゲート電極１０５のドーパント密度は、ドレイン領域及びソース領域１０８内のドーパント密度と直接的に結びついている。ここで、ドレイン領域及びソース領域１０８内のドーパント密度は、これらの領域内における最小の接触及び最小のシート抵抗を生成するように調整することができる。しかしながら、特に、Ｐ型トランジスタの拡散性の高いボロンに対しては、ドレイン／ソースドーパント特性を生成するために用いられる注入パラメータを選択する際の矛盾を導くゲートのドーパント密度は、完全に制御されて、ゲート絶縁層１０６及びその下のチャネル領域を侵入するドーパントを最小限にしなければならない。
【００１１】
上述の課題に関して、トランジスタの性能、特に、Ｐ型トランジスタの性能を実質的に妥協することなく、ゲート長をさらにスケーリングすることが可能な改善された技術に対するニーズが依然として存在している。
【発明を実施するための最良の形態】
【００１２】
発明の開示
本発明は、概して、現在有用なリソグラフィ技術によってもたらされる限界を超えてゲート長を短縮可能にしつつ、ゲートドーパント密度と、ドレインドーパント密度及びソースドーパント密度との結合度を低減することを可能にする技術に関する。
【００１３】
本発明の例示的な実施の形態によれば、電界効果型トランジスタを形成する方法は、結晶半導体領域の上に注入マスクを形成する工程と、この注入マスクを用いてドレイン領域及びソース領域を形成する工程とを備え、このドレイン領域及びソース領域は、結晶半導体領域の表面に位置する上面をそれぞれ有する。その後、注入マスクは除去されて、結晶半導体領域の表面が暴露され、この暴露された表面領域の上にゲート絶縁層が形成される。あｓらに、ゲート電極がゲート絶縁層の上に形成され、このゲート電極は注入される。
【００１４】
本発明のさらに他の例示的な形態によれば、電界効果型トランジスタは、半導体領域が上に形成された基板を有する。ドレイン領域は横方向及び高さ方向に延在しており、ソース領域は、この横方向及び高さ方向に沿って延在するように配設される。さらに、ゲート電極は、この横方向及び高さ方向に沿って延在している。ここで、ゲート電極は、ドレイン領域及びソース領域の間で横方向に配設されるとともに、ゲート絶縁層によって半導体領域から分離されている。ここで、ドレイン領域及びソース領域は、少なくともゲート電極の上側表面にまで高さ方向に沿って延在している。
【００１５】
本発明は、以下の詳細な説明及び添付の図面によって理解されるであろう。この説明中において、同一あるいは同等の構成要素には同一あるいは同等の符号を付す。
【００１６】
本発明は、様々な変更や代替的な形態を取ることが可能であり、従って、特定の形態は例示的に図面に開示され、以下で詳細に説明される。しかしながら、ここに示す詳細な説明は、開示された特定の形態に本発明を限定するものではなく、むしろ、本発明は、添付の特許請求の範囲によって規定される、本発明のスピリット及びスコープ内に入るあらゆる改良、均等物、及び、代替形態を含むものである。
【００１７】
本発明を実施するモード
以下、本発明の例示的な形態について説明する。
本発明の内容を明確化するため、ここでは、実際の構成のすべての特徴についての説明は避ける。実際の形態を構成するにあたり、様々な形態を有するシステムに関係した制約、及び、ビジネスに関係した制約に伴うコンプライアンスのような実施者の特定の目的を達成するために、数々の構成を特定するための決定がなされなければならない。さらに、このような達成努力は複雑で時間を消費するが、それにも拘わらず、この開示の利益を享受する当業者に課されるルーチンとなっている。
【００１８】
添付の図を用いて本発明について説明する。半導体デバイスの様々な領域及び構造を図中に非常に正確ではっきりとした構成及び形体として示すが、当業者であれば、実際は、これらの領域及び構造は図に示すほど正確ではないことを理解できるであろう。これに加えて、図中に示す様々な特徴部分と注入領域との相対的なサイズは、製造されるデバイスの特徴部分または領域に比べて誇張または縮小して表してある。これにも拘わらず、添付の図面は本発明の例示的な形態を記載及び説明するためにある。ここで用いる文言及び文節は、当業者によって理解される文言及び文節と同一の意味を有するように、理解され、解釈されるべきである。いかなる特別な用語またはフレーズも、ここでの用語またはフレーズの統一的な使用によって暗示する意図はない。すなわち、ここでの用語またはフレーズの統一的な使用により、当業者によって理解される通常的及び慣習的な意味からかけ離れた定義を暗示する意図はない。用語またはフレーズが特別な意味を有するように意図する範囲において、すなわち、当業者によって理解される意味以外において、そのような特別な定義は以下の詳細な説明において、直接的勝つほかに疑義が生じないように明確にその用語またはフレーズの特別な意味を規定するように、明確に定義される。
【００１９】
ＳＯＩ回路構造は、最先端のＣＭＯＳデバイスを製造するためには、現在、最も有力な候補として考えられているため、本発明のさらに他の例示的な形態の詳細な説明では、ＳＯＩ基板上に形成されたトランジスタ素子について言及する。しかしながら、本発明の本質は、例えばシリコン基板、または他の適当なIII-Ｖ族またはII-VI族半導体などの巨大な半導体基板の上に形成されたトランジスタデバイスに即座に適用することができることを理解できるであろう。
従って、本発明は、添付の特許請求の範囲において明示されない限り、シリコンをベースとしたＳＯＩデバイスに限定されるものではない。
【００２０】
図２ａ−図２ｉに関し、さらに他の例示的な形態を詳細に示す。
図２ａにおいて、トランジスタ２００は、基板２０１を備える。この基板２０１としては、例えばシリコン基板、または、例えばガラス、サファイア、及びその他の同等物のようなその他の基板が挙げられる。ここで、絶縁層２０２及び実質的な結晶半導体層２０４が基板２０１の上に形成される。半導体層２０４は、シリコン、シリコン／ゲルマニウム、または、その他の適当な半導体材料で構成される。以下の例示的な形態ではシリコンで構成されたものとして考える半導体層２０４の厚さは、極度に縮小化されたＳＯＩトランジスタ素子の要求と一致するように選択される。トランジスタ２００の全体的な寸法は、例えば、二酸化シリコン及び／または窒化シリコンなどのような絶縁材料で構成される絶縁構造２０３によって規定される。横方向寸法２２１を有する注入マスク２２０は、半導体層２０４の上に形成される。注入マスク２２０は、形成されるゲート電極の外形に相似する。注入マスク２２０は、後述する最先端の製造工程において、半導体層２０４に対して選択的に注入マスク２２０を効率よく除去することができるように、選択的なエッチ方法が適用可能に、または、選択的なエッチ方法が確立されるように、例えば、二酸化シリコン、窒化シリコン及びその他の同等物等のような適当な材料で構成される。ある一つの形態では、現在利用可能なフォトリソグラフィ技術の解像度による制約を受けることなく、ゲート電極の実際の寸法を劇的に短縮することのできる可能性を提供しつつ、注入マスク２２０の横方向の寸法２２１は、十分に確立されたリソグラフィ及び異方性エッチ技術によって注入マスク２２０が容易に形成できるように、ゲート電極の横方向の長さ、すなわち、設計されるゲート長を超えるように選択される。その他の形態では、臨界的なトランジスタの寸法、すなわち、ゲート長は、現在利用可能なリソグラフィ技術の解像度の範囲内であり、注入マスク２２０の横方向寸法は、実質的に、引き続き形成されるゲート電極のゲート長を表す。
【００２１】
図２ａに示すデバイス２００を形成する典型的なプロセス手順は、次のプロセスを備える。最先端のウェハーボンド技術によって基板２０１を備えた後、あるいは、基板２０１を形成した後に、十分に確立されたリソグラフィ技術、異方性エッチ技術、堆積（成膜）技術及び研磨技術によって絶縁構造２０３が形成される。その後、利用可能な注入シーケンスを行うことにより、半導体層２０４内のトランジスタの動作に対する所望の垂直ドーパント特性（図示せず）を確立する。その後、例えば、プラズマエンハンスド化学気相成長により、適切な絶縁材料からなる層を堆積する。この層の厚さは、その後に行われる注入シーケンスにおいて所望のイオンブロック効果を発揮できる程度に設定される。例えば、誘電体層の主要成分が窒化シリコンである場合は、窒化シリコンを堆積する前に薄膜二酸化シリコン層を堆積させ、誘電体層をパターニングする工程においてエッチ停止層として機能させる。前述したように、注入マスク２２０を形成するために誘電体層をパターニングする工程は、十分に確立されたリソグラフィ技術及び異方性エッチ技術によって行われる。これは、一つの例示的な形態では、トランジスタ素子を極端に縮小しようとするときに、横方向寸法２２１と、トランジスタの幅方向の寸法におけるサイズとが、関連するゲートの寸法を超える可能性があるからである。
【００２２】
図２ｂは、注入マスク２２０をパターニングするための異方性エッチプロセスが完了し、符号２２２で示す注入シーケンスが行われているデバイス２００を例示的に示す。ここでは、注入マスク２２０によって横方向に規定される、すなわち、自己整合する、高いドーパント密度が形成される。半導体層２０４内に形成されるドーパント密度は、これから形成される、関連するソース領域及びドレイン領域のための延在領域２０８ａの所望の密度を表す。注入シーケンス２２２は、所望のドーパント特性２０８ａを達成するために必要な複数の注入工程を備えてもよい。ここで、注入マスク２２０の横方向寸法２２１によっては、必要に応じて注入マスク２２０の下に延在する、注入されたドーパント特性を得るための注入ステップを備えてもよい。一つの形態では、その後、高速温度アニールサイクルの手段による熱処理を行い、アモルファス化した半導体領域の再結晶かを行う。このアモルファス化した半導体領域は、その前の注入シーケンス２２２においてダメージを受けたものである。従来の方法に比べて、アニールサイクルのパラメータは連続的かつ最終的に半導体層２０４を再結晶化するように選択される。ここで、ドーパント特性２０８ａ所望の横方向拡大をもたらすために、ドーパントの熱拡散を予め行っておいてもよい。続いて、注入マスク２２０の横方向寸法２２１は、先だって行われる注入シーケンス２２２と同様に、上昇される温度と現在のアニールサイクルの時間及び次のアニールサイクルの時間との組み合わせにより、所望の横方向ドーパント特性２０８ａ、及び、所望のチャネル長が得られるように設計される。これに関連する注入工程及びアニール工程の間におけるドーパントの振る舞いは、関連するシミュレーションプログラムによって計算される。このシミュレーションの結果は、横方向寸法２２１と、注入シーケンス２２２及びアモルファス半導体領域の再結晶化のためのアニールサイクルのプロセスパラメータとの適切な設計値の確立を可能にする。
【００２３】
図２ｃは、さらに後の処理工程におけるトランジスタ２００を例示的に示す図である。トランジスタ２００は、半導体層２０４の上にエピタキシャル成長された半導体領域２１１を備える。
半導体領域２１１の高さは、実質的に、形成されるゲート電極の高さを決定するため、半導体領域２１１の厚さまたは高さは、デバイスの要求に鑑みて選択される。例えば、半導体領域２３１１の高さは、２０−１００ｎｍの範囲で選択される。
【００２４】
半導体層(underlying semiconductor layer)の上における半導体材料のエピタキシャル成長は、例えば、シリコン層の上におけるシリコンの成長は、確立されたプロセスで行われるため、その詳細な説明は省略する。トランジスタ２００のその他の部分は誘電体材料によって覆われているため、領域２１１における成長は、暴露されている（誘電体に覆われていない）シリコン領域に限定される。この後、ドレイン領域２０８及びソース領域２０８内に最終的に要求されるドーパント密度を生成するために、トランジスタ２００には、さらなる注入処理２２３が行われる。他の形態では、前もって行なう注入シーケンス２２２及び関連するアニールサイクルを省略して、注入サイクル２２３に統合してもよい。この場合、ドーパントが注入される半導体領域の厚さが増大することによる低エネルギ注入シーケンスを実質的に避けることができる。この後、アニールシーケンスが実行され、注入によるダメージが実質的に修復され、ドーパントは活性化される。その結果、アニールサイクルの間におけるドーパントの拡散は、その前に行われたアニールサイクルの間に得られたドーパントの移動とともに、最終的に要求される横方向ドーパント特性を形成し、チャネル長２２４を形成する。従来の方法とは対照的に、アニールパラメータは、注入パラメータ及び注入マスク２２０の横方向寸法２２１とともに、その他のトランジスタ構成要素に悪影響を与えるリスクをもたらすことなく、ドレイン領域２０８及びソース領域２０８に最適な特性を与えるように選択される。このような悪影響としては、従来の方法における、ゲート電極及びゲート注入層内における活性化されたドーパントの拡散がある。
【００２５】
図２ｄは、注入マスク２２０が除去され、半導体領域２２１の内側側壁及び外側側壁の上に側壁スペーサ２０７が形成されたトランジスタ２００を例示的に示す。側壁スペーサ２０７は、酸化シリコン、窒化シリコン、及びその他の同等物によって構成される。注入マスク２２０は、等方性エッチプロセスによって選択的に除去される。この等方性エッチプロセスとしては、不適当なダメージを生じさせることなく、周囲の半導体材料に対して高い選択性を示す等方性ドライエッチプロセスまたは等方性ウェットエッチプロセスがある。
【００２６】
ここで、ある形態において、絶縁構造２２３に対して高い選択性を呈しない場合は、例えば、レジストマスクが注入マスク２２０を暴露するように注入マスク２２０をパターニングするために用いられるリソグラフィレチクル（図示せず）と同一のレチクルによって行われるフォトリソグラフィ工程をさらに行えばよい。その後、注入マスク２２０は、レジストマスクと共にまたはレジストマスクとは別に、関連する等方性エッチプロセスによって除去される。注入マスク２２０を除去した後に、できれば、注入マスク２２０とレジストマスクを除去した後に、一つあるいは複数の材料からなる層を特定の厚さだけ堆積し、続いて、これら一つあるいは二つの層の余計な分を異方性エッチプロセスで除去することによって側壁スペーサ２０７を形成する。関連する側壁スペーサ技術は十分に確立された技術であるため、その詳細は省略する。しかしながら、注入マスク２２０（図２ｃ参照）の横方向長さ２２１は、スペーサ幅２０７Ａの２倍短くすることができるので、側壁スペーサ２０７の幅２０７Ａは十分に制御可能であり、それゆえ、最終的に得られるゲート長を決めることができる。続いて、注入マスク２２０がカッティングエッジフォトリソグラフィ(cutting-edge photolithography)によって注入マスク２２０が形成されると、周知の手法により、スペーサ幅２０７Ａの２倍の縮小優位性を得ることができる。
【００２７】
図２ｅは、さらに後の工程におけるデバイス２００を例示的に示す図であり、ここでは、ゲート絶縁層２０６が側壁スペーサ２０７の間に形成されている。ここに示す形態では、ゲート絶縁層２０６は、前もって行われる酸化処理によって形成される。この酸化処理では、層２０４内の半導体の一部、及び、領域２１１の頂部が所望の厚さの酸化層を形成するために用いられる。他の形態では、前もって行われる周知の体積技術によってゲート絶縁層２０６を形成してもよい。
【００２８】
図２ｆは、トランジスタ２００と、その上に形成されたゲート電極材料層２０５Ａを例示的に示す。このゲート電極材料層２０５Ａは、例えば、トランジスタがシリコン系のものである場合は、ポリシリコンで構成すればよい。このポリシリコン層２０５Ａは、十分に確立された化学気相成長技術で堆積すればよく、ここで、ポリシリコン層２０５Ａの厚さは、領域２１１の間のスペースにゲート電極材量が十分に充填されるように選択されればよい。その後、ポリシリコン層２０５Ａの余剰分は、ケミカルメカニカルポリシング（ＣＭＰ）、及び／または、エッチングにより除去される。ポリシリコン層２０５Ａが実質的にエッチングにより除去される場合は、エッチプロセスを行う前に層２０５Ａの上面をケミカルメカニカルポリシングによって平坦化しておくことが有効的である。一つの形態では、余剰部分はＣＭＰによって除去され、ここで、半導体領域２１１の頂部のゲートシリコン層２０６の露出させるために研磨処理は監視される。その後、研磨処理が続けられ、半導体領域２１１の頂部の上の薄膜ゲート絶縁層２０６が確実に除去され、側部スペーサ２０７の上部の平坦化が行われる。
【００２９】
図２ｇは、トランジスタ２００を例示的に示しており、ＣＭＰによって層２０５Ａの余剰部分を除去した後に、ゲート電極２０５を形成した状態を示す。側壁スペーサ２０７の平坦化された部分２０７Ｂは、半導体領域２１１に対するゲート電極２０５の十分な電気的絶縁を提供する。他の形態では、層２０５Ａの余剰部分の大半がエッチングによって除去される場合は、エッチプロセスは半導体領域２１１（図２ｆ参照）の頂部におけるゲート絶縁層２０６をクリアランスとして残して停止される。そして、これに続いて、選択的なエッチプロセスが行われ、暴露されたゲート絶縁層２０６が除去される。これが適切であれば、さらなる半導体材料のエッチプロセスが行われ、半導体領域２１１及びゲート電極２０５の高さが低くされる。この結果、側壁スペーサ２０７によって、これらの半導体領域間における十分な電気的絶縁が確保される。これは、ゲート電極２０５及び領域２１１の高さが側壁スペーサの頂部よりも十分に低くされるからである。
【００３０】
図２ｈは、さらなるイオン注入シーケンス２２５が行われるトランジスタ２００を例示的に示す図である。このイオン注入シーケンスは、ゲート電極２０５の導電性を増大させるように設計されており、これと同時に、従来の方法において知られていたあらゆる有害な影響を実質的に避けたものである。すなわち、イオン注入シーケンス２２５の間における注入パラメータは、ゲート絶縁層２０６におけるドーパントの侵入が最小限に維持されるように、かつ、これと同時に、ゲートの枯渇が最小限になるようにゲート絶縁層２０６の近傍におけるドーパント密度が増大されるように選択される。イオン注入シーケンス２２５は、従来の方法のように優れたドレイン／ソース特性またはゲートとドレイン／ソースとの両方における妥協的な特性を得る代わりに、優れたゲート特性を得るように構成されているため、トランジスタの性能を高めることができる。
【００３１】
他の形態では、例えば、注入マスク２２０を形成するのに用いるものと同一のリソグラフィ・レチクルを用いて、レジストマスク（図示せず）を形成する。こうすれば、注入シーケンス２２５に用いる適切なドーパントの選択における高度の柔軟性が得られる。例えば、トランジスタデバイス２００がＰ型半導体である場合は、ドレイン領域２０８及びソース領域２０８内のドーパント密度は、注入処理中における高い拡散性を示すボロンによって形成される。従って、場合によっては、ゲート注入２２５に、ボロンとは逆の導電型の他のドーパントを用いることがより適切である場合もある。他のドーパント、特に、導電型が逆のドーパントは、領域２１１内のドーパント密度に不当に影響し、追加的なレジストマスクは、実質的に、注入シーケンス２２５の間におけるイオンの侵入をブロックする。
【００３２】
その後、トランジスタ２００がシリコン系である場合は、シリサイデーションプロセスは、従来のデバイスと同様に、領域２１１及びゲート電極２０５の導電性を増大させるように実行される。
【００３３】
図２ｉは、シリサイデーションプロセスが完了した後のトランジスタ２００を示す。このシリサイデーションプロセスは、例えばコバルトのような耐熱性金属とともに、シリコンの自己整合的反応として実行される。続いて、非反応金属を除去する工程、及び、コバルトモノシリサイドを安定的かつ導電性の高いコバルトジシリサイドに転移させるためのアニール工程が行われ、このようにして、金属シリサイド領域２０９をゲート電極２０５と、ドレイン領域２０８及びソース領域２０８内で関連する金属シリサイド領域２１０とを形成する。
【００３４】
この結果、図２ｉに示すトランジスタ２００は、金属シリサイド領域２０９と注入部２０５ｃとを有する導電性の高いゲート電極２０５を備え、この注入部２０５ｃのドーパント密度によって、ゲートの枯渇が最適化され、また、ゲート絶縁層２０６のドーパント侵入が抑制される。他方、所望の高ドーパント密度が半導体領域２１１を含むドレイン領域２０８及びソース領域２０８内に確立され、ここで、同時に、金属シリサイド領域２１０との故知のドレイン領域２０８及びソース領域２０８の増大したインターフェイスによって、金属シリサイド領域２１からトランジスタ２００の延在領域及びチャネル領域への十分な電荷キャリアの移送がもたらされる。このように、厚さが約５-５０ｎｍの範囲内で、ソースとドレインの接触及びシート抵抗の不当な妥協を排除した、チャネル領域が非常に縮小されたＳＯＩトランジスタを製造することができる。
さらに、有効的なゲート長及びチャネル長は、現在存在するカッティングエッジフォトリソグラフィの有効解像度によって制限されることはなく、確立された側壁スペーサ技術に基づいて短縮される。
【００３５】
図３ａ−図３ｅに関して、さらに他の例示的な形態が示される。この形態では、前述の形態で説明したエピタキシャル成長プロセスは、必要ない。図２ａ−図２ｉに示す構成要素と同様の構成要素には同一の符号を付すが、この符号における符号の最初の数字（百の位の数字）は変更されている。また、図２ａ−図２ｉにおける構成要素と同様の構成要素の説明は省略する。
【００３６】
図３ａにおいて、トランジスタ３００は基板３０１を備え、この基板３０１の上には絶縁層３０２及び絶縁構造３０３によって覆われた半導体層３０４が形成されている。レジストマスク３３０は、半導体層３０４の上に形成され、横方向寸法３２１を有する開口３２０Ａを備える。開口３２０Ａは、半導体層３０４のない部にも部分的に形成され、開口３２０Ａは、トランジスタ３００のチャネル領域のために要求される厚さ３０４Ａを有する半導体層３０４の半導体領域を露出させている。
【００３７】
絶縁構造３０３を有する基板３０１は、図２ａに関して予め説明したプロセスと同様のプロセスによって形成される。レジストマスク３３０は、リソグラフィによって形成され、図２ａにおける注入マスク２２０に対する説明と同様の評価が横方向寸法３２１に対して適用される。半導体層３０４内の開口３２０Ａは、絶縁構造３０３の形成において実行されるプロセスと同様の異方性エッチプロセスによって形成される。これに続いて、関連するプロセス技術が十分に確立される。半導体層３０４の最初の厚さは、トランジスタ素子３００の最終的な高さを表すように選択されることに留意すべきである。ここで、異方性エッチプロセスは、適切なトランジスタの性能に必要な所望の浅い厚さ３０４Ａを提供するように制御される。関連する異方性エッチプロセスのエッチレートは、予め非常に正確に決められるので、エッチプロセスは、厚さ３０４Ａの設計値に従って確実に停止される。
【００３８】
図３ｂは、誘電体層３２０Ｂが上部に形成されたトランジスタ３００を例示的に示す図である。ここで、誘電体層３２０Ｂの厚さは、半導体層３０４の内部に開口３２０Ａを十分に埋め込むことができるように選択される。図３ｂに示す構成の形成は、レジストマスク３３０を除去した後に、ＣＶＤ法により、例えば酸化シリコン、窒化シリコン及びその他の同等物で構成される適切な材料で層３２０Ｂを堆積することによって達成される。
【００３９】
図３ｃは、開口３２０Ａ内に注入マスクを形成するために、層３２０Ｂの上面を平坦化した後のデバイス３００の構成を例示的に示す。図３ｃに示すように、ＣＭＰプロセスは、半導体層３０４の上面上に薄い層を残すように設計されてもよく、また、他の携帯では、ＣＭＰプロセスは、実質的に完全にすべての余剰材料を半導体層３０４から除去するまで続けられてもよい。その後、イオン注入プロセス３２２を行い、特定の深さ３２２Ａにわたって所望のイオン密度の部分が形成される。開口３２０Ａ内に形成された注入マスク３２０のおかげで、チャネル領域３４０が実質的に注入シーケンス３２２による影響を受けずに済む。その後、注入マスク３２０は、等方性ドライエッチプロセスまたは等方性ウェットエッチプロセスとして設計される選択的なエッチプロセスによって除去される。関連する選択的なエッチプロセスは、当該技術分野において十分に確立されている。従って、その詳細な説明は省略する。次に、アニールサイクルが行われ、アモルファス半導体領域があれば、これを再結晶化し、また、前の注入シーケンス３２２によって注入されたドーパントを活性化して拡散させる。アニールサイクルのパラメータは、チャネル領域３４０内への所望のドーパントの移動が得られるように選択される。この結果、特定のチャネル長が規定される。適切な注入及びアニールパラメータについて、開口３２０Ａの横方向寸法と同様に、図２ｂ及び図２ｃに関して既に説明した評価と同一のものが適用される。
【００４０】
図３ｄは、ドレイン領域及びソース領域３０８を形成するアニールサイクルが完了した状態のトランジスタ３００を例示的に示す図である。このドレイン領域及びソース領域３０８の間でチャネル長３２４が規定される。アニールプロセスの前に注入マスクを除去することにより、チャネル領域３４０内への上層からの拡散は、実質的に抑制される。
【００４１】
図３ｅは、開口３２０Ａの側壁に側壁スペーサ３０７が形成されるとともに、ゲート絶縁層３０６がチャネル領域３４０及び半導体領域３０４の上に形成された状態のトランジスタ３００を例示的に示す。側壁スペーサ３０７の幅は、最終的に得られるゲート長３０５Ｂを規定する。このゲート長３０５Ｂは、開口３２０Ａ内に形成されるゲート電極のものである。側壁スペーサ３０７とゲート絶縁層３０６を形成するプロセスシーケンスは、図２ｄ及び図２ｅに関して予め説明したものと同一である。
【００４２】
その後の処理、すなわち、特定的に設計されたゲート注入サイクルを含む、開口３２０Ａ内へのゲート電極の形成は、図２ｆ−図２ｉに関して既に説明したものと同様に行われる。
【００４３】
これに続いて、エピタキシャル成長工程を必要とすることなく所望の薄いチャネル領域３４０を形成する。その結果、プロセスの煩雑さを著しく低減することができる。それにも拘わらず、前述の携帯との高い互換性が確保される。エピタキシャル成長工程を省いたことにより、スループットの増大、及び、生産コストの著しい低減がもたらされる。
【００４４】
その結果として、本発明は、現在有用なカッティングエッジデバイスの関連するゲート長より短いゲート長を有する、トランジスタ素子、特に、ＳＯＩデバイスを提供するものである。ここで、本発明で用いる製造プロセスは、そのような現在有用なカッティングデバイスを製造するために十分に確立されたものと同様である。さらに、ゲート電極内のドーパント密度を、ドレイン領域及びソース領域内のドーパント密度を効果的に分離することは、チャネル接合の向上及びシート抵抗の増大をもたらすが、これと同時に、ゲート電極の特性が改善される。従って、本発明は、現在十分に確立された製造方法を用いることによって、トランジスタ素子を積極的に縮小することへの可能性を提供する。上述の形態から明らかであるように、本発明はＳＯＩデバイスに限定されるものではなく、ＳＯＩデバイスへの適用は非常に優位的であるが、巨大な半導体基板上に形成されるデバイスにも適用可能なものである。
【００４５】
上述した特定の形態は例示的なものにすぎず、本発明は、ここに示唆される利益を有する、異なる形態であるが当業者にとって自明な均等な改良及び実施が可能である。例えば、上述したプロセス工程は、異なる順序で実行することが可能である。
さらに、ここに示す構造または設計の仕様に対していかなる限定も意図されておらず、本発明は添付の特許請求の範囲によって特定される。従って、上述した特定の形態は、代替または改変可能であり、そのようなすべての変形は、本発明のスコープ及びスピリットに含まれるものである。
従って、本発明が求める保護範囲は、添付の特許請求の範囲によって規定される。
【図面の簡単な説明】
【００４６】
【図１ａ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図１ｂ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図１ｃ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図１ｄ】従来の方法によって作製されるＳＯＩトランジスタの断面構造を例示的に示す図である。
【図２ａ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｂ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｃ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｄ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｅ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｆ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｇ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｈ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図２ｉ】本発明の製造工程のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ａ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｂ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｃ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｄ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【図３ｅ】エピタキシャル成長を必要としない本発明の他の形態のある一つの段階におけるトランジスタデバイスの構造を示す図である。
【特許請求の範囲】
【請求項１】
電界効果型トランジスタの製造方法であって、
結晶半導体領域２０４の上に注入マスク２２０を形成する工程、
それぞれが前記結晶半導体領域の表面上に位置する上面を有するドレイン領域２０８及びソース領域２０８を前記注入マスクを用いて形成する工程、
前記結晶半導体領域の表面領域を暴露するために前記注入マスクを除去する工程、
前記暴露された表面領域の上にゲート絶縁層２０６を形成する工程、
前記ゲート絶縁層２０６の上にゲート電極２０５を形成する工程、及び、
前記ゲート電極２０５をドープする工程、
を備える方法。
【請求項２】
前記ゲート電極２０５を形成する工程は、前記ゲート絶縁層２０６の上にゲート電極材量を堆積する工程、及び、前記ゲート電極２０５を形成するために前記ゲート電極のうちの余剰分を除去する工程、である、請求項１記載の方法。
【請求項３】
前記注入マスク２２０の横方向のサイズは、前記ゲート電極２０５のゲート長の設計値よりも大きい、請求項１記載の方法。
【請求項４】
前記ドレイン領域２０８及びソース領域２０８を形成する工程は、前記注入マスク２２０の隣に結晶半導体層をエピタキシャル成長させる工程を含む、請求項１記載の方法。
【請求項５】
前記半導体層をエピタキシャル成長させる前に、前記ドレイン領域及びソース領域を形成する第１注入シーケンスを実行するとともに、前記半導体層をエピタキシャル成長させた後に、前記ドレイン領域２０８及びソース領域２０８を形成する第２注入シーケンスを実行する、請求項４記載の方法。
【請求項６】
ドーパントを活性化させるためにアニールプロセスを実行する工程をさらに備える、請求項５記載の方法。
【請求項７】
前記アニールプロセスは、前記ドレイン領域２０８及びソース領域２０８の横方向距離によって規定される所望のチャネル長に基づいて制御される、請求項６記載の方法。
【請求項８】
前記アニール処理は、前記第１注入シーケンスを実行した後であって、かつ、前記第２注入シーケンスを実行する前に行われる第１アニールサイクルを有し、この第１アニールサイクルは、前記半導体領域内のアモルファス化された部分を実質的に完全に再結晶化するように行われる、請求項７記載の方法。
【請求項９】
前記注入マスク２２０を除去することによって暴露される、前記ドレイン領域２０８及びソース領域２０８の側壁の上に、側壁スペーサ２０７を形成する工程をさらに備える、請求項３記載の方法。
【請求項１０】
前記側壁スペーサ２０７の幅２０７Ａは、前記ゲート電極の目標ゲート長に基づいて制御される、請求項９記載の方法。
【請求項１１】
前記注入マスク２２０を形成する工程は、前記結晶半導体領域２０４を含む半導体層内に凹部を形成する工程、及び、前記注入マスク２２０を形成するために、マスク材料で前記凹部を充填する工程、を含む、請求項１記載の方法。
【請求項１２】
前記凹部を充填する工程は、前記マスク材料を前記凹部を完全に充填するのに十分な厚さだけ堆積する工程、及び、ケミカルメカニカルポリシングにより、余剰分を除去する工程、を有する、請求項１１記載の方法。
【請求項１３】
前記凹部の横方向寸法は、前記ゲート電極のターゲットゲート長よりも長い、請求項１１記載の方法。
【請求項１４】
半導体領域２０４が上に形成される基板、
横方向及び高さ方向に延在するドレイン領域２０８、
前記横方向及び前記高さ方向に延在するソース領域２０８、及び、
前記横方向及び前記高さ方向に延在するゲート電極２０５、
を備え、前記ゲート電極２０５は、前記ドレイン領域及び前記ソース領域の間に横方向に配設されるとともに、ゲート絶縁層２０６によって前記半導体領域から分離され、前記ドレイン領域及び前記ソース領域は、前記高さ方向に少なくとも前記ゲート電極の上面にまで延在している、電界効果型トランジスタ。
【請求項１５】
前記ゲート電極２０５は、ドープされた半導体材料によって、少なくとも部分的に構成されており、前記ゲート電極内のドーパントのピーク密度は、前記ドレイン領域２０８及び前記ソース領域２０８内のドーパントのピーク密度よりも低い、請求項１４記載の電界効果型トランジスタ。
【請求項１】
電界効果型トランジスタの製造方法であって、
結晶半導体領域２０４の上に注入マスク２２０を形成する工程、
それぞれが前記結晶半導体領域の表面上に位置する上面を有するドレイン領域２０８及びソース領域２０８を前記注入マスクを用いて形成する工程、
前記結晶半導体領域の表面領域を暴露するために前記注入マスクを除去する工程、
前記暴露された表面領域の上にゲート絶縁層２０６を形成する工程、
前記ゲート絶縁層２０６の上にゲート電極２０５を形成する工程、及び、
前記ゲート電極２０５をドープする工程、
を備える方法。
【請求項２】
前記ゲート電極２０５を形成する工程は、前記ゲート絶縁層２０６の上にゲート電極材量を堆積する工程、及び、前記ゲート電極２０５を形成するために前記ゲート電極のうちの余剰分を除去する工程、である、請求項１記載の方法。
【請求項３】
前記注入マスク２２０の横方向のサイズは、前記ゲート電極２０５のゲート長の設計値よりも大きい、請求項１記載の方法。
【請求項４】
前記ドレイン領域２０８及びソース領域２０８を形成する工程は、前記注入マスク２２０の隣に結晶半導体層をエピタキシャル成長させる工程を含む、請求項１記載の方法。
【請求項５】
前記半導体層をエピタキシャル成長させる前に、前記ドレイン領域及びソース領域を形成する第１注入シーケンスを実行するとともに、前記半導体層をエピタキシャル成長させた後に、前記ドレイン領域２０８及びソース領域２０８を形成する第２注入シーケンスを実行する、請求項４記載の方法。
【請求項６】
ドーパントを活性化させるためにアニールプロセスを実行する工程をさらに備える、請求項５記載の方法。
【請求項７】
前記アニールプロセスは、前記ドレイン領域２０８及びソース領域２０８の横方向距離によって規定される所望のチャネル長に基づいて制御される、請求項６記載の方法。
【請求項８】
前記アニール処理は、前記第１注入シーケンスを実行した後であって、かつ、前記第２注入シーケンスを実行する前に行われる第１アニールサイクルを有し、この第１アニールサイクルは、前記半導体領域内のアモルファス化された部分を実質的に完全に再結晶化するように行われる、請求項７記載の方法。
【請求項９】
前記注入マスク２２０を除去することによって暴露される、前記ドレイン領域２０８及びソース領域２０８の側壁の上に、側壁スペーサ２０７を形成する工程をさらに備える、請求項３記載の方法。
【請求項１０】
前記側壁スペーサ２０７の幅２０７Ａは、前記ゲート電極の目標ゲート長に基づいて制御される、請求項９記載の方法。
【請求項１１】
前記注入マスク２２０を形成する工程は、前記結晶半導体領域２０４を含む半導体層内に凹部を形成する工程、及び、前記注入マスク２２０を形成するために、マスク材料で前記凹部を充填する工程、を含む、請求項１記載の方法。
【請求項１２】
前記凹部を充填する工程は、前記マスク材料を前記凹部を完全に充填するのに十分な厚さだけ堆積する工程、及び、ケミカルメカニカルポリシングにより、余剰分を除去する工程、を有する、請求項１１記載の方法。
【請求項１３】
前記凹部の横方向寸法は、前記ゲート電極のターゲットゲート長よりも長い、請求項１１記載の方法。
【請求項１４】
半導体領域２０４が上に形成される基板、
横方向及び高さ方向に延在するドレイン領域２０８、
前記横方向及び前記高さ方向に延在するソース領域２０８、及び、
前記横方向及び前記高さ方向に延在するゲート電極２０５、
を備え、前記ゲート電極２０５は、前記ドレイン領域及び前記ソース領域の間に横方向に配設されるとともに、ゲート絶縁層２０６によって前記半導体領域から分離され、前記ドレイン領域及び前記ソース領域は、前記高さ方向に少なくとも前記ゲート電極の上面にまで延在している、電界効果型トランジスタ。
【請求項１５】
前記ゲート電極２０５は、ドープされた半導体材料によって、少なくとも部分的に構成されており、前記ゲート電極内のドーパントのピーク密度は、前記ドレイン領域２０８及び前記ソース領域２０８内のドーパントのピーク密度よりも低い、請求項１４記載の電界効果型トランジスタ。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図３ｅ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図３ｅ】
【公表番号】特表２００７−５００９３６（Ｐ２００７−５００９３６Ａ）
【公表日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００６−５２１８１９（Ｐ２００６−５２１８１９）
【出願日】平成１６年６月４日（２００４．６．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１７７０５
【国際公開番号】ＷＯ２００５／０１７９９２
【国際公開日】平成１７年２月２４日（２００５．２．２４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１６年６月４日（２００４．６．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１７７０５
【国際公開番号】ＷＯ２００５／０１７９９２
【国際公開日】平成１７年２月２４日（２００５．２．２４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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