【課題】素子基板の基板本体として半導体基板を用いた場合でも、複雑なウエル構造や大掛かりな遮光構造を必要とせず、かつ、基板本体としてガラス基板などを用いた場合に比較して画素トランジスターの特性を大幅に向上することのできる電気光学装置、および当該電気光学装置を備えた電子機器を提供すること。
【解決手段】電気光学装置１００の素子基板１０では、基板本体として、単結晶シリコン基板からなる半導体基板１１を用い、半導体基板１１の表面に不純物を導入することによって、バックゲート構造を備えた画素トランジスター３０の第１ゲート電極１１ａ、および保持容量６０の第１保持容量電極１１ｂを同時形成する。また、第１ゲート絶縁層７０の一部を保持容量用誘電体層７０ｃとして利用する。 （もっと読む）

【課題】ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうる単結晶半導体層を備えた半導体基板の製造方法を提供する。
【解決手段】単結晶半導体基板上に酸化膜を形成し、酸化膜を介して半導体基板に加速されたイオンを照射することにより、半導体基板中に脆化領域を形成し、酸化膜を間に挟んで単結晶半導体基板と向かい合うように支持基板を貼り合わせ、単結晶半導体基板を加熱することにより、脆化領域において、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層の表面に対して、基板バイアスを印加して第１のエッチングを行い、単結晶半導体層に対してレーザビームを照射して、単結晶半導体層の少なくとも表面の一部を溶融した後、凝固させ、単結晶半導体層の表面に対して、基板バイアスを印加することなく第２のエッチングを行う。 （もっと読む）

【課題】優れた電気伝導特性を安定して示すカーボンナノチューブ電界効果トランジスタを再現性よく製造することができる方法を提供すること。
【解決手段】まず、ＬＯＣＯＳ法によりシリコン基板のコンタクト領域に酸化シリコン膜を形成する。次いで、シリコン基板のチャネル領域に、コンタクト領域の酸化シリコン膜よりも薄い絶縁膜を形成する。次いで、シリコン基板上にチャネルとなるカーボンナノチューブを配置した後、カーボンナノチューブを保護膜で被覆する。最後に、ソース電極およびドレイン電極をそれぞれ形成して、ソース電極およびドレイン電極をそれぞれカーボンナノチューブに電気的に接続させる。このようにして製造された電界効果トランジスタは、チャネルとなるカーボンナノチューブが汚染されていないため、優れた電気伝導特性を安定して示す。 （もっと読む）

【課題】大型の半導体装置で、高速に動作する半導体装置を提供することを目的する。
【解決手段】単結晶の半導体層を有するトップゲート型のトランジスタと、アモルファス
シリコン（またはマイクロクリスタルシリコン）の半導体層を有するボトムゲート型のト
ランジスタとを同一基板に形成する。そして、各々のトランジスタが有するゲート電極を
同じレイヤーで形成し、ソース及びドレイン電極も同じレイヤーで形成する。このように
して、製造工程を削減する。つまり、ボトムゲート型のトランジスタの製造工程に、少し
だけ工程を追加するだけで、２つのタイプのトランジスタを製造することが出来る。 （もっと読む）

【課題】コンタクトホールの微細化を図りつつ、コンタクトホールを形成する際のエッチング処理に起因する不具合を抑制する。
【解決手段】コンタクトホール形成方法は、第１レジストパターンをマスクとして、第２材料を含んでなる第２層を、エッチング液を用いてパターニングして、第１材料を含んでなる第１層を部分的に露出させる第１開口部を形成する第１エッチング工程と、第２レジストパターンをマスクとして、第４材料を含んでなる第４層を、エッチングガスを用いてパターニングして、形成された第１開口部の少なくとも一部に対応すると共に、第３材料を含んでなる第３層を部分的に露出させる第２開口部を形成する第２エッチング工程とを備える。第１材料は、エッチング液によりエッチングされる度合いが第２材料に比べて小さい材料であり、第３材料は、エッチングガスによりエッチングされる度合いが第４材料に比べて小さい材料である。 （もっと読む）

【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】 冷却機構を有する接合型半導体基板を形成するための構造体、設計構造体、及びその形成方法を提供すること。
【解決手段】 ２つの半導体基板を備える接合型基板が提供される。各々の半導体基板は、半導体デバイスを含む。少なくとも１つの基板貫通ビアが２つの半導体基板の間に設けられ、それらの間に単一の経路を提供する。２つの半導体基板の底側は、冷却機構を含む少なくとも１つの接合材料層によって接合される。１つの実施形態において、冷却機構は冷却チャネルであり、その中を通って冷却流体が流動し、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。別の実施形態において、冷却機構は、２つの端部とそれらの間の連続した経路を備えた導電性冷却フィンである。冷却フィンはヒートシンクに接続され、接合型基板内の半導体デバイスの動作中に接合型半導体基板を冷却する。 （もっと読む）

【課題】オフリーク電流を低減させた薄膜トランジスタを備える表示装置の提供。
【解決手段】表示部が形成される基板上に薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極からはみ出すことなく、前記ゲート電極に重畳して形成された島状の半導体層と、前記半導体層を被って形成された絶縁膜と、前記絶縁膜に形成された一対のスルーホールのそれぞれを通して前記半導体層と電気的に接続された一対の電極とを備え、
前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体からなっている。 （もっと読む）

【課題】配線層間の正常な電気的導通が取れている半導体装置を提供することを課題とする。
【解決手段】基板上又は基板の表面層に少なくとも２層の配線層を備え、前記２層の配線層の内、下層配線層がシリコンからなる際に、前記下層配線層と上層配線層間に炭化珪素層を備えたことを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】メモリ回路において、トランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正する半導体装置を提供することである。
【解決手段】トランジスタの漏洩電流に対して別の電流経路を追加する。別の電流経路に流れる電流をトランジスタの漏洩電流に比べて大きくすることでトランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正させる。構成としては、トランジスタに漏洩電流を流させないように容量と並列に素子を追加し、別の電流経路を設ける。 （もっと読む）

【課題】例えば、画素スイッチング用素子として用いられる薄膜トランジスタについて、そのサイズを小さくすることによって生じる可能性があるＯＮ電流の減少を抑制する。
【解決手段】下地部（１３）は、ＴＦＴアレイ基板（１０）の基板面を基準としてＴＦＴアレイ基板（１０）の図中上側に向かって突出した凸部であり、下地絶縁膜（１２）の一部として一体として、又は下地絶縁膜（１２）とは別に形成されている。下地部（１３）の表面（１３ｓ）は、面（１３ｓ−１）と、面（１３ｓ−２）とから構成されている。チャネル領域（１ｃ）は、該チャネル領域（１ｃ）が表面（１３ｓ）に沿って延びるように形成されている。 （もっと読む）

【課題】再度のフォトリソグラフィ工程を必要とせずに特性値を変更することが可能な抵抗体を提供する。
【解決手段】抵抗体は、互いに直列接続された複数の第１の抵抗体ユニットと、前記複数の第１の抵抗体ユニットのうちの一部に並列接続される第２の抵抗体ユニットを有する。そして、半導体集積回路測定後に、必要に応じて前記第２の抵抗体ユニットを電気的に切断する。なお、第１の抵抗体ユニットは、単体の抵抗体から構成されたユニットでも、複数の抵抗体から構成されたユニットでもどちらでも良い。 （もっと読む）

【課題】ガラス基板と単結晶半導体基板とを貼り合わせてＳＯＩ基板を作製する際の縞状の模様（むら）の発生を抑制することを目的の一とする。又は、上記むらの発生を抑えて高品位な半導体装置を提供することを目的の一とする。
【解決手段】単結晶半導体基板に加速されたイオンを照射して単結晶半導体基板に脆化領域を形成し、単結晶半導体基板に形成された絶縁層の表面の、単結晶半導体基板の周縁部に対応する領域に、凹部又は凸部を形成し、絶縁層を介して、単結晶半導体基板とベース基板とを貼り合わせ、熱処理を施すことにより、脆化領域において単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を形成し、単結晶半導体層をパターニングして半導体素子を形成する際に、周縁部に対応する領域の単結晶半導体層を除去する。 （もっと読む）

【課題】静電気放電に起因する特性の不良を低減した半導体装置及びその作製方法を提供することを目的の一とする。
【解決手段】半導体装置が、（１）回路部の周辺領域において、第１及び第２の絶縁膜が直接接する構成、（２）第１及び第２の絶縁体が密着する構成、（３）第１及び第２の絶縁体の外側の面にそれぞれ第１及び第２の導電層が設けられ、第１及び第２の導電層は、周辺領域の外側の側面で導通をとっている構成の少なくとも一を備える。なお、側面での導通は、半導体装置分断の際に形成することができる。 （もっと読む）

【課題】例えば、液晶装置において、画素ピッチの微細化に対する要請に応じつつ、当該微細化によって得られるべき表示性能の向上を十分に享受可能な薄膜トランジスタを提供する。
【解決手段】ドレイン領域（１ｄ）の夫々の幅（Ｗ１）は、幅方向に沿って、チャネル領域（１ｃ）の幅（Ｗ３）より細い。加えて、ドレイン領域（１ｄ）の夫々の厚み（Ｔ１）は、チャネル領域（１ｃ）の厚み（Ｔ３）より薄い。したがって、ＴＦＴ（３０）のドレイン領域（１ｄ）の側面及び上面からなる表面の面積は、比較例に係るＴＦＴのドレイン領域の表面の面積より小さい。よって、ＴＦＴ（３０）によれば、ゲート電極（３ａ２）で遮光されないドレイン領域（１ｄ）の夫々の表面積を低減することができ、ＴＦＴ（３０）の上側から３次元的に照射される光のうちドレイン領域（１ｄ）が受ける光量を低減することが可能であり、光リーク電流を低減することができる。 （もっと読む）

【課題】結晶粒の大きさばらつきを低減し、均質な半導体膜を提供することを目的の一とする。又は、均質な半導体膜を提供すると共に、低コスト化を図ることを目的の一とする。
【解決手段】非晶質半導体膜を形成したガラス基板を、結晶化に必要な温度以上の処理雰囲気内に導入することにより、処理雰囲気からの熱伝導による急速加熱を行って、非晶質半導体膜を結晶化させる。より具体的には、例えば、あらかじめ処理雰囲気の温度を結晶化に必要な温度まで上昇させた後、半導体膜が形成された基板を上記処理雰囲気に投入する。 （もっと読む）

【課題】ＬＤＤ構造を有するトランジスタにおけるリーク電流をより有効に低減できると共に比較的容易に製造可能な電気光学装置を提供する。
【解決手段】ＴＦＴ３０は、チャネル領域１ａ’、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅ、並びにデータ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃを有する半導体膜１ａと、ゲート電極３ａとを含み、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃのうち少なくとも一方は、少なくとも部分的に、チャネル領域１ａ’よりも幅広に形成される。 （もっと読む）

【課題】液晶装置等の電気光学装置において、高品質なカラー画像を表示する。
【解決手段】電気光学装置は、基板（１０）上に、画素の開口領域を区画する非開口領域に、互いに交差するように配置されたデータ線（６ａ）及び走査線（３ａ）と、データ線より上層側に形成されており、平坦化処理が施された平坦部（２４０）及び平坦部より下層側に掘り下げられた凹部（２５０）を有する層間絶縁膜（４３）と、平坦部上に形成されたシールド層（２１０）と、層間絶縁膜より上層側に、少なくとも凹部を埋めるように形成されたカラーフィルタ（２２０）と、カラーフィルタより上層側に、データ線及び走査線の交差に対応するように形成された画素電極（９ａ）とを備える。 （もっと読む）

【課題】 真性酸化亜鉛からなる半導体薄膜を有する薄膜トランジスタの製造に際し、加工精度を良くする。
【解決手段】 まず、真性酸化亜鉛からなる半導体薄膜８の上面全体に保護膜９を形成し、その上に上層絶縁膜１２を成膜する。次に、上層絶縁膜１２および保護膜９にコンタクトホール１０、１１を形成する。この場合、チャネル長Ｌは２つのコンタクトホール１０、１１間の間隔により決定され、チャネル幅Ｗはコンタクトホール１０、１１の所定方向の寸法により決定される。これにより、半導体薄膜８にサイドエッチングがやや生じても、チャネル長Ｌおよびチャネル幅Ｗに寸法変化が生じることはない。 （もっと読む）