半導体装置
【課題】メモリ回路において、トランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正する半導体装置を提供することである。
【解決手段】トランジスタの漏洩電流に対して別の電流経路を追加する。別の電流経路に流れる電流をトランジスタの漏洩電流に比べて大きくすることでトランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正させる。構成としては、トランジスタに漏洩電流を流させないように容量と並列に素子を追加し、別の電流経路を設ける。
【解決手段】トランジスタの漏洩電流に対して別の電流経路を追加する。別の電流経路に流れる電流をトランジスタの漏洩電流に比べて大きくすることでトランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正させる。構成としては、トランジスタに漏洩電流を流させないように容量と並列に素子を追加し、別の電流経路を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、あらかじめ決められた時間内のみ情報を保持するメモリ回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、無線通信を利用した個体識別技術（以下、無線通信システムと表記する）が注目を集めている。特に、無線通信によりデータの送受信を行うデータキャリアとして、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を利用した無線タグ（以下、カード型、チップ型等の形状を問わず、総称して無線タグと表記する）による個体識別技術が注目を集めている。無線タグは、ＩＣタグ、ＲＦＩＤタグ、電子タグとも呼ばれる。
【０００３】
無線タグを用いた個体識別技術は、製造、流通の分野において、従来のバーコード管理に代わり、多数多量の物品の管理等に役立てられ始めており、個人認証への応用も進められている。
【０００４】
ここで言う無線通信システムとは、リーダ／ライタ（以下、Ｒ／Ｗと表記する）等の送受信機（質問器とも言う）と、無線タグとの間のデータの送受信を無線にて行う通信システムである。このような無線通信システムにおいては、Ｒ／Ｗから発せられる搬送波に、送受信すべきデータを重畳してやりとりを行う。
【０００５】
無線タグには、読み取り精度の向上、衝突防止の機能のひとつとして、セッションフラグを備えている。ＩＤを読み出した無線タグに対して、セッションフラグは、再度読み出すことを防止するためのフラグである。たとえば、セッションフラグは、Ａ及びＢの２つの情報を持ち、ＩＤを読み出した無線タグをＡからＢへ設定される。
【０００６】
セッションフラグには、Ｒ／Ｗから無線タグに供給される電力に関係なく、パーシステンスタイムが設けられる。たとえば、セッションフラグを一度Ｂに設定されると、パーシステンスタイムよりも短い時間においては、セッションフラグをＢに設定される。パーシステンスタイムよりも長い時間においては、セッションフラグをＡに設定される。パーシステンスタイムを実現するには、メモリが必要である。
【０００７】
実用されるメモリは、不揮発性メモリと揮発性メモリに大別される。不揮発性メモリは、電源の供給の有無に関係なく、記憶情報を保持するメモリである。揮発性メモリは、電源がないと記憶情報を保持できないメモリである。
【０００８】
揮発性メモリの一例としては、ＤＲＡＭがある。図４は、ＤＲＡＭセルの一構成例を示す回路図である。
【０００９】
図４のメモリセル４０６は、ｎチャネル型トランジスタ４０１と容量４０２から成り立つ。ｎチャネル型トランジスタ４０１のゲートがワード線４０５に接続される。ｎチャネル型トランジスタ４０１のドレイン又はソースのどちらか一方と容量４０２は接続され、他方は、ビット線４０４に接続される。容量４０２のｎチャネル型トランジスタ４０１と接続されていない端子は、基準電位４０３に接続される。なお、本明細書中の接続とは電気的な接続を意味する。
【００１０】
ｎチャネル型トランジスタ４０１は、情報書き込み時と読み出し時にワード線４０５によって動作して、情報書き込み時と読み出し時にオンする。また、それ以外の時は、オフする。
【００１１】
容量４０２に電荷があるかないか、すなわち容量４０２の端子電圧が高いか低いかを２進法の情報”１”、”０”に対応させて記憶させる。なお、本明細書中において、電圧が高い、低いは、基準電位よりも高いときを高い、基準電位と等電位のときを低いと表現する。
【００１２】
ビット線４０４からｎチャネル型トランジスタ４０１を介して、情報”１”、”０”に対応した電圧が容量４０２に印加されることによって容量４０２の電荷の充放電が行われ、書き込み動作が行われる。読み出し動作は、容量４０２において、電荷の有無を電圧の高低に対応させている。容量４０２に保持された電荷をビット線に出力することで読み出しを行う。図示しないセンスアンプがビット線４０４の微小な変化を増幅することによって行われる。
【００１３】
記憶情報の保持は、容量４０２に電荷を蓄積することで行われる。しかし、様々な要因によってリークして、最初に容量４０２に与えられた十分な電荷量はいずれ消失してしまう。すなわち、記憶情報が破壊してしまう。リークの主な原因としては、ｎチャネル型トランジスタ４０１の漏洩電流がある。
【００１４】
完全に消失する前に情報を読み出して、その読み出し情報をもとにして再びメモリセルへの書き戻しを行う。この周期を繰り返せば、記憶情報は長時間の保持が可能となる。この動作をリフレッシュ動作という。
【００１５】
ＤＲＡＭセルと同様の回路構成で、リフレッシュ動作を行わなければ、容量の電荷量とトランジスタの漏洩電流に依存して、情報を保持できる時間が決まる。（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０６−０２９４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
トランジスタの漏洩電流は、工程プロセスによるトランジスタの特性に大きく影響されるため、情報を保持できる時間のバラツキが大きい。本発明の一様態の課題の一つは、トランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正する半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
トランジスタの漏洩電流に対して別の電流経路を追加する。別の電流経路に流れる電流をトランジスタの漏洩電流に比べて、大きくすることでトランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正させる。
【００１９】
本発明では、トランジスタに漏洩電流を流させないように容量と並列に素子を追加し、別の電流経路を設ける。
【００２０】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、抵抗とを有している。トランジスタのソース又はドレインの一方が、容量の一方の端子と電気的に接続されている。また、容量の一方の端子が抵抗の一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、抵抗の他方の端子は一定の電位が供給されることを特徴としている。
【００２１】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、抵抗とを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子が抵抗の一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、抵抗の他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、抵抗に流れる電荷の方が多いことを特徴としている。
【００２２】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオードとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオードの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオードの他方の端子は一定の電位が供給されることを特徴としている。
【００２３】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオードとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオードの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオードの他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、ダイオードに流れる電荷の方が多いことを特徴している。
【００２４】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオード接続されているトランジスタとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオード接続されているトランジスタの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオード接続されているトランジスタの他方の端子は一定の電位が供給されることを特徴としている。
【００２５】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオード接続されているトランジスタとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオード接続されているトランジスタの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオード接続されているトランジスタの他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、ダイオード接続されているトランジスタに流れる電荷の方が多いことを特徴している。
【００２６】
なお、上記ダイオードが直列に複数個、電気的に接続してもよい。
【００２７】
また、上記メモリ回路はバッファ回路をさらに有し、バッファ回路はトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。
【発明の効果】
【００２８】
本発明の一形態によって、トランジスタの漏洩電流経路とは別の電流経路を追加することにより、容量に保持されている電荷がトランジスタの漏洩電流経路ではなく、別の電流経路に流れるようになる。非線形素子であるトランジスタの経路とは別に、線形素子または、トランジスタよりも特性バラツキの良い素子の経路を設けることで、選択的に別の経路へ容量に保持されている電荷が放電できるようになる。そのため、線形素子または、トランジスタよりも特性バラツキの良い素子の経路を用いて、メモリ回路における各容量素子の放電量を一定にすることができるようになる。したがって、容量の放電時間が一定となり、情報を保持できる時間のバラツキは小さくすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態を示した図。
【図２】本発明の実施の形態を示した図。
【図３】本発明の実施の形態を示した図。
【図４】汎用ＤＲＡＭセルを示した図。
【図５】半導体装置の構成を示す図。
【図６】半導体装置の構成を示す図。
【図７】半導体装置の作製方法を説明する図。
【図８】半導体装置の作製方法を説明する図。
【図９】半導体装置の作製方法を説明する図。
【図１０】半導体装置の作製方法を説明する図。
【図１１】半導体装置の作製方法を説明する図。
【図１２】半導体装置を説明する図。
【図１３】半導体装置の分断工程を説明する図。
【図１４】半導体装置の分断工程を説明する図。
【図１５】本発明における動作例のタイミングチャート図。
【図１６】実施の形態７を示した図。
【図１７】本発明の実施の形態を示した図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００３１】
（実施の形態１）
図１に本発明の実施の形態の半導体装置に含まれるメモリ回路を示す。メモリ回路には複数のメモリセルが設けられており、図１は１つのメモリセルとバッファの回路図を示す。１つのメモリセルはＮＭＯＳ１０１、容量１０２及び抵抗１０３を有する。バッファ１０５は、複数のメモリセルを１グループとして、１グループ毎に設けられていてもよいし、メモリセル毎に設けられていてもよい。端子１０４が、情報を書き込み時に選択する端子であり、ワード線に電気的に接続されている。端子１０６が、情報”１”、”０”に対応する電圧を入力する端子であり、ビット線に電気的に接続されている。端子１０８が、書き込まれた情報を出力する端子である。端子１０７は、基準電圧に接続する端子であり、配線に電気的に接続されている。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という）１０１のソース又はドレインの一方と端子１０６が接続されている。ＮＭＯＳ１０１のソース又はドレインの他方と容量１０２、抵抗１０３、バッファ１０５が接続されている。ＮＭＯＳ１０１のゲートと端子１０４が接続されている。バッファ１０５の出力に端子１０８が接続されている。端子１０７と容量１０２のＮＭＯＳ１０１のソース又はドレインの他方と接続されていない端子、抵抗１０３のＮＭＯＳ１０１のソース又はドレインの他方と接続されていない端子が接続されている。
【００３２】
ここでは、情報”１”を電圧が高いとして、”０”を電圧が低いとする。
【００３３】
次に動作を説明する。まず、電源の供給がある場合に情報”０”を書き込むときは、容量１０２の電圧が低く、電荷量が無いため、時間により情報”０”から”１”に変わることはない。
【００３４】
次に、電源の供給がある場合に情報”１”を書き込むときは、端子１０６に高い電圧を加え、ＮＭＯＳ１０１のドレインに高い電圧が加わる。端子１０４にも高い電圧を加え、ＮＭＯＳ１０１のゲートに高い電圧が加えられ、ＮＭＯＳ１０１がオンとなる。そうすると、容量１０２に電流が流れ込み、電荷が蓄えられ、電圧が発生する。容量１０２の電圧が高くなると、バッファ１０５の出力が高い電圧となり、端子１０８に情報”１”が出力され、書き込みが終了する。
【００３５】
情報”１”の書き込みが終了後、情報”１”を保持する場合、端子１０４に低い電圧を加え、ＮＭＯＳ１０１のゲートに低い電圧が加えられ、ＮＭＯＳ１０１がオフとなる。抵抗１０３に流れる電流がＮＭＯＳ１０１の漏洩電流よりも大きくなるように設定しているので、容量１０２の電荷は、別の電流経路となる抵抗１０３から流れる。そのため、容量１０２の電荷量が減り、容量１０２の電圧が低くなる。容量１０２の電圧、すなわちバッファ１０５の入力電圧がバッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、端子１０８に情報”０”が出力され、情報が”１”から”０”に変わる。情報”１”の保持が終わる。そのため、抵抗１０３の抵抗値により、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００３６】
情報”１”の書き込みが終了後、情報”１”を保持する場合、又は電源の供給が一時的に無くなる場合、ＮＭＯＳ１０１のゲートが低い電圧となり、ＮＭＯＳ１０１がオフとなる。抵抗１０３に流れる電流がＮＭＯＳ１０１の漏洩電流よりも大きくなるように設定しているので、容量１０２の電荷は、別の電流経路となる抵抗１０３から流れる。そのため、容量１０２の電荷量が減り、容量１０２の電圧が低くなる。バッファ１０５の反転電圧より高いとき、再び電源を供給した場合、端子１０８に情報”１”が出力されるので、情報は保持されている。しかし、バッファ１０５の反転電圧より低くなるとき、再び電源を供給した場合、バッファ１０５の出力が低い電圧となり、端子１０８に情報”０”が出力される。つまり、電源の供給の有無に関係なく、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００３７】
電源の供給が無い場合は、情報”０”、”１”を書き込むことができないので、情報が変わることはない。
【００３８】
ＮＭＯＳ１０１は、ｎチャネル型又はｐチャネル型薄膜トランジスタのどちらでも良い。ｐチャネル型薄膜トランジスタの場合は、端子１０４に入力する電圧の高低を逆にする。
【００３９】
（実施の形態２）
図２に本発明の実施の形態の半導体装置に含まれるメモリ回路を示す。メモリ回路には複数のメモリセルが設けられており、図２は１つのメモリセルとバッファの回路図を示す。１つのメモリセルはＮＭＯＳ２０１、容量２０２及びダイオード２０３を有する。バッファ２０５は、複数のメモリセルを１グループとして、１グループ毎に設けられていてもよいし、メモリセル毎に設けられていてもよい。端子２０４が情報を書き込み時に選択する端子であり、ワード線に電気的に接続されている。端子２０６が情報”１”、”０”に対応する電圧を入力する端子であり、ビット線に電気的に接続されている。端子２０８が書き込まれた情報を出力する端子である。端子２０７は、基準電圧に接続する端子であり、配線に電気的に接続されている。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という）２０１のソース又はドレインの一方と端子２０６が接続されている。ＮＭＯＳ２０１のソース又はドレインの他方と容量２０２、ダイオード２０３のアノード、バッファ２０５が接続されている。ＮＭＯＳ２０１のゲートと端子２０４が接続されている。バッファ２０５の出力に端子２０８が接続されている。端子２０７と容量２０２のＮＭＯＳ２０１のソース又はドレインの他方と接続されていない端子接続されている。また、端子２０７とダイオード２０３のカソードが接続されている。
【００４０】
ダイオード２０３は、直列に数段、接続されていても良い。
【００４１】
ダイオード２０３は、ダイオード接続されたトランジスタでも、ＰＩＮ接合型ダイオードでも良い。
【００４２】
図３ではダイオード２０３の代わりにダイオード接続されたトランジスタ３０３を用いた本発明の半導体装置に含まれるメモリ回路の回路図を示す。
【００４３】
ここでは、情報”１”を電圧が高いとして、”０”を電圧が低いとする。
【００４４】
次に図２の動作を説明する。まず、電源の供給がある場合に情報”０”を書き込むときは、容量２０２の電圧が低く、電荷量が無いため、時間により情報”０”から”１”に変わることはない。
【００４５】
次に、電源の供給がある場合に情報”１”を書き込むときは、端子２０６に高い電圧を加え、ＮＭＯＳ２０１のドレインに高い電圧が加わる。端子２０４にも高い電圧を加え、ＮＭＯＳ２０１のゲートに高い電圧が加えられ、ＮＭＯＳ２０１がオンとなる。そうすると、容量２０２に電流が流れ込み、電荷が蓄えられ、電圧が発生する。容量２０２の電圧が高くなると、バッファ２０５の出力が高い電圧となり、端子２０８に情報”１”が出力され、書き込みが終了する。
【００４６】
情報”１”の書き込みが終了後、情報”１”を保持する場合、端子２０４に低い電圧を加え、ＮＭＯＳ２０１のゲートに低い電圧が加えられ、ＮＭＯＳ２０１がオフとなる。ダイオード２０３に流れる電流がＮＭＯＳ２０１の漏洩電流よりも大きくなるように設定しているので、容量２０２の電荷は、別の電流経路となるダイオード２０３から流れる。そのため、容量２０２の電荷量が減り、容量２０２の電圧が低くなる。容量２０２の電圧、すなわちバッファ２０５の入力電圧がバッファ２０５の反転電圧より低くなると、バッファ２０５の出力が低い電圧となり、端子２０８に情報”０”が出力され、情報が”１”から”０”に変わる。情報”１”の保持が終わる。そのため、ダイオード２０３に流れる電流量により、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００４７】
情報”１”の書き込みが終了後、情報”１”を保持する場合又は、電源の供給が一時的に無くなる場合、ＮＭＯＳ２０１のゲートが低い電圧となり、ＮＭＯＳ２０１がオフとなる。ダイオード２０３に流れる電流がＮＭＯＳ２０１の漏洩電流よりも大きくなるように設定しているので、容量２０２の電荷は、別の電流経路となるダイオード２０３から流れる。そのため、容量２０２の電荷量が減り、容量２０２の電圧が低くなる。バッファ２０５の反転電圧より高いとき、再び電源を供給した場合、端子２０８に情報”１”が出力されるので、情報は保持されている。しかし、バッファ２０５の反転電圧より低くなるとき、再び電源を供給した場合、バッファ２０５の出力が低い電圧となり、端子２０８に情報”０”が出力される。つまり、電源の供給の有無に関係なく、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００４８】
電源の供給が無い場合は、情報”０”、”１”を書き込むことができないので、情報が変わることはない。
【００４９】
ＮＭＯＳ２０１は、ｎチャネル型又はｐチャネル型薄膜トランジスタのどちらでも良い。ｐチャネル型薄膜トランジスタの場合は、端子２０４に入力する電圧の高低を逆にする。
【００５０】
また、図３におけるダイオード接続されたトランジスタ３０３のトランジスタはｐチャネル型又はｎチャネル型薄膜トランジスタのどちらでも良い。ｎチャネル型薄膜トランジスタでは図３のように接続される。また、ｐチャネル型薄膜トランジスタの場合は、図３において端子２０７にゲートが接続される。
【００５１】
（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置をＲＦＩＤタグとして用いる場合の構成に関して図面を参照して説明する。
【００５２】
本実施の形態で示すＲＦＩＤタグのブロック図を図５に示す。
【００５３】
図５のＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２によって構成されている。また、信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２によって構成されている。
【００５４】
ＲＦＩＤタグ５００において、アンテナ回路５０１によって受信された通信信号は信号処理回路５０２における復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とＲ／Ｗ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とＲ／Ｗ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とＲ／Ｗ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。好ましくは、振幅変調または周波数変調にするとよい。
【００５５】
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号はメモリコントロール回路５０８に送られ、それに基づき、メモリコントロール回路５０８はメモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、論理回路５１０に送る。論理回路５１０に送られた信号は論理回路５１０でエンコード処理されたのちアンプ５１１で増幅され、その信号によって変調回路５１２は搬送波に変調をかける。この変調された搬送波によりＲ／ＷがＲＦＩＤタグからの信号を認識する。一方、整流回路５０３に入った搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。なお、電源回路５０４は必ずしも必要ではないが、ここでは入力電圧を降圧、昇圧や正負反転させる機能を有している。以上のようにして、ＲＦＩＤタグ５００は動作する。
【００５６】
なお、信号処理回路とアンテナ回路におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。また、信号処理回路とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。
【００５７】
なお、アンテナは、信号処理回路５０２と共に同じ基板上に積層して設ける構成としても良いし、外付けのアンテナを用いた構成であってもよい。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられた構成であってもよい。
【００５８】
また、整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する回路であればよい。
【００５９】
なお、本実施の形態で示すＲＦＩＤタグは図５に示す構成に加え、図６に示すようにバッテリー５６１を設けた構成としてもよい。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路、例えば復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに電源電圧を供給することができる。なお、バッテリー５６１に蓄えられるエネルギーは、例えば整流回路５０３から出力される電源電圧が信号処理回路５０２を動作させるために必要な電源電圧より十分に大きいときに、整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。また、ＲＦＩＤタグにアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ても良い。
【００６０】
なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のことをいう。なおバッテリー５６１としては、シート状に形成された電池を用いることが好ましく、例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いることで、小型化が可能である。もちろん、充電可能な電池であれば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また大容量のコンデンサーなどを用いても良い。
【００６１】
また、本実施の形態は本明細書の他の実施の形態で示した半導体装置の構成を適用することができる。
【００６２】
また、図１乃至図３に用いられる回路は、図５又は図６において、信号を一定の期間保持することで、信号の遅延回路などとして用いることもできる。
【００６３】
たとえば、理論回路５０７からメモリコントロール回路５０８の間に接続され、信号を遅延させること、メモリコントロール回路５０８からメモリ回路５０９の間に接続され、信号を遅延させること、メモリ回路５０９から論理回路５１０の間に接続され、信号を遅延させることなどに用いることもできる。
【００６４】
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置を得るための一作製方法を説明する。
【００６５】
まず、基板７０１の一表面に剥離層７０２を形成し、続けて下地となる絶縁膜７０３および半導体膜７０４（例えば非晶質珪素を含む膜）を形成する（図７（Ａ）参照）。剥離層７０２、絶縁膜７０３および半導体膜７０４は、連続して形成することができる。連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
【００６６】
基板７０１は、ガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、回路部を大きく形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現することができる。
【００６７】
なお、本工程では、剥離層７０２を基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層７０２を選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層７０２を形成してもよい。
【００６８】
ここで、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００６９】
剥離層７０２は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料からなる膜を単層構造又は積層構造で形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化物を設けることができる。
【００７０】
絶縁膜７０３は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。下地となる絶縁膜７０３が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜７０３が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜７０３は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００７１】
半導体膜７０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下程度、好ましくは５０ｎｍ以上７０ｎｍ以下程度、具体的には６６ｎｍの厚さで形成する。半導体膜７０４としては、例えば、非晶質珪素膜を形成すればよい。
【００７２】
次に、半導体膜７０４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜７０４の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体膜７０４ａ、半導体膜７０４ｂを形成し、これらを覆うようにゲート絶縁膜７０５を形成する（図７（Ｂ）参照）。
【００７３】
半導体膜７０４ａ、半導体膜７０４ｂの作製工程の一例を以下に簡単に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、結晶化の程度に基づき、必要に応じて、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって半導体膜７０４ａ、半導体膜７０４ｂを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７４】
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜７０４ａ、半導体膜７０４ｂを形成することができる。このような結晶化の場合、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置するとよい。
【００７５】
次に、半導体膜７０４ａ、半導体膜７０４ｂを覆うゲート絶縁膜７０５を形成する。ゲート絶縁膜７０５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層構造又は積層構造で形成する。
【００７６】
また、ゲート絶縁膜７０５は、半導体膜７０４ａ、半導体膜７０４ｂに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００７７】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的には５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような、プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７８】
ゲート絶縁膜７０５は、プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、プラズマ処理により形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のバラツキを小さくすることができ、好ましい。
【００７９】
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜７０４ａ、半導体膜７０４ｂを形成する場合は、上記プラズマ処理を行ったゲート絶縁膜を組み合わせることで、特性バラツキが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００８０】
次に、ゲート絶縁膜７０５上に、導電膜を形成する。ここでは、１００ｎｍ以上５００ｎｍ以下程度の厚さの導電膜を単層で形成する。用いる材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いることができる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても良い。導電膜を積層構造で形成する場合には、例えば、窒化タンタル膜とタングステン膜の積層構造、窒化タングステン膜とタングステン膜の積層構造、窒化モリブデン膜とモリブデン膜の積層構造を用いることができる。例えば、窒化タンタル３０ｎｍと、タングステン１５０ｎｍとの積層構造を用いることができる。タングステンや窒化タンタルは、耐熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、導電膜を３層以上の積層構造としても良く、例えば、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用することができる。
【００８１】
次に、上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜７０４ａ、半導体膜７０４ｂの上方にゲート電極７０７を形成する。
【００８２】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体膜７０４ａ、半導体膜７０４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜７０４ａ、半導体膜７０４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、リン（Ｐ）、砒素（Ａｓ）などを用いることができる。また、ｐ型を付与する不純物元素としては、１３族に属する元素を用いれば良く、硼素（Ｂ）などを用いることができる。
【００８３】
なお、本実施の形態においては簡単のため、ｎ型ＴＦＴについてのみ示しているが、本発明はこれに限定して解釈されない。ｐ型ＴＦＴのみを用いる構成としても良い。また、ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成しても良い。ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成する場合、後にｐ型ＴＦＴとなる半導体層を覆うマスクを形成してｎ型を付与する不純物元素を添加し、後にｎ型ＴＦＴとなる半導体層を覆うマスクを形成してｐ型を付与する不純物元素を添加することで、ｎ型を付与する不純物元素とｐ型を付与する不純物元素を選択的に添加することができる。
【００８４】
次に、ゲート絶縁膜７０５とゲート電極７０７を覆うように、絶縁膜を形成する。これら絶縁膜は、プラズマＣＶＤ法やスパッタ法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極７０７の側面に接する絶縁膜７０８（サイドウォールともよばれる）を形成する。絶縁膜７０８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際の不純物元素を添加するためのマスクとして用いる。
【００８５】
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極７０７および絶縁膜７０８をマスクとして用いて、半導体膜７０４ａ、半導体膜７０４ｂにｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の不純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図７（Ｃ）参照）。第１の不純物領域７０６ｂは薄膜トランジスタのソース領域又はドレイン領域として機能し、第２の不純物領域７０６ｃはＬＤＤ領域として機能する。第２の不純物領域７０６ｃが含む不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。
【００８６】
続いて、ゲート電極７０７、絶縁膜７０８等を覆うように、絶縁膜を単層構造又は積層構造で形成する。本実施の形態では、絶縁膜７０９、７１０、７１１を３層構造とする場合を例示する。これら絶縁膜はＣＶＤ法により形成することができ、絶縁膜７０９は酸化窒化珪素膜５０ｎｍ、絶縁膜７１０は窒化酸化珪素膜２００ｎｍ、絶縁膜７１１は酸化窒化珪素膜４００ｎｍとして形成することができる。これら絶縁膜の表面は、その膜厚にもよるが、下層に設けられた層の表面形状に沿って形成される。すなわち、絶縁膜７０９は膜厚が薄いため、その表面はゲート電極７０７の表面形状に大きく沿っている。膜厚が厚くなるにつれ表面形状は平坦に近づくため、３層構造のうち膜厚が最も厚い絶縁膜７１１の表面形状は平坦に近い。しかしならが、有機材料とは異なるため、平坦な表面形状とは異なっている。すなわち、表面形状を平坦にしたいのであれば、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いればよい。またこれら絶縁膜の作製方法は、ＣＶＤ法以外に、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等を採用することができる。
【００８７】
そして、フォトリソグラフィ法を用いて絶縁膜７０９、７１０、７１１等をエッチングして、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜７３１ａ、及び接続配線として機能する導電膜７３１ｂを形成する。導電膜７３１ａ、７３１ｂは、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成することができる。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜７０４ａ、半導体膜７０４ｂの表面にシリサイドを形成して、抵抗を低くしてもよい。導電膜７３１ａ、７３１ｂは、低抵抗材料を用いて形成すると信号遅延を生じることがなく、好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐熱性の高い材料を設けるとよい。例えば、低抵抗材料としてアルミニウムを３００ｎｍ形成し、アルミニウムの上下にチタンを１００ｎｍずつ設ける構成がよい。また導電膜７３１ｂは、接続配線として機能しているが、導電膜７３１ａと同じ積層構造で形成することで、接続配線の低抵抗化と耐熱性の向上を図ることができる。導電膜７３１ａ、７３１ｂは、その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。また導電膜７３１ａ、７３１ｂは、ＣＶＤ法やスパッタリング法等により形成することができる。
【００８８】
以上により、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層７４９が得られる（図８（Ａ）参照）。
【００８９】
なお、絶縁膜７０９、７１０、７１１を形成する前、または絶縁膜７０９を形成した後、又は絶縁膜７０９、７１０を形成した後に、半導体膜７０４の結晶性の回復や半導体膜７０４に添加された不純物元素の活性化、半導体膜７０４の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用するとよい。
【００９０】
次に、導電膜７３１ａ、７３１ｂを覆うように、絶縁膜７１２、７１３を形成する（図８（Ｂ）参照）。絶縁膜７１２には１００ｎｍの膜厚を有する窒化珪素膜を用い、絶縁膜７１３には１５００ｎｍの膜厚を有するポリイミドを用いる場合を例示する。絶縁膜７１３の表面形状は平坦性が高いと好ましい。そのため、ポリイミドである有機材料の特徴に加えて、厚膜化する構成、例えば７５０ｎｍ以上３０００ｎｍ以下の膜厚（具体的には１５００ｎｍ）によっても、絶縁膜７１３の平面形状の平坦性を高めている。当該絶縁膜７１２、７１３に対しては、開口部を形成する。本実施の形態では、接続配線７３１ｂが露出する開口部７１４を形成する場合を例示する。このような開口部７１４において（詳しくは点線で囲まれた領域７１５において）、絶縁膜７１２の端部は、絶縁膜７１３で覆われている。上層の絶縁膜７１３で下層の絶縁膜７１２の端部を覆うことで、その後開口部７１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜７１３が有機材料であるポリイミドを用いているため、開口部７１４において、絶縁膜７１３はなだらかなテーパを有することができ、効率的に段切れを防止することができる。このような段切れ防止効果を得ることのできる絶縁膜７１３の材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。また絶縁膜７１２には、窒化珪素膜の代わりに、酸化窒化珪素膜や窒化酸化珪素膜を用いてもよい。また絶縁膜７１２、７１３の作製方法は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いることができる。
【００９１】
次に、絶縁膜７１３上に７１７を形成し、当該導電膜７１７上に絶縁膜７１８を形成する（図８（Ｃ）参照）。導電膜７１７は、導電膜７３１ａ、７３１ｂと同じ材料で形成することができ、例えばチタン１００ｎｍ、アルミニウム２００ｎｍ、チタン１００ｎｍの積層構造を採用することができる。導電膜７１７は、開口部７１４で導電膜７３１ｂと接続するため、チタン同士が接触することでコンタクト抵抗を抑えることができる。また導電膜７１７は、薄膜トランジスタと、アンテナ（おって形成される）との間の信号に基づく電流が流れるため、配線抵抗が低い方が好ましい。そのため、アルミニウム等の低抵抗材料を用いるとよい。また導電膜７１７は、その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。また導電膜７１７は、ＣＶＤ法やスパッタリング法等により形成することができる。絶縁膜７１８は、その表面形状に平坦性を要求されるため、有機材料で形成するとよく、２０００ｎｍのポリイミドを用いる場合を例示する。絶縁膜７１８は、１５００ｎｍの膜厚で形成された絶縁膜７１３の開口部７１４、及び開口部７１４に形成された導電膜７１７の表面の凹凸を平坦にする必要があり、絶縁膜７１３の膜厚よりも厚い２０００ｎｍの膜厚で形成されている。そのため、絶縁膜７１８は絶縁膜７１３の１．１倍〜２倍以上、好ましくは１．２〜１．５倍の膜厚を有するとよく、絶縁膜７１３が７５０ｎｍ以上３０００ｎｍ以下の膜厚を有するのであれば、９００ｎｍ以上４５００ｎｍ以下の膜厚とすると好ましい。絶縁膜７１８には、膜厚を考慮しつつ、さらに平坦性の高い材料を用いるとよい。平坦性の高い材料として絶縁膜７１８に用いられる材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。絶縁膜７１８上にアンテナを形成する場合、このように絶縁膜７１８の表面形状の平坦性を考慮する必要がある。
【００９２】
また図１２に半導体装置の周辺部を示すが、絶縁膜７１８は、回路部におけるアンテナの外側（具体的には領域７４０）で、絶縁膜７１３の端部を覆うと好ましい。絶縁膜７１３の覆う際、絶縁膜７１８は、絶縁膜７１３の膜厚と、絶縁膜７１８の膜厚との合計より、２倍以上の外側（距離ｄ）から覆うとよい。本実施の形態では、絶縁膜７１３は１５００ｎｍ、絶縁膜７１８は２０００ｎｍで形成したため、絶縁膜７１３の端から距離ｄ＝７０００ｎｍの外側から、絶縁膜７１８は絶縁膜７１３の端部を覆う。このような構成によって、プロセスのマージンを確保することができ、また水分や酸素の侵入を防止することもできる。
【００９３】
次に、絶縁膜７１８上にアンテナ７２０を形成する（図９（Ａ）参照）。そして、アンテナ７２０と導電膜７１７とを開口部を介して接続させる。開口部はアンテナ７２０の下方に設け、集積化を図る。なおアンテナ７２０は、導電膜７３１ａに直接接続させてもよいが、本実施の形態のように導電膜７１７を設けることにより、アンテナ７２０との接続のための開口部の形成にマージンを持たせることができ、高集積化を図ることができ好ましい。そのため、導電膜７１７の上にさらなる導電膜を設けて、アンテナ７２０を接続してもよい。すなわちアンテナ７２０は、薄膜トランジスタを構成する導電膜７３１ａと電気的に接続されればよく、複数の導電膜を介した接続構造によって高集積化を図ることができる。このような導電膜７１７をはじめとする複数の導電膜は、膜厚が厚くなると半導体装置にも厚みが出てしまうため、薄い方が好ましい。そのため、導電膜７３１ａと比較すると、導電膜７１７等はその膜厚を薄くすることが好ましい。
【００９４】
アンテナ７２０は、第１の導電膜７２１、第２の導電膜７２２の積層構造を採用することができ、本実施の形態ではチタン１００ｎｍ、アルミニウム５０００ｎｍの積層構造の場合を例示する。チタンは、アンテナの耐湿性を高めることができ、絶縁膜７１８とアンテナ７２０との密着性を高めることもできる。さらにチタンは、導電膜７１７との接触抵抗を低くすることができる。これは導電膜７１７の最上層には、チタンが形成されているため、アンテナのチタンと同一材料同士が接触していることによる。このようなチタンはドライエッチングを用いて形成されるため、端部が切り立った状態となることが多い。アルミニウムは低抵抗材料であるため、アンテナに好適である。アルミニウムを厚膜化していることにより、抵抗をより低くすることができる。アンテナの抵抗が低くなることで、通信距離を伸ばすことができ、好ましい。このようなアルミニウムはウェットエッチングを用いて形成されるため、端部における側面にテーパが付くことが多い。本実施の形態におけるテーパは、アルミニウム側に凸部が形成された、つまり内側に凹んだ形で形成されている。また、アルミニウムをウェットエッチングする際、チタンの端部より、アルミニウムの端部が内側となる（領域７４２）。例えば、アルミニウムの端部は、アルミニウムの膜厚の１／６〜１／２程度の範囲で内側（距離Ｌ分内側）に設けるとよく、本実施の形態ではチタン端部から距離Ｌ＝０．８μｍ以上２μｍ以下の範囲で内側となるようにするとよい。チタン端部がアルミニウム端部より突出していることで、その後に形成される絶縁膜の段切れを防止することができ、アンテナの耐性を高めることができる。
【００９５】
アンテナはチタンやアルミニウム以外に、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデン等の金属元素を含む材料、当該金属元素を含む合金材料、当該金属元素を含む化合物材料を導電性材料として用いることができ、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて形成することができる。また本実施の形態では、積層構造を例示したが、上述したいずれの材料の単層構造で形成してもよい。
【００９６】
アンテナ７２０を覆って、絶縁膜７２３を形成する。本実施の形態では、絶縁膜７２３を２００ｎｍの窒化珪素膜で形成する。絶縁膜７２３により、アンテナの耐湿性をより高めることができ、好ましい。絶縁膜７２３はチタン端部がアルミニウム端部より突出しているため、段切れすることなく形成できる。このような絶縁膜７２３は窒化珪素膜以外に、酸化窒化珪素膜、窒化酸化珪素膜、その他の無機材料から形成することができる。
【００９７】
また図１２に示すが、絶縁膜７２３と、絶縁膜７１２とは、絶縁膜７１８の外側、つまり回路部におけるアンテナの外側（具体的には領域７４１）で接していると好ましい。本実施の形態では、絶縁膜７１２、７２３はともに窒化珪素膜で形成するため、同一材料同士が密着する構成となり、密着性が高く、水分や酸素の侵入を防止することができる。また窒化珪素膜は、酸化珪素膜と比較して緻密性が高いため、水分や酸素の侵入防止を効果的に防止することができる。絶縁膜７１２、７２３が密着している領域は周辺領域であり、アンテナや薄膜トランジスタが設けられていないため、膜厚は３μｍ以上４μｍ以下と、非常に薄くなる。周辺領域は、回路部を囲むように形成されている。このような周辺領域の構成を採用していない半導体装置と比較して、半導体装置の端部からの剥離といった、経時的な形状や特性の変化に伴う欠陥を少なくすることができる。
【００９８】
次に、絶縁膜７２３を覆うように第１の絶縁体７５１を形成する（図９（Ｂ）参照）。本実施の形態では、第１の絶縁体７５１として、繊維体７２７に有機樹脂７２８が含浸された構造体７２６を用い、更に好ましい形態として構造体７２６の表面に第１の衝撃緩和層７５０を設ける場合を例示する。本実施の形態では、第１の衝撃緩和層７５０にはアラミド樹脂を用いる。
【００９９】
繊維体７２７に有機樹脂７２８が含浸された構造体７２６は、プリプレグとも呼ばれる。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレグは弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａである。これを薄膜化して用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。プリプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等がある。マトリックス樹脂を構成する代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等がある。プリプレグの詳細については、後の実施の形態において詳述する。
【０１００】
このような構造体７２６以外に、第１の絶縁体７５１として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂などの熱硬化性樹脂を有する層を用いることができる。また、第１の絶縁体７５１として、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂又はフッ素樹脂などの熱可塑性樹脂を用いてもよい。また衝撃緩和層７５０は高強度材料で形成されていればよく、アラミド樹脂以外に、ポリビニルアルコール樹脂、ポリエステル樹脂、ポリアミド樹脂、ポリエチレン樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等がある。
【０１０１】
第１の絶縁体７５１の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上５０μｍが好ましく、本実施の形態では３２μｍとする。本実施の形態では、第１の絶縁体７５１のうち、構造体７２６の膜厚を２０μｍとし、第１の衝撃緩和層７５０の膜厚を１２μｍとする。このような構成によっても、薄型で湾曲することが可能な半導体装置を作製することができる。
【０１０２】
第１の衝撃緩和層７５０を形成後、第１の衝撃緩和層７５０の表面に第１の導電層７２９を形成する。第１の導電層７２９は、酸化珪素とインジウム錫酸化物の化合物１００ｎｍを用いる場合を例示する。このような第１の導電層７２９は、構造体７２６や第１の衝撃緩和層７５０より抵抗が低い構造であればよい。そのため、第１の導電層７２９の状態は、膜状に設けられたり、小さな間隔をあけた島状の固まりで設けられたりしてもよい。また抵抗が低い構造であればよいため、用いる材料の比抵抗等を考慮して、膜厚は５０ｎｍ以上２００ｎｍ以下とすることができる。厚膜化することで、抵抗を低くでき好ましい。第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物以外に、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。第１の導電層７２９の作製方法は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法などを用いることができ、電解メッキ法や無電解メッキ法などのメッキ法を用いても良い。なお、第１の導電層７２９の表面には絶縁膜を設けても良い。これにより、第１の導電層７２９を保護することが可能である。
【０１０３】
次に、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層、及びアンテナ７２０として機能する導電膜などが一体となった層として、基板７０１から剥離する（図１０参照）。このとき、剥離層７０２と基板７０１との界面、剥離層７０２と絶縁膜７０３との界面、又は剥離層７０２の内部のいずれかから分離し、剥離される。剥離層７０２が上記一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去してもよい。その結果、おって形成される層との密着性を高めることができる。
【０１０４】
なお、剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行うことによって、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂなどの素子が静電気等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層７０２の不対電子が終端されることによって、電荷が中和されることによる。
【０１０５】
また、剥離後の基板７０１を再利用することによって、低コスト化を実現することができる。
【０１０６】
次に、剥離により露出した面を覆うように、第２の絶縁体７５３を形成する（図１１参照）。第２の絶縁体７５３は、第１の絶縁体７５１と同様にして形成することができる。本実施の形態では、第２の絶縁体７５３として、繊維体７３５に有機樹脂７３６が含浸された、いわゆるプリプレグを用いた構造体７３４を設け、更に構造体７３４の表面に第２の衝撃緩和層７５２を設ける場合を示す。第２の衝撃緩和層７５２にはアラミド樹脂を用いる。もちろん、第１及び第２の構造体のみで貼り合わせることもでき、そのときの半導体装置の膜厚は４０μｍ〜７０μｍ、好ましくは４０μｍ〜５０μｍとなる。第１及び第２の衝撃緩和層を設けた際の半導体装置の膜厚は７０μｍ〜９０μｍ、好ましくは７０μｍ〜８０μｍとなる。
【０１０７】
次に、第２の絶縁体７５３の表面に第２の導電層７３３を形成する。第２の導電層７３３は、第１の導電層７２９と同様にして形成することができる。また、第２の導電層７３３の表面には絶縁膜を設けても良い。これにより、第２の導電層７３３を保護することが可能である。以上の工程で、素子層やアンテナが第１の絶縁体７５１と第２の絶縁体７５３で封止され、第１の絶縁体７５１の表面に第１の導電層７２９を有し、第２の絶縁体７５３の表面に第２の導電層７３３を有する積層体が得られる。
【０１０８】
その後、分断手段を用いて、上記の積層体を個々の半導体装置に分断する。分断手段としては、分断の際に第１の絶縁体７５１及び第２の絶縁体７５３が溶融される手段を用いることが好ましい（第１の導電層７２９及び第２の導電層７３３が溶融される手段であるとより好ましい）。本実施の形態では、レーザー光の照射による分断を適用する。
【０１０９】
上記分断に用いるレーザー光の波長や強度、ピームサイズなどの条件については特に限定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光の発振器としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
【０１１０】
本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断することで、第１の導電層７２９と第２の導電層７３３との間の抵抗値が低下し、第１の導電層７２９と第２の導電層７３３とが導通することになる。このため、半導体装置の分断の工程と、第１の導電層７２９と第２の導電層７３３とを導通させる工程を、一度に行うことができる。
【０１１１】
第１の導電層７２９と第２の導電層７３３との間の抵抗値は、第１の絶縁体７５１、第２の絶縁体７５３よりも抵抗が低くあればよく、例えば、１ＧΩ以下であれば良く、好ましくは５ＭΩ以上５００ＭΩ以下程度、より好ましくは、１０ＭΩ以上２００ＭΩ以下程度である。よって、このような条件になるように、レーザー光の照射処理などによる分断を行えばよい。
【０１１２】
このようにして絶縁基板を用いて形成された半導体装置を完成することができる。
【０１１３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１４】
（実施の形態５）
本実施の形態では、半導体装置の分断工程の一形態を説明する。なお分断工程は半導体装置間、つまり周辺部が示された図１３、図１４を用いて説明する。
【０１１５】
まず、上記実施の形態で示したように、第１の絶縁体７５１、第１の導電層７２９まで形成する。その後、図１３に示すように、除去手段を用いて、周辺領域１０１０内に対して選択的に、つまり周辺領域１０１０の一部に貼り合わせ領域１０２０ａ、１０２０ｂを形成する。周辺領域１０１０を選択的に除去する際、深さ方向においては、構造体７２６が露出するように剥離層や絶縁膜等を除去する。そして、半導体装置を上方からみたとき、貼り合わせ領域１０２０ａ、１０２０ｂはともに回路部を囲うようにする。
【０１１６】
このような除去手段としては、レーザー光を用いることができる。すなわち、レーザーアブレーションの原理を使用できる。除去手段に用いるレーザー光の波長や強度、ピームサイズなどの条件については特に限定されない。少なくとも、剥離層、絶縁膜等を除去できる条件であればよい。レーザー光の発振器としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
【０１１７】
半導体装置を個々に分断後は、貼り合わせ領域１０２０ａ、１０２０ｂは、隣接する半導体装置がそれぞれ有する領域となる。同様に周辺領域１０１０も、半導体装置を個々に分断後は隣接する半導体装置がそれぞれ有する周辺領域１０１０ａ、１０１０ｂとなる（図１４参照）。
【０１１８】
その後、図１４に示すように、第２の絶縁体７５３、第２の導電層７３３を形成する。貼り合わせ領域１０２０ａ、１０２０ｂでは、構造体７２６、７３４が直接合わされている。具体的には構造体７２６、７３４のうち、互いの有機樹脂７２８、７３６が接触して密着している。このような同一材料が密着することで、貼り合わせ強度を高めることができて、好ましい。
【０１１９】
貼り合わせが完了した状態で、個々の半導体装置に分断する。分断手段としては、上記実施の形態を参照することができる。
【０１２０】
このようにして絶縁基板を用いて形成され、貼り合わせ強度がより高く、信頼性も向上された半導体装置を完成することができる。
【０１２１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１２２】
（実施の形態６）
図１５には、実施の形態１におけるメモリ回路の動作例のタイミングチャートを示す。ここでは、電源が無から有に変化することをオン、電源が有から無に変化することをオフとする。図１５（Ａ）は、電源が常にオンを示す。図１５（Ｂ）は、電源がオン後に一度オフして、再びオンを示す。
【０１２３】
図１５（Ａ）、（Ｂ）においては、上方から下方にかけて、回路全体に供給される電源である電源電圧、情報を書き込み時に選択する端子１０４に入力される書込電圧、情報”１”、”０”に対応する電圧を入力する端子１０６に入力される入力電圧、容量１０２端子間の電圧である容量電圧、書き込まれた情報を出力する端子１０８に出力される出力電圧タイミングをそれぞれ示している。
【０１２４】
図１５（Ａ）について説明する。電源がオンになり、書込電圧と入力電圧を低い電圧から高い電圧になると、容量１０２に電流が流れ込み、容量電圧が高い電圧となる。容量電圧が高くなると、バッファ１０５の出力が高くなり、出力電圧が高い電圧となる。その後、書込電圧と入力電圧が高い電圧から低い電圧になると、電流経路となる抵抗１０３から電流が流れ容量１０２の電荷量が減り、容量電圧が低くなっていく。その後、容量電圧が、バッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、出力電圧が低い電圧となる。抵抗１０３の抵抗値により、出力電圧が高い電圧から低い電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【０１２５】
図１５（Ｂ）について説明する。電源がオンになり、書込電圧と入力電圧を低い電圧から高い電圧になると、容量１０２に電流が流れ込み、容量電圧が高い電圧となる。容量電圧が高くなると、バッファ１０５の出力が高くなり、出力電圧が高い電圧となる。その後、書込電圧と入力電圧が高い電圧から低い電圧になると、電流経路となる抵抗１０３から電流が流れ容量１０２の電荷量が減り、容量電圧が低くなっていく。その後、電源がオフになると、出力電圧が低くなる。容量電圧は、抵抗１０３から電流が流れ続けるため、電源のオフに影響なく低くなっていく。その後、再び電源がオンにする。容量電圧がバッファ１０５の反転電圧より高くなっていると、出力電圧が高い電圧となる。その後、容量電圧が、バッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、出力電圧が低い電圧となる。抵抗１０３の抵抗値により、出力電圧が高い電圧から低い電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【０１２６】
これらにより、電源の供給の有無に関係なく、出力電圧が高い電圧から低い電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【０１２７】
（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体装置のマスクレイアウト一例について説明する。
【０１２８】
図１６に本実施の形態を示す。図１６（Ａ）は、上記実施の形態で示した半導体装置のマスクレイアウト一例を示す。また、図１６（Ｂ）は、メモリ回路部８０１、上記実施の形態で示したメモリ８０２、８０３、８０４、８０５、メモリ領域８０６、制御回路部８０７、容量８０８、ダイオード８０９の配置をブロック図示している。
【０１２９】
メモリ回路部８０１には、制御回路部８０７が設けられ、これに隣接してメモリ領域８０６が設けられている。メモリ領域８０６の一領域には、上記実施の形態で示したメモリ８０２、８０３、８０４、８０５が設けられており、これらは隣接して設けられている。上記実施の形態で示したメモリ８０２の一領域には、容量８０８、ダイオード８０９が設けられており、これらは隣接して設けられている。
【０１３０】
また、図１７に実施の形態１における回路図のマスクレイアウトの一例を示す。図１７において、上記実施の形態で示した半導体メモリ領域９０１、ｎチャネル型トランジスタ９０２、バッファ９０３、容量９０４、抵抗９０５の配置の一例を示している。
【０１３１】
実施の形態１における回路図との対応関係については、ｎチャネル型トランジスタ９０２が１０１に対応し、バッファ９０３が１０５に対応し、容量９０４が１０２に対応し、抵抗９０５が１０３に対応して設けられており、これらは隣接して設けられている。
【０１３２】
なお、上記実施の形態で示した構成を実施するとき、本実施形態のレイアウトマスクを適用することも可能である。
【符号の説明】
【０１３３】
１０１ トランジスタ
１０２ 容量
１０３ 抵抗
１０４ 端子
１０５ バッファ
１０６〜１０８ 端子
２０１ トランジスタ
２０２ 容量
２０３ ダイオード
２０４ 端子
２０５ バッファ
２０６〜２０８ 端子
３０３ ダイオード接続されたトランジスタ
４０１ トランジスタ
４０２ 容量
４０３ 基準電位
４０４ ビット線
４０５ ワード線
４０６ メモリセル
８０１ メモリ回路部
８０２〜８０５ メモリ
８０６ メモリ領域
８０７ 制御回路部
８０８ 容量
８０９ ダイオード
９０１ 半導体メモリ領域
９０２ トランジスタ
９０３ バッファ
９０４ 容量
９０５ 抵抗
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、あらかじめ決められた時間内のみ情報を保持するメモリ回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、無線通信を利用した個体識別技術（以下、無線通信システムと表記する）が注目を集めている。特に、無線通信によりデータの送受信を行うデータキャリアとして、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を利用した無線タグ（以下、カード型、チップ型等の形状を問わず、総称して無線タグと表記する）による個体識別技術が注目を集めている。無線タグは、ＩＣタグ、ＲＦＩＤタグ、電子タグとも呼ばれる。
【０００３】
無線タグを用いた個体識別技術は、製造、流通の分野において、従来のバーコード管理に代わり、多数多量の物品の管理等に役立てられ始めており、個人認証への応用も進められている。
【０００４】
ここで言う無線通信システムとは、リーダ／ライタ（以下、Ｒ／Ｗと表記する）等の送受信機（質問器とも言う）と、無線タグとの間のデータの送受信を無線にて行う通信システムである。このような無線通信システムにおいては、Ｒ／Ｗから発せられる搬送波に、送受信すべきデータを重畳してやりとりを行う。
【０００５】
無線タグには、読み取り精度の向上、衝突防止の機能のひとつとして、セッションフラグを備えている。ＩＤを読み出した無線タグに対して、セッションフラグは、再度読み出すことを防止するためのフラグである。たとえば、セッションフラグは、Ａ及びＢの２つの情報を持ち、ＩＤを読み出した無線タグをＡからＢへ設定される。
【０００６】
セッションフラグには、Ｒ／Ｗから無線タグに供給される電力に関係なく、パーシステンスタイムが設けられる。たとえば、セッションフラグを一度Ｂに設定されると、パーシステンスタイムよりも短い時間においては、セッションフラグをＢに設定される。パーシステンスタイムよりも長い時間においては、セッションフラグをＡに設定される。パーシステンスタイムを実現するには、メモリが必要である。
【０００７】
実用されるメモリは、不揮発性メモリと揮発性メモリに大別される。不揮発性メモリは、電源の供給の有無に関係なく、記憶情報を保持するメモリである。揮発性メモリは、電源がないと記憶情報を保持できないメモリである。
【０００８】
揮発性メモリの一例としては、ＤＲＡＭがある。図４は、ＤＲＡＭセルの一構成例を示す回路図である。
【０００９】
図４のメモリセル４０６は、ｎチャネル型トランジスタ４０１と容量４０２から成り立つ。ｎチャネル型トランジスタ４０１のゲートがワード線４０５に接続される。ｎチャネル型トランジスタ４０１のドレイン又はソースのどちらか一方と容量４０２は接続され、他方は、ビット線４０４に接続される。容量４０２のｎチャネル型トランジスタ４０１と接続されていない端子は、基準電位４０３に接続される。なお、本明細書中の接続とは電気的な接続を意味する。
【００１０】
ｎチャネル型トランジスタ４０１は、情報書き込み時と読み出し時にワード線４０５によって動作して、情報書き込み時と読み出し時にオンする。また、それ以外の時は、オフする。
【００１１】
容量４０２に電荷があるかないか、すなわち容量４０２の端子電圧が高いか低いかを２進法の情報”１”、”０”に対応させて記憶させる。なお、本明細書中において、電圧が高い、低いは、基準電位よりも高いときを高い、基準電位と等電位のときを低いと表現する。
【００１２】
ビット線４０４からｎチャネル型トランジスタ４０１を介して、情報”１”、”０”に対応した電圧が容量４０２に印加されることによって容量４０２の電荷の充放電が行われ、書き込み動作が行われる。読み出し動作は、容量４０２において、電荷の有無を電圧の高低に対応させている。容量４０２に保持された電荷をビット線に出力することで読み出しを行う。図示しないセンスアンプがビット線４０４の微小な変化を増幅することによって行われる。
【００１３】
記憶情報の保持は、容量４０２に電荷を蓄積することで行われる。しかし、様々な要因によってリークして、最初に容量４０２に与えられた十分な電荷量はいずれ消失してしまう。すなわち、記憶情報が破壊してしまう。リークの主な原因としては、ｎチャネル型トランジスタ４０１の漏洩電流がある。
【００１４】
完全に消失する前に情報を読み出して、その読み出し情報をもとにして再びメモリセルへの書き戻しを行う。この周期を繰り返せば、記憶情報は長時間の保持が可能となる。この動作をリフレッシュ動作という。
【００１５】
ＤＲＡＭセルと同様の回路構成で、リフレッシュ動作を行わなければ、容量の電荷量とトランジスタの漏洩電流に依存して、情報を保持できる時間が決まる。（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０６−０２９４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
トランジスタの漏洩電流は、工程プロセスによるトランジスタの特性に大きく影響されるため、情報を保持できる時間のバラツキが大きい。本発明の一様態の課題の一つは、トランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正する半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
トランジスタの漏洩電流に対して別の電流経路を追加する。別の電流経路に流れる電流をトランジスタの漏洩電流に比べて、大きくすることでトランジスタの特性に依存することなく情報を保持できる時間のバラツキを是正させる。
【００１９】
本発明では、トランジスタに漏洩電流を流させないように容量と並列に素子を追加し、別の電流経路を設ける。
【００２０】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、抵抗とを有している。トランジスタのソース又はドレインの一方が、容量の一方の端子と電気的に接続されている。また、容量の一方の端子が抵抗の一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、抵抗の他方の端子は一定の電位が供給されることを特徴としている。
【００２１】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、抵抗とを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子が抵抗の一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、抵抗の他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、抵抗に流れる電荷の方が多いことを特徴としている。
【００２２】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオードとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオードの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオードの他方の端子は一定の電位が供給されることを特徴としている。
【００２３】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオードとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオードの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオードの他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、ダイオードに流れる電荷の方が多いことを特徴している。
【００２４】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオード接続されているトランジスタとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオード接続されているトランジスタの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオード接続されているトランジスタの他方の端子は一定の電位が供給されることを特徴としている。
【００２５】
本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づく情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、容量と、ダイオード接続されているトランジスタとを有している。トランジスタのソース又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の端子がダイオード接続されているトランジスタの一方の端子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、ダイオード接続されているトランジスタの他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、ダイオード接続されているトランジスタに流れる電荷の方が多いことを特徴している。
【００２６】
なお、上記ダイオードが直列に複数個、電気的に接続してもよい。
【００２７】
また、上記メモリ回路はバッファ回路をさらに有し、バッファ回路はトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。
【発明の効果】
【００２８】
本発明の一形態によって、トランジスタの漏洩電流経路とは別の電流経路を追加することにより、容量に保持されている電荷がトランジスタの漏洩電流経路ではなく、別の電流経路に流れるようになる。非線形素子であるトランジスタの経路とは別に、線形素子または、トランジスタよりも特性バラツキの良い素子の経路を設けることで、選択的に別の経路へ容量に保持されている電荷が放電できるようになる。そのため、線形素子または、トランジスタよりも特性バラツキの良い素子の経路を用いて、メモリ回路における各容量素子の放電量を一定にすることができるようになる。したがって、容量の放電時間が一定となり、情報を保持できる時間のバラツキは小さくすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態を示した図。
【図２】本発明の実施の形態を示した図。
【図３】本発明の実施の形態を示した図。
【図４】汎用ＤＲＡＭセルを示した図。
【図５】半導体装置の構成を示す図。
【図６】半導体装置の構成を示す図。
【図７】半導体装置の作製方法を説明する図。
【図８】半導体装置の作製方法を説明する図。
【図９】半導体装置の作製方法を説明する図。
【図１０】半導体装置の作製方法を説明する図。
【図１１】半導体装置の作製方法を説明する図。
【図１２】半導体装置を説明する図。
【図１３】半導体装置の分断工程を説明する図。
【図１４】半導体装置の分断工程を説明する図。
【図１５】本発明における動作例のタイミングチャート図。
【図１６】実施の形態７を示した図。
【図１７】本発明の実施の形態を示した図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００３１】
（実施の形態１）
図１に本発明の実施の形態の半導体装置に含まれるメモリ回路を示す。メモリ回路には複数のメモリセルが設けられており、図１は１つのメモリセルとバッファの回路図を示す。１つのメモリセルはＮＭＯＳ１０１、容量１０２及び抵抗１０３を有する。バッファ１０５は、複数のメモリセルを１グループとして、１グループ毎に設けられていてもよいし、メモリセル毎に設けられていてもよい。端子１０４が、情報を書き込み時に選択する端子であり、ワード線に電気的に接続されている。端子１０６が、情報”１”、”０”に対応する電圧を入力する端子であり、ビット線に電気的に接続されている。端子１０８が、書き込まれた情報を出力する端子である。端子１０７は、基準電圧に接続する端子であり、配線に電気的に接続されている。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という）１０１のソース又はドレインの一方と端子１０６が接続されている。ＮＭＯＳ１０１のソース又はドレインの他方と容量１０２、抵抗１０３、バッファ１０５が接続されている。ＮＭＯＳ１０１のゲートと端子１０４が接続されている。バッファ１０５の出力に端子１０８が接続されている。端子１０７と容量１０２のＮＭＯＳ１０１のソース又はドレインの他方と接続されていない端子、抵抗１０３のＮＭＯＳ１０１のソース又はドレインの他方と接続されていない端子が接続されている。
【００３２】
ここでは、情報”１”を電圧が高いとして、”０”を電圧が低いとする。
【００３３】
次に動作を説明する。まず、電源の供給がある場合に情報”０”を書き込むときは、容量１０２の電圧が低く、電荷量が無いため、時間により情報”０”から”１”に変わることはない。
【００３４】
次に、電源の供給がある場合に情報”１”を書き込むときは、端子１０６に高い電圧を加え、ＮＭＯＳ１０１のドレインに高い電圧が加わる。端子１０４にも高い電圧を加え、ＮＭＯＳ１０１のゲートに高い電圧が加えられ、ＮＭＯＳ１０１がオンとなる。そうすると、容量１０２に電流が流れ込み、電荷が蓄えられ、電圧が発生する。容量１０２の電圧が高くなると、バッファ１０５の出力が高い電圧となり、端子１０８に情報”１”が出力され、書き込みが終了する。
【００３５】
情報”１”の書き込みが終了後、情報”１”を保持する場合、端子１０４に低い電圧を加え、ＮＭＯＳ１０１のゲートに低い電圧が加えられ、ＮＭＯＳ１０１がオフとなる。抵抗１０３に流れる電流がＮＭＯＳ１０１の漏洩電流よりも大きくなるように設定しているので、容量１０２の電荷は、別の電流経路となる抵抗１０３から流れる。そのため、容量１０２の電荷量が減り、容量１０２の電圧が低くなる。容量１０２の電圧、すなわちバッファ１０５の入力電圧がバッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、端子１０８に情報”０”が出力され、情報が”１”から”０”に変わる。情報”１”の保持が終わる。そのため、抵抗１０３の抵抗値により、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００３６】
情報”１”の書き込みが終了後、情報”１”を保持する場合、又は電源の供給が一時的に無くなる場合、ＮＭＯＳ１０１のゲートが低い電圧となり、ＮＭＯＳ１０１がオフとなる。抵抗１０３に流れる電流がＮＭＯＳ１０１の漏洩電流よりも大きくなるように設定しているので、容量１０２の電荷は、別の電流経路となる抵抗１０３から流れる。そのため、容量１０２の電荷量が減り、容量１０２の電圧が低くなる。バッファ１０５の反転電圧より高いとき、再び電源を供給した場合、端子１０８に情報”１”が出力されるので、情報は保持されている。しかし、バッファ１０５の反転電圧より低くなるとき、再び電源を供給した場合、バッファ１０５の出力が低い電圧となり、端子１０８に情報”０”が出力される。つまり、電源の供給の有無に関係なく、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００３７】
電源の供給が無い場合は、情報”０”、”１”を書き込むことができないので、情報が変わることはない。
【００３８】
ＮＭＯＳ１０１は、ｎチャネル型又はｐチャネル型薄膜トランジスタのどちらでも良い。ｐチャネル型薄膜トランジスタの場合は、端子１０４に入力する電圧の高低を逆にする。
【００３９】
（実施の形態２）
図２に本発明の実施の形態の半導体装置に含まれるメモリ回路を示す。メモリ回路には複数のメモリセルが設けられており、図２は１つのメモリセルとバッファの回路図を示す。１つのメモリセルはＮＭＯＳ２０１、容量２０２及びダイオード２０３を有する。バッファ２０５は、複数のメモリセルを１グループとして、１グループ毎に設けられていてもよいし、メモリセル毎に設けられていてもよい。端子２０４が情報を書き込み時に選択する端子であり、ワード線に電気的に接続されている。端子２０６が情報”１”、”０”に対応する電圧を入力する端子であり、ビット線に電気的に接続されている。端子２０８が書き込まれた情報を出力する端子である。端子２０７は、基準電圧に接続する端子であり、配線に電気的に接続されている。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という）２０１のソース又はドレインの一方と端子２０６が接続されている。ＮＭＯＳ２０１のソース又はドレインの他方と容量２０２、ダイオード２０３のアノード、バッファ２０５が接続されている。ＮＭＯＳ２０１のゲートと端子２０４が接続されている。バッファ２０５の出力に端子２０８が接続されている。端子２０７と容量２０２のＮＭＯＳ２０１のソース又はドレインの他方と接続されていない端子接続されている。また、端子２０７とダイオード２０３のカソードが接続されている。
【００４０】
ダイオード２０３は、直列に数段、接続されていても良い。
【００４１】
ダイオード２０３は、ダイオード接続されたトランジスタでも、ＰＩＮ接合型ダイオードでも良い。
【００４２】
図３ではダイオード２０３の代わりにダイオード接続されたトランジスタ３０３を用いた本発明の半導体装置に含まれるメモリ回路の回路図を示す。
【００４３】
ここでは、情報”１”を電圧が高いとして、”０”を電圧が低いとする。
【００４４】
次に図２の動作を説明する。まず、電源の供給がある場合に情報”０”を書き込むときは、容量２０２の電圧が低く、電荷量が無いため、時間により情報”０”から”１”に変わることはない。
【００４５】
次に、電源の供給がある場合に情報”１”を書き込むときは、端子２０６に高い電圧を加え、ＮＭＯＳ２０１のドレインに高い電圧が加わる。端子２０４にも高い電圧を加え、ＮＭＯＳ２０１のゲートに高い電圧が加えられ、ＮＭＯＳ２０１がオンとなる。そうすると、容量２０２に電流が流れ込み、電荷が蓄えられ、電圧が発生する。容量２０２の電圧が高くなると、バッファ２０５の出力が高い電圧となり、端子２０８に情報”１”が出力され、書き込みが終了する。
【００４６】
情報”１”の書き込みが終了後、情報”１”を保持する場合、端子２０４に低い電圧を加え、ＮＭＯＳ２０１のゲートに低い電圧が加えられ、ＮＭＯＳ２０１がオフとなる。ダイオード２０３に流れる電流がＮＭＯＳ２０１の漏洩電流よりも大きくなるように設定しているので、容量２０２の電荷は、別の電流経路となるダイオード２０３から流れる。そのため、容量２０２の電荷量が減り、容量２０２の電圧が低くなる。容量２０２の電圧、すなわちバッファ２０５の入力電圧がバッファ２０５の反転電圧より低くなると、バッファ２０５の出力が低い電圧となり、端子２０８に情報”０”が出力され、情報が”１”から”０”に変わる。情報”１”の保持が終わる。そのため、ダイオード２０３に流れる電流量により、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００４７】
情報”１”の書き込みが終了後、情報”１”を保持する場合又は、電源の供給が一時的に無くなる場合、ＮＭＯＳ２０１のゲートが低い電圧となり、ＮＭＯＳ２０１がオフとなる。ダイオード２０３に流れる電流がＮＭＯＳ２０１の漏洩電流よりも大きくなるように設定しているので、容量２０２の電荷は、別の電流経路となるダイオード２０３から流れる。そのため、容量２０２の電荷量が減り、容量２０２の電圧が低くなる。バッファ２０５の反転電圧より高いとき、再び電源を供給した場合、端子２０８に情報”１”が出力されるので、情報は保持されている。しかし、バッファ２０５の反転電圧より低くなるとき、再び電源を供給した場合、バッファ２０５の出力が低い電圧となり、端子２０８に情報”０”が出力される。つまり、電源の供給の有無に関係なく、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【００４８】
電源の供給が無い場合は、情報”０”、”１”を書き込むことができないので、情報が変わることはない。
【００４９】
ＮＭＯＳ２０１は、ｎチャネル型又はｐチャネル型薄膜トランジスタのどちらでも良い。ｐチャネル型薄膜トランジスタの場合は、端子２０４に入力する電圧の高低を逆にする。
【００５０】
また、図３におけるダイオード接続されたトランジスタ３０３のトランジスタはｐチャネル型又はｎチャネル型薄膜トランジスタのどちらでも良い。ｎチャネル型薄膜トランジスタでは図３のように接続される。また、ｐチャネル型薄膜トランジスタの場合は、図３において端子２０７にゲートが接続される。
【００５１】
（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置をＲＦＩＤタグとして用いる場合の構成に関して図面を参照して説明する。
【００５２】
本実施の形態で示すＲＦＩＤタグのブロック図を図５に示す。
【００５３】
図５のＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２によって構成されている。また、信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２によって構成されている。
【００５４】
ＲＦＩＤタグ５００において、アンテナ回路５０１によって受信された通信信号は信号処理回路５０２における復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とＲ／Ｗ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とＲ／Ｗ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とＲ／Ｗ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。好ましくは、振幅変調または周波数変調にするとよい。
【００５５】
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号はメモリコントロール回路５０８に送られ、それに基づき、メモリコントロール回路５０８はメモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、論理回路５１０に送る。論理回路５１０に送られた信号は論理回路５１０でエンコード処理されたのちアンプ５１１で増幅され、その信号によって変調回路５１２は搬送波に変調をかける。この変調された搬送波によりＲ／ＷがＲＦＩＤタグからの信号を認識する。一方、整流回路５０３に入った搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。なお、電源回路５０４は必ずしも必要ではないが、ここでは入力電圧を降圧、昇圧や正負反転させる機能を有している。以上のようにして、ＲＦＩＤタグ５００は動作する。
【００５６】
なお、信号処理回路とアンテナ回路におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。また、信号処理回路とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。
【００５７】
なお、アンテナは、信号処理回路５０２と共に同じ基板上に積層して設ける構成としても良いし、外付けのアンテナを用いた構成であってもよい。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられた構成であってもよい。
【００５８】
また、整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する回路であればよい。
【００５９】
なお、本実施の形態で示すＲＦＩＤタグは図５に示す構成に加え、図６に示すようにバッテリー５６１を設けた構成としてもよい。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路、例えば復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに電源電圧を供給することができる。なお、バッテリー５６１に蓄えられるエネルギーは、例えば整流回路５０３から出力される電源電圧が信号処理回路５０２を動作させるために必要な電源電圧より十分に大きいときに、整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。また、ＲＦＩＤタグにアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ても良い。
【００６０】
なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のことをいう。なおバッテリー５６１としては、シート状に形成された電池を用いることが好ましく、例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いることで、小型化が可能である。もちろん、充電可能な電池であれば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また大容量のコンデンサーなどを用いても良い。
【００６１】
また、本実施の形態は本明細書の他の実施の形態で示した半導体装置の構成を適用することができる。
【００６２】
また、図１乃至図３に用いられる回路は、図５又は図６において、信号を一定の期間保持することで、信号の遅延回路などとして用いることもできる。
【００６３】
たとえば、理論回路５０７からメモリコントロール回路５０８の間に接続され、信号を遅延させること、メモリコントロール回路５０８からメモリ回路５０９の間に接続され、信号を遅延させること、メモリ回路５０９から論理回路５１０の間に接続され、信号を遅延させることなどに用いることもできる。
【００６４】
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置を得るための一作製方法を説明する。
【００６５】
まず、基板７０１の一表面に剥離層７０２を形成し、続けて下地となる絶縁膜７０３および半導体膜７０４（例えば非晶質珪素を含む膜）を形成する（図７（Ａ）参照）。剥離層７０２、絶縁膜７０３および半導体膜７０４は、連続して形成することができる。連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
【００６６】
基板７０１は、ガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、回路部を大きく形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現することができる。
【００６７】
なお、本工程では、剥離層７０２を基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層７０２を選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層７０２を形成してもよい。
【００６８】
ここで、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００６９】
剥離層７０２は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料からなる膜を単層構造又は積層構造で形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化物を設けることができる。
【００７０】
絶縁膜７０３は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。下地となる絶縁膜７０３が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜７０３が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜７０３は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００７１】
半導体膜７０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以上２００ｎｍ以下程度、好ましくは５０ｎｍ以上７０ｎｍ以下程度、具体的には６６ｎｍの厚さで形成する。半導体膜７０４としては、例えば、非晶質珪素膜を形成すればよい。
【００７２】
次に、半導体膜７０４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体膜７０４の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体膜７０４ａ、半導体膜７０４ｂを形成し、これらを覆うようにゲート絶縁膜７０５を形成する（図７（Ｂ）参照）。
【００７３】
半導体膜７０４ａ、半導体膜７０４ｂの作製工程の一例を以下に簡単に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、結晶化の程度に基づき、必要に応じて、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって半導体膜７０４ａ、半導体膜７０４ｂを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００７４】
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜７０４ａ、半導体膜７０４ｂを形成することができる。このような結晶化の場合、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置するとよい。
【００７５】
次に、半導体膜７０４ａ、半導体膜７０４ｂを覆うゲート絶縁膜７０５を形成する。ゲート絶縁膜７０５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層構造又は積層構造で形成する。
【００７６】
また、ゲート絶縁膜７０５は、半導体膜７０４ａ、半導体膜７０４ｂに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００７７】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的には５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような、プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００７８】
ゲート絶縁膜７０５は、プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、プラズマ処理により形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のバラツキを小さくすることができ、好ましい。
【００７９】
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜７０４ａ、半導体膜７０４ｂを形成する場合は、上記プラズマ処理を行ったゲート絶縁膜を組み合わせることで、特性バラツキが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００８０】
次に、ゲート絶縁膜７０５上に、導電膜を形成する。ここでは、１００ｎｍ以上５００ｎｍ以下程度の厚さの導電膜を単層で形成する。用いる材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いることができる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても良い。導電膜を積層構造で形成する場合には、例えば、窒化タンタル膜とタングステン膜の積層構造、窒化タングステン膜とタングステン膜の積層構造、窒化モリブデン膜とモリブデン膜の積層構造を用いることができる。例えば、窒化タンタル３０ｎｍと、タングステン１５０ｎｍとの積層構造を用いることができる。タングステンや窒化タンタルは、耐熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、導電膜を３層以上の積層構造としても良く、例えば、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用することができる。
【００８１】
次に、上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜７０４ａ、半導体膜７０４ｂの上方にゲート電極７０７を形成する。
【００８２】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体膜７０４ａ、半導体膜７０４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜７０４ａ、半導体膜７０４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、リン（Ｐ）、砒素（Ａｓ）などを用いることができる。また、ｐ型を付与する不純物元素としては、１３族に属する元素を用いれば良く、硼素（Ｂ）などを用いることができる。
【００８３】
なお、本実施の形態においては簡単のため、ｎ型ＴＦＴについてのみ示しているが、本発明はこれに限定して解釈されない。ｐ型ＴＦＴのみを用いる構成としても良い。また、ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成しても良い。ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成する場合、後にｐ型ＴＦＴとなる半導体層を覆うマスクを形成してｎ型を付与する不純物元素を添加し、後にｎ型ＴＦＴとなる半導体層を覆うマスクを形成してｐ型を付与する不純物元素を添加することで、ｎ型を付与する不純物元素とｐ型を付与する不純物元素を選択的に添加することができる。
【００８４】
次に、ゲート絶縁膜７０５とゲート電極７０７を覆うように、絶縁膜を形成する。これら絶縁膜は、プラズマＣＶＤ法やスパッタ法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極７０７の側面に接する絶縁膜７０８（サイドウォールともよばれる）を形成する。絶縁膜７０８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際の不純物元素を添加するためのマスクとして用いる。
【００８５】
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極７０７および絶縁膜７０８をマスクとして用いて、半導体膜７０４ａ、半導体膜７０４ｂにｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の不純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図７（Ｃ）参照）。第１の不純物領域７０６ｂは薄膜トランジスタのソース領域又はドレイン領域として機能し、第２の不純物領域７０６ｃはＬＤＤ領域として機能する。第２の不純物領域７０６ｃが含む不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。
【００８６】
続いて、ゲート電極７０７、絶縁膜７０８等を覆うように、絶縁膜を単層構造又は積層構造で形成する。本実施の形態では、絶縁膜７０９、７１０、７１１を３層構造とする場合を例示する。これら絶縁膜はＣＶＤ法により形成することができ、絶縁膜７０９は酸化窒化珪素膜５０ｎｍ、絶縁膜７１０は窒化酸化珪素膜２００ｎｍ、絶縁膜７１１は酸化窒化珪素膜４００ｎｍとして形成することができる。これら絶縁膜の表面は、その膜厚にもよるが、下層に設けられた層の表面形状に沿って形成される。すなわち、絶縁膜７０９は膜厚が薄いため、その表面はゲート電極７０７の表面形状に大きく沿っている。膜厚が厚くなるにつれ表面形状は平坦に近づくため、３層構造のうち膜厚が最も厚い絶縁膜７１１の表面形状は平坦に近い。しかしならが、有機材料とは異なるため、平坦な表面形状とは異なっている。すなわち、表面形状を平坦にしたいのであれば、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いればよい。またこれら絶縁膜の作製方法は、ＣＶＤ法以外に、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等を採用することができる。
【００８７】
そして、フォトリソグラフィ法を用いて絶縁膜７０９、７１０、７１１等をエッチングして、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜７３１ａ、及び接続配線として機能する導電膜７３１ｂを形成する。導電膜７３１ａ、７３１ｂは、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成することができる。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜７０４ａ、半導体膜７０４ｂの表面にシリサイドを形成して、抵抗を低くしてもよい。導電膜７３１ａ、７３１ｂは、低抵抗材料を用いて形成すると信号遅延を生じることがなく、好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐熱性の高い材料を設けるとよい。例えば、低抵抗材料としてアルミニウムを３００ｎｍ形成し、アルミニウムの上下にチタンを１００ｎｍずつ設ける構成がよい。また導電膜７３１ｂは、接続配線として機能しているが、導電膜７３１ａと同じ積層構造で形成することで、接続配線の低抵抗化と耐熱性の向上を図ることができる。導電膜７３１ａ、７３１ｂは、その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。また導電膜７３１ａ、７３１ｂは、ＣＶＤ法やスパッタリング法等により形成することができる。
【００８８】
以上により、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層７４９が得られる（図８（Ａ）参照）。
【００８９】
なお、絶縁膜７０９、７１０、７１１を形成する前、または絶縁膜７０９を形成した後、又は絶縁膜７０９、７１０を形成した後に、半導体膜７０４の結晶性の回復や半導体膜７０４に添加された不純物元素の活性化、半導体膜７０４の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用するとよい。
【００９０】
次に、導電膜７３１ａ、７３１ｂを覆うように、絶縁膜７１２、７１３を形成する（図８（Ｂ）参照）。絶縁膜７１２には１００ｎｍの膜厚を有する窒化珪素膜を用い、絶縁膜７１３には１５００ｎｍの膜厚を有するポリイミドを用いる場合を例示する。絶縁膜７１３の表面形状は平坦性が高いと好ましい。そのため、ポリイミドである有機材料の特徴に加えて、厚膜化する構成、例えば７５０ｎｍ以上３０００ｎｍ以下の膜厚（具体的には１５００ｎｍ）によっても、絶縁膜７１３の平面形状の平坦性を高めている。当該絶縁膜７１２、７１３に対しては、開口部を形成する。本実施の形態では、接続配線７３１ｂが露出する開口部７１４を形成する場合を例示する。このような開口部７１４において（詳しくは点線で囲まれた領域７１５において）、絶縁膜７１２の端部は、絶縁膜７１３で覆われている。上層の絶縁膜７１３で下層の絶縁膜７１２の端部を覆うことで、その後開口部７１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜７１３が有機材料であるポリイミドを用いているため、開口部７１４において、絶縁膜７１３はなだらかなテーパを有することができ、効率的に段切れを防止することができる。このような段切れ防止効果を得ることのできる絶縁膜７１３の材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。また絶縁膜７１２には、窒化珪素膜の代わりに、酸化窒化珪素膜や窒化酸化珪素膜を用いてもよい。また絶縁膜７１２、７１３の作製方法は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いることができる。
【００９１】
次に、絶縁膜７１３上に７１７を形成し、当該導電膜７１７上に絶縁膜７１８を形成する（図８（Ｃ）参照）。導電膜７１７は、導電膜７３１ａ、７３１ｂと同じ材料で形成することができ、例えばチタン１００ｎｍ、アルミニウム２００ｎｍ、チタン１００ｎｍの積層構造を採用することができる。導電膜７１７は、開口部７１４で導電膜７３１ｂと接続するため、チタン同士が接触することでコンタクト抵抗を抑えることができる。また導電膜７１７は、薄膜トランジスタと、アンテナ（おって形成される）との間の信号に基づく電流が流れるため、配線抵抗が低い方が好ましい。そのため、アルミニウム等の低抵抗材料を用いるとよい。また導電膜７１７は、その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に相当する。また導電膜７１７は、ＣＶＤ法やスパッタリング法等により形成することができる。絶縁膜７１８は、その表面形状に平坦性を要求されるため、有機材料で形成するとよく、２０００ｎｍのポリイミドを用いる場合を例示する。絶縁膜７１８は、１５００ｎｍの膜厚で形成された絶縁膜７１３の開口部７１４、及び開口部７１４に形成された導電膜７１７の表面の凹凸を平坦にする必要があり、絶縁膜７１３の膜厚よりも厚い２０００ｎｍの膜厚で形成されている。そのため、絶縁膜７１８は絶縁膜７１３の１．１倍〜２倍以上、好ましくは１．２〜１．５倍の膜厚を有するとよく、絶縁膜７１３が７５０ｎｍ以上３０００ｎｍ以下の膜厚を有するのであれば、９００ｎｍ以上４５００ｎｍ以下の膜厚とすると好ましい。絶縁膜７１８には、膜厚を考慮しつつ、さらに平坦性の高い材料を用いるとよい。平坦性の高い材料として絶縁膜７１８に用いられる材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。絶縁膜７１８上にアンテナを形成する場合、このように絶縁膜７１８の表面形状の平坦性を考慮する必要がある。
【００９２】
また図１２に半導体装置の周辺部を示すが、絶縁膜７１８は、回路部におけるアンテナの外側（具体的には領域７４０）で、絶縁膜７１３の端部を覆うと好ましい。絶縁膜７１３の覆う際、絶縁膜７１８は、絶縁膜７１３の膜厚と、絶縁膜７１８の膜厚との合計より、２倍以上の外側（距離ｄ）から覆うとよい。本実施の形態では、絶縁膜７１３は１５００ｎｍ、絶縁膜７１８は２０００ｎｍで形成したため、絶縁膜７１３の端から距離ｄ＝７０００ｎｍの外側から、絶縁膜７１８は絶縁膜７１３の端部を覆う。このような構成によって、プロセスのマージンを確保することができ、また水分や酸素の侵入を防止することもできる。
【００９３】
次に、絶縁膜７１８上にアンテナ７２０を形成する（図９（Ａ）参照）。そして、アンテナ７２０と導電膜７１７とを開口部を介して接続させる。開口部はアンテナ７２０の下方に設け、集積化を図る。なおアンテナ７２０は、導電膜７３１ａに直接接続させてもよいが、本実施の形態のように導電膜７１７を設けることにより、アンテナ７２０との接続のための開口部の形成にマージンを持たせることができ、高集積化を図ることができ好ましい。そのため、導電膜７１７の上にさらなる導電膜を設けて、アンテナ７２０を接続してもよい。すなわちアンテナ７２０は、薄膜トランジスタを構成する導電膜７３１ａと電気的に接続されればよく、複数の導電膜を介した接続構造によって高集積化を図ることができる。このような導電膜７１７をはじめとする複数の導電膜は、膜厚が厚くなると半導体装置にも厚みが出てしまうため、薄い方が好ましい。そのため、導電膜７３１ａと比較すると、導電膜７１７等はその膜厚を薄くすることが好ましい。
【００９４】
アンテナ７２０は、第１の導電膜７２１、第２の導電膜７２２の積層構造を採用することができ、本実施の形態ではチタン１００ｎｍ、アルミニウム５０００ｎｍの積層構造の場合を例示する。チタンは、アンテナの耐湿性を高めることができ、絶縁膜７１８とアンテナ７２０との密着性を高めることもできる。さらにチタンは、導電膜７１７との接触抵抗を低くすることができる。これは導電膜７１７の最上層には、チタンが形成されているため、アンテナのチタンと同一材料同士が接触していることによる。このようなチタンはドライエッチングを用いて形成されるため、端部が切り立った状態となることが多い。アルミニウムは低抵抗材料であるため、アンテナに好適である。アルミニウムを厚膜化していることにより、抵抗をより低くすることができる。アンテナの抵抗が低くなることで、通信距離を伸ばすことができ、好ましい。このようなアルミニウムはウェットエッチングを用いて形成されるため、端部における側面にテーパが付くことが多い。本実施の形態におけるテーパは、アルミニウム側に凸部が形成された、つまり内側に凹んだ形で形成されている。また、アルミニウムをウェットエッチングする際、チタンの端部より、アルミニウムの端部が内側となる（領域７４２）。例えば、アルミニウムの端部は、アルミニウムの膜厚の１／６〜１／２程度の範囲で内側（距離Ｌ分内側）に設けるとよく、本実施の形態ではチタン端部から距離Ｌ＝０．８μｍ以上２μｍ以下の範囲で内側となるようにするとよい。チタン端部がアルミニウム端部より突出していることで、その後に形成される絶縁膜の段切れを防止することができ、アンテナの耐性を高めることができる。
【００９５】
アンテナはチタンやアルミニウム以外に、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデン等の金属元素を含む材料、当該金属元素を含む合金材料、当該金属元素を含む化合物材料を導電性材料として用いることができ、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて形成することができる。また本実施の形態では、積層構造を例示したが、上述したいずれの材料の単層構造で形成してもよい。
【００９６】
アンテナ７２０を覆って、絶縁膜７２３を形成する。本実施の形態では、絶縁膜７２３を２００ｎｍの窒化珪素膜で形成する。絶縁膜７２３により、アンテナの耐湿性をより高めることができ、好ましい。絶縁膜７２３はチタン端部がアルミニウム端部より突出しているため、段切れすることなく形成できる。このような絶縁膜７２３は窒化珪素膜以外に、酸化窒化珪素膜、窒化酸化珪素膜、その他の無機材料から形成することができる。
【００９７】
また図１２に示すが、絶縁膜７２３と、絶縁膜７１２とは、絶縁膜７１８の外側、つまり回路部におけるアンテナの外側（具体的には領域７４１）で接していると好ましい。本実施の形態では、絶縁膜７１２、７２３はともに窒化珪素膜で形成するため、同一材料同士が密着する構成となり、密着性が高く、水分や酸素の侵入を防止することができる。また窒化珪素膜は、酸化珪素膜と比較して緻密性が高いため、水分や酸素の侵入防止を効果的に防止することができる。絶縁膜７１２、７２３が密着している領域は周辺領域であり、アンテナや薄膜トランジスタが設けられていないため、膜厚は３μｍ以上４μｍ以下と、非常に薄くなる。周辺領域は、回路部を囲むように形成されている。このような周辺領域の構成を採用していない半導体装置と比較して、半導体装置の端部からの剥離といった、経時的な形状や特性の変化に伴う欠陥を少なくすることができる。
【００９８】
次に、絶縁膜７２３を覆うように第１の絶縁体７５１を形成する（図９（Ｂ）参照）。本実施の形態では、第１の絶縁体７５１として、繊維体７２７に有機樹脂７２８が含浸された構造体７２６を用い、更に好ましい形態として構造体７２６の表面に第１の衝撃緩和層７５０を設ける場合を例示する。本実施の形態では、第１の衝撃緩和層７５０にはアラミド樹脂を用いる。
【００９９】
繊維体７２７に有機樹脂７２８が含浸された構造体７２６は、プリプレグとも呼ばれる。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレグは弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａである。これを薄膜化して用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。プリプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等がある。マトリックス樹脂を構成する代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等がある。プリプレグの詳細については、後の実施の形態において詳述する。
【０１００】
このような構造体７２６以外に、第１の絶縁体７５１として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂などの熱硬化性樹脂を有する層を用いることができる。また、第１の絶縁体７５１として、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂又はフッ素樹脂などの熱可塑性樹脂を用いてもよい。また衝撃緩和層７５０は高強度材料で形成されていればよく、アラミド樹脂以外に、ポリビニルアルコール樹脂、ポリエステル樹脂、ポリアミド樹脂、ポリエチレン樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等がある。
【０１０１】
第１の絶縁体７５１の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上５０μｍが好ましく、本実施の形態では３２μｍとする。本実施の形態では、第１の絶縁体７５１のうち、構造体７２６の膜厚を２０μｍとし、第１の衝撃緩和層７５０の膜厚を１２μｍとする。このような構成によっても、薄型で湾曲することが可能な半導体装置を作製することができる。
【０１０２】
第１の衝撃緩和層７５０を形成後、第１の衝撃緩和層７５０の表面に第１の導電層７２９を形成する。第１の導電層７２９は、酸化珪素とインジウム錫酸化物の化合物１００ｎｍを用いる場合を例示する。このような第１の導電層７２９は、構造体７２６や第１の衝撃緩和層７５０より抵抗が低い構造であればよい。そのため、第１の導電層７２９の状態は、膜状に設けられたり、小さな間隔をあけた島状の固まりで設けられたりしてもよい。また抵抗が低い構造であればよいため、用いる材料の比抵抗等を考慮して、膜厚は５０ｎｍ以上２００ｎｍ以下とすることができる。厚膜化することで、抵抗を低くでき好ましい。第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物以外に、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。第１の導電層７２９の作製方法は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法などを用いることができ、電解メッキ法や無電解メッキ法などのメッキ法を用いても良い。なお、第１の導電層７２９の表面には絶縁膜を設けても良い。これにより、第１の導電層７２９を保護することが可能である。
【０１０３】
次に、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層、及びアンテナ７２０として機能する導電膜などが一体となった層として、基板７０１から剥離する（図１０参照）。このとき、剥離層７０２と基板７０１との界面、剥離層７０２と絶縁膜７０３との界面、又は剥離層７０２の内部のいずれかから分離し、剥離される。剥離層７０２が上記一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去してもよい。その結果、おって形成される層との密着性を高めることができる。
【０１０４】
なお、剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行うことによって、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂなどの素子が静電気等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層７０２の不対電子が終端されることによって、電荷が中和されることによる。
【０１０５】
また、剥離後の基板７０１を再利用することによって、低コスト化を実現することができる。
【０１０６】
次に、剥離により露出した面を覆うように、第２の絶縁体７５３を形成する（図１１参照）。第２の絶縁体７５３は、第１の絶縁体７５１と同様にして形成することができる。本実施の形態では、第２の絶縁体７５３として、繊維体７３５に有機樹脂７３６が含浸された、いわゆるプリプレグを用いた構造体７３４を設け、更に構造体７３４の表面に第２の衝撃緩和層７５２を設ける場合を示す。第２の衝撃緩和層７５２にはアラミド樹脂を用いる。もちろん、第１及び第２の構造体のみで貼り合わせることもでき、そのときの半導体装置の膜厚は４０μｍ〜７０μｍ、好ましくは４０μｍ〜５０μｍとなる。第１及び第２の衝撃緩和層を設けた際の半導体装置の膜厚は７０μｍ〜９０μｍ、好ましくは７０μｍ〜８０μｍとなる。
【０１０７】
次に、第２の絶縁体７５３の表面に第２の導電層７３３を形成する。第２の導電層７３３は、第１の導電層７２９と同様にして形成することができる。また、第２の導電層７３３の表面には絶縁膜を設けても良い。これにより、第２の導電層７３３を保護することが可能である。以上の工程で、素子層やアンテナが第１の絶縁体７５１と第２の絶縁体７５３で封止され、第１の絶縁体７５１の表面に第１の導電層７２９を有し、第２の絶縁体７５３の表面に第２の導電層７３３を有する積層体が得られる。
【０１０８】
その後、分断手段を用いて、上記の積層体を個々の半導体装置に分断する。分断手段としては、分断の際に第１の絶縁体７５１及び第２の絶縁体７５３が溶融される手段を用いることが好ましい（第１の導電層７２９及び第２の導電層７３３が溶融される手段であるとより好ましい）。本実施の形態では、レーザー光の照射による分断を適用する。
【０１０９】
上記分断に用いるレーザー光の波長や強度、ピームサイズなどの条件については特に限定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光の発振器としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
【０１１０】
本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断することで、第１の導電層７２９と第２の導電層７３３との間の抵抗値が低下し、第１の導電層７２９と第２の導電層７３３とが導通することになる。このため、半導体装置の分断の工程と、第１の導電層７２９と第２の導電層７３３とを導通させる工程を、一度に行うことができる。
【０１１１】
第１の導電層７２９と第２の導電層７３３との間の抵抗値は、第１の絶縁体７５１、第２の絶縁体７５３よりも抵抗が低くあればよく、例えば、１ＧΩ以下であれば良く、好ましくは５ＭΩ以上５００ＭΩ以下程度、より好ましくは、１０ＭΩ以上２００ＭΩ以下程度である。よって、このような条件になるように、レーザー光の照射処理などによる分断を行えばよい。
【０１１２】
このようにして絶縁基板を用いて形成された半導体装置を完成することができる。
【０１１３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１４】
（実施の形態５）
本実施の形態では、半導体装置の分断工程の一形態を説明する。なお分断工程は半導体装置間、つまり周辺部が示された図１３、図１４を用いて説明する。
【０１１５】
まず、上記実施の形態で示したように、第１の絶縁体７５１、第１の導電層７２９まで形成する。その後、図１３に示すように、除去手段を用いて、周辺領域１０１０内に対して選択的に、つまり周辺領域１０１０の一部に貼り合わせ領域１０２０ａ、１０２０ｂを形成する。周辺領域１０１０を選択的に除去する際、深さ方向においては、構造体７２６が露出するように剥離層や絶縁膜等を除去する。そして、半導体装置を上方からみたとき、貼り合わせ領域１０２０ａ、１０２０ｂはともに回路部を囲うようにする。
【０１１６】
このような除去手段としては、レーザー光を用いることができる。すなわち、レーザーアブレーションの原理を使用できる。除去手段に用いるレーザー光の波長や強度、ピームサイズなどの条件については特に限定されない。少なくとも、剥離層、絶縁膜等を除去できる条件であればよい。レーザー光の発振器としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
【０１１７】
半導体装置を個々に分断後は、貼り合わせ領域１０２０ａ、１０２０ｂは、隣接する半導体装置がそれぞれ有する領域となる。同様に周辺領域１０１０も、半導体装置を個々に分断後は隣接する半導体装置がそれぞれ有する周辺領域１０１０ａ、１０１０ｂとなる（図１４参照）。
【０１１８】
その後、図１４に示すように、第２の絶縁体７５３、第２の導電層７３３を形成する。貼り合わせ領域１０２０ａ、１０２０ｂでは、構造体７２６、７３４が直接合わされている。具体的には構造体７２６、７３４のうち、互いの有機樹脂７２８、７３６が接触して密着している。このような同一材料が密着することで、貼り合わせ強度を高めることができて、好ましい。
【０１１９】
貼り合わせが完了した状態で、個々の半導体装置に分断する。分断手段としては、上記実施の形態を参照することができる。
【０１２０】
このようにして絶縁基板を用いて形成され、貼り合わせ強度がより高く、信頼性も向上された半導体装置を完成することができる。
【０１２１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１２２】
（実施の形態６）
図１５には、実施の形態１におけるメモリ回路の動作例のタイミングチャートを示す。ここでは、電源が無から有に変化することをオン、電源が有から無に変化することをオフとする。図１５（Ａ）は、電源が常にオンを示す。図１５（Ｂ）は、電源がオン後に一度オフして、再びオンを示す。
【０１２３】
図１５（Ａ）、（Ｂ）においては、上方から下方にかけて、回路全体に供給される電源である電源電圧、情報を書き込み時に選択する端子１０４に入力される書込電圧、情報”１”、”０”に対応する電圧を入力する端子１０６に入力される入力電圧、容量１０２端子間の電圧である容量電圧、書き込まれた情報を出力する端子１０８に出力される出力電圧タイミングをそれぞれ示している。
【０１２４】
図１５（Ａ）について説明する。電源がオンになり、書込電圧と入力電圧を低い電圧から高い電圧になると、容量１０２に電流が流れ込み、容量電圧が高い電圧となる。容量電圧が高くなると、バッファ１０５の出力が高くなり、出力電圧が高い電圧となる。その後、書込電圧と入力電圧が高い電圧から低い電圧になると、電流経路となる抵抗１０３から電流が流れ容量１０２の電荷量が減り、容量電圧が低くなっていく。その後、容量電圧が、バッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、出力電圧が低い電圧となる。抵抗１０３の抵抗値により、出力電圧が高い電圧から低い電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【０１２５】
図１５（Ｂ）について説明する。電源がオンになり、書込電圧と入力電圧を低い電圧から高い電圧になると、容量１０２に電流が流れ込み、容量電圧が高い電圧となる。容量電圧が高くなると、バッファ１０５の出力が高くなり、出力電圧が高い電圧となる。その後、書込電圧と入力電圧が高い電圧から低い電圧になると、電流経路となる抵抗１０３から電流が流れ容量１０２の電荷量が減り、容量電圧が低くなっていく。その後、電源がオフになると、出力電圧が低くなる。容量電圧は、抵抗１０３から電流が流れ続けるため、電源のオフに影響なく低くなっていく。その後、再び電源がオンにする。容量電圧がバッファ１０５の反転電圧より高くなっていると、出力電圧が高い電圧となる。その後、容量電圧が、バッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、出力電圧が低い電圧となる。抵抗１０３の抵抗値により、出力電圧が高い電圧から低い電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【０１２６】
これらにより、電源の供給の有無に関係なく、出力電圧が高い電圧から低い電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。
【０１２７】
（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体装置のマスクレイアウト一例について説明する。
【０１２８】
図１６に本実施の形態を示す。図１６（Ａ）は、上記実施の形態で示した半導体装置のマスクレイアウト一例を示す。また、図１６（Ｂ）は、メモリ回路部８０１、上記実施の形態で示したメモリ８０２、８０３、８０４、８０５、メモリ領域８０６、制御回路部８０７、容量８０８、ダイオード８０９の配置をブロック図示している。
【０１２９】
メモリ回路部８０１には、制御回路部８０７が設けられ、これに隣接してメモリ領域８０６が設けられている。メモリ領域８０６の一領域には、上記実施の形態で示したメモリ８０２、８０３、８０４、８０５が設けられており、これらは隣接して設けられている。上記実施の形態で示したメモリ８０２の一領域には、容量８０８、ダイオード８０９が設けられており、これらは隣接して設けられている。
【０１３０】
また、図１７に実施の形態１における回路図のマスクレイアウトの一例を示す。図１７において、上記実施の形態で示した半導体メモリ領域９０１、ｎチャネル型トランジスタ９０２、バッファ９０３、容量９０４、抵抗９０５の配置の一例を示している。
【０１３１】
実施の形態１における回路図との対応関係については、ｎチャネル型トランジスタ９０２が１０１に対応し、バッファ９０３が１０５に対応し、容量９０４が１０２に対応し、抵抗９０５が１０３に対応して設けられており、これらは隣接して設けられている。
【０１３２】
なお、上記実施の形態で示した構成を実施するとき、本実施形態のレイアウトマスクを適用することも可能である。
【符号の説明】
【０１３３】
１０１ トランジスタ
１０２ 容量
１０３ 抵抗
１０４ 端子
１０５ バッファ
１０６〜１０８ 端子
２０１ トランジスタ
２０２ 容量
２０３ ダイオード
２０４ 端子
２０５ バッファ
２０６〜２０８ 端子
３０３ ダイオード接続されたトランジスタ
４０１ トランジスタ
４０２ 容量
４０３ 基準電位
４０４ ビット線
４０５ ワード線
４０６ メモリセル
８０１ メモリ回路部
８０２〜８０５ メモリ
８０６ メモリ領域
８０７ 制御回路部
８０８ 容量
８０９ ダイオード
９０１ 半導体メモリ領域
９０２ トランジスタ
９０３ バッファ
９０４ 容量
９０５ 抵抗
【特許請求の範囲】
【請求項１】
無線で信号の送受信を行うアンテナ回路と、前記信号に基づく情報を保持するメモリ回路とを有する半導体装置であって、
前記メモリ回路は、トランジスタと、容量と、抵抗とを有し、
前記トランジスタのソース又はドレインの一方が前記容量の一方の端子と電気的に接続され、
前記容量の一方の端子が前記抵抗の一方の端子と電気的に接続され、
前記容量の他方の端子は一定の電位が供給され、
前記抵抗の他方の端子は一定の電位が供給されることを特徴とする半導体装置。
【請求項２】
請求項１において、前記トランジスタのソース又はドレインの他方と前記トランジスタのゲートとに、前記容量の他方の端子に供給される電位に等しい電圧が印加されたとき、前記容量から放電される電荷は前記トランジスタよりも、前記抵抗の方に多く流れることを特徴とする半導体装置。
【請求項３】
無線で信号の送受信を行うアンテナ回路と、前記信号に基づく情報を保持するメモリ回路とを有する半導体装置であって、
前記メモリ回路は、トランジスタと、容量と、ダイオードとを有し、
前記トランジスタのソース又はドレインの一方が前記容量の一方の端子と電気的に接続され、
前記容量の一方の端子が前記ダイオードの一方の端子と電気的に接続され、
前記容量の他方の端子は一定の電位が供給され、
前記ダイオードの他方の端子は一定の電位が供給されることを特徴とする半導体装置。
【請求項４】
請求項３において、前記トランジスタのソース又はドレインの他方と前記トランジスタのゲートとに、前記容量の他方の端子に供給される電位に等しい電圧が印加されたとき、前記容量に保持された電荷は前記トランジスタに流れるよりも、前記ダイオードに流れる電荷の方が多いことを特徴とする半導体装置。
【請求項５】
請求項３又は請求項４において、前記ダイオードは、電気的に直列に接続されている複数のダイオードであることを特徴とする半導体装置。
【請求項６】
請求項３乃至請求項５のいずれか一において、前記ダイオードは、ダイオード接続されたトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、前記メモリ回路はバッファ回路を有し、
前記バッファ回路は前記トランジスタのソース又はドレインの一方と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、前記トランジスタのソース又はドレインの他方と前記トランジスタのゲートとに、前記容量の他方の端子に供給される電位に等しい電圧が印加されたとき、前記メモリ回路の容量の放電時間で決められている一定の時間においては前記情報を保持することを特徴とする半導体装置。
【請求項９】
請求項８において、前記メモリ回路は電源の供給の有無に関係なく、情報を保持することを特徴とする半導体装置。
【請求項１】
無線で信号の送受信を行うアンテナ回路と、前記信号に基づく情報を保持するメモリ回路とを有する半導体装置であって、
前記メモリ回路は、トランジスタと、容量と、抵抗とを有し、
前記トランジスタのソース又はドレインの一方が前記容量の一方の端子と電気的に接続され、
前記容量の一方の端子が前記抵抗の一方の端子と電気的に接続され、
前記容量の他方の端子は一定の電位が供給され、
前記抵抗の他方の端子は一定の電位が供給されることを特徴とする半導体装置。
【請求項２】
請求項１において、前記トランジスタのソース又はドレインの他方と前記トランジスタのゲートとに、前記容量の他方の端子に供給される電位に等しい電圧が印加されたとき、前記容量から放電される電荷は前記トランジスタよりも、前記抵抗の方に多く流れることを特徴とする半導体装置。
【請求項３】
無線で信号の送受信を行うアンテナ回路と、前記信号に基づく情報を保持するメモリ回路とを有する半導体装置であって、
前記メモリ回路は、トランジスタと、容量と、ダイオードとを有し、
前記トランジスタのソース又はドレインの一方が前記容量の一方の端子と電気的に接続され、
前記容量の一方の端子が前記ダイオードの一方の端子と電気的に接続され、
前記容量の他方の端子は一定の電位が供給され、
前記ダイオードの他方の端子は一定の電位が供給されることを特徴とする半導体装置。
【請求項４】
請求項３において、前記トランジスタのソース又はドレインの他方と前記トランジスタのゲートとに、前記容量の他方の端子に供給される電位に等しい電圧が印加されたとき、前記容量に保持された電荷は前記トランジスタに流れるよりも、前記ダイオードに流れる電荷の方が多いことを特徴とする半導体装置。
【請求項５】
請求項３又は請求項４において、前記ダイオードは、電気的に直列に接続されている複数のダイオードであることを特徴とする半導体装置。
【請求項６】
請求項３乃至請求項５のいずれか一において、前記ダイオードは、ダイオード接続されたトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、前記メモリ回路はバッファ回路を有し、
前記バッファ回路は前記トランジスタのソース又はドレインの一方と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、前記トランジスタのソース又はドレインの他方と前記トランジスタのゲートとに、前記容量の他方の端子に供給される電位に等しい電圧が印加されたとき、前記メモリ回路の容量の放電時間で決められている一定の時間においては前記情報を保持することを特徴とする半導体装置。
【請求項９】
請求項８において、前記メモリ回路は電源の供給の有無に関係なく、情報を保持することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−１０９３４０（Ｐ２０１０−１０９３４０Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００９−２２０００９（Ｐ２００９−２２０００９）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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