【課題】更なるスイッチング動作の高速化を図ることが可能な構造の横型ＩＧＢＴを提供する。
【解決手段】コレクタ電極１２がｐ⁺型領域４ａに対してオーミック接触させられ、かつ、ｐ型領域４ｂに対してショットキー接触させられるようにする。具体的には、コレクタ電極１２とｐ型領域４ｂとの接触部位が確実にショットキー接触となるように、ｐ型領域４ｂの表面上にバリア金属１２ａを配置する。これにより、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。 （もっと読む）

【課題】高い耐圧性能と長期信頼性を両立可能な半導体装置を提供する。
【解決手段】半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、ドリフト領域上部には酸化膜層が形成され、ドリフト領域、第１電極部、第２電極部、および酸化膜層が層間絶縁膜層により覆われた横型半導体装置であって、第１導電型半導体と第２導電型半導体とを交互にドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が酸化膜層と層間絶縁膜層との境界部に設けられ、連続接合半導体層の一方端部は、第２電極部と並列に電源電位線に接続されていることを特徴とする、横型半導体装置である。 （もっと読む）

【課題】作製工程を増やすことなく、凹凸形状の画素電極を作製することを目的とする。
【解決手段】凸部は、フォトマスクを用いて作製すると再現性の高いものが得られるため、画素ＴＦＴ１２０３の作製工程にしたがって作製すればよい。画素ＴＦＴ１２０３の作製と同様に積層される半導体層、ゲート絶縁膜および導電膜を積層して凸部を形成する。こうして形成された凸部および同一工程で形成された画素ＴＦＴ、駆動回路に含まれるＴＦＴを覆うように層間絶縁膜を形成する。凹凸を有する層間絶縁膜が形成されたら、その上に画素電極を形成する。画素電極の表面も絶縁膜の凹凸の影響を受け表面が凹凸化する。 （もっと読む）

【課題】作動ＭＥＭＳ装置及び該作動ＭＥＭＳ装置を制御するためのドライバ回路を提供する。
【解決手段】ドライバ回路は、基板上に形成される複数の高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含み、各ＨＶＴＦＴは、制御ゲート電極、ソース電極、及び、該ソース電極が制御ゲート電極から第１の距離だけ離れるように配置されたドレイン電極を含む。このドレイン電極は、ドレイン電極のいずれか一部及び制御ゲート電極の間の最短距離が第１の距離より十分に大きいように、ドレイン電極及びソース電極間の第１の破壊電圧が制御ゲート電極及びソース電極間の第２の破壊電圧より大きいように、制御ゲート電極から離間される。複数の作動ＭＥＭＳ装置は、上記基板上に形成され、複数のＨＶＴＦＴのうちの関連したＨＶＴＦＴのドレイン電極にそれぞれ接続される。 （もっと読む）

【課題】デバイス形成用半導体基板と保持用半導体基板とを貼り合わせるに当たり、両半導体基板の間に挟みこまれたパーティクル等の微粒子が、貼り合わせ面の積層間膨れや剥がれ、またはボイド欠陥を誘起することを防止する。
【解決手段】デバイス形成用半導体基板１にシリコン酸化膜４を形成する。また、保持用半導体基板２にシリコン酸化膜６を形成し、該シリコン酸化膜６上に有機溶剤に有機バインダーを加えた液体等からなる半導体ウエハ用液状絶縁材料の塗布膜７を形成する。次に、デバイス形成用半導体基板１と保持用半導体基板２とをシリコン酸化膜４とシリコン酸化膜６上の塗布膜７とを介して貼り合わせる。 （もっと読む）

【課題】ＩＰＳ方式の液晶表示装置の開口率を向上させることが可能な技術を提供することである。
【解決手段】
ドレイン線と、ゲート線と、共通電極と、線状の画素電極と、薄膜トランジスタとを有する液晶表示装置であって、前記ドレイン線は、同一の画素行内で隣接する２つの画素毎に１本形成され、前記ゲート線は、同一の画素行内で、同一のドレイン線に接続される前記画素の内で、一方の画素に接続される第１のゲート線と、他方の画素に接続される第２のゲート線からなり、前記画素電極は、前記共通電極との重畳領域において、前記第１の方向からプラス方向に傾斜した第１の線状電極と、前記第１の方向からマイナス方向に傾斜した第２の線状電極とからなり、前記画素毎に、前記第１の線状電極の領域と前記第２の線状電極の領域との間の領域に、前記第１及び第２のゲート線並びに前記薄膜トランジスタとが形成されてなる液晶表示装置である。 （もっと読む）

【課題】 製造工程を単純化すると同時に、良好な画質を確保できる薄膜トランジスタ表示板を提供することである。また、本発明の他の目的は、画素の開口率を向上することができる薄膜トランジスタ表示板を提供することである。
【解決手段】 本発明の実施形態による薄膜トランジスタ表示板は、基板上に形成されているゲート線と、ゲート線上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されている第１半導体と、少なくとも一部分の第１半導体上に形成されているデータ線及びドレイン電極と、ゲート絶縁膜上に形成されている蓄積導電体と、データ線、ドレイン電極及び蓄積導電体上に形成されている第１保護膜と、第１保護膜上に形成され、蓄積導電体上に位置した開口部を有する第２保護膜と、第２保護膜上に形成され、ドレイン電極に接続され、開口部で蓄積導電体と重なる画素電極とを備えることを特徴とする薄膜トランジスタ表示板。 （もっと読む）

【課題】負荷に供給する電流を精度よく出力する。
【解決手段】ゲート電極とドレイン電極が短絡されている第１トランジスタＴｒ１と、第１トランジスタＴｒ１のゲート電極に、ゲート電極が接続された第２トランジスタＴｒ２と、を備えるカレントミラー回路１０において、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、絶縁膜１２を介してゲート電極１の上部に設けられてチャネル領域が形成される半導体膜２と、半導体膜２上のチャネル領域を覆う領域に設けられる保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられるとともに保護膜３の一部に重なって設けられソース電極６及びドレイン電極７とをそれぞれ有するとともに、少なくとも第２トランジスタＴｒ２は、ソース電極６の保護膜３に対するチャネル長方向への重なり長がドレイン電極７の保護膜３に対する重なり長より長い構造を有する。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】半導体層２０５のエッチングと、画素電極２１０とドレイン電極２０６ｂを接続するためのコンタクトホール２０８の形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】
表示装置の高解像度化や小型化、さらには画素の開口率の向上を行った場合でも、半導体層に入射する光を効果的に遮断し、ホトコン電流による表示品質の低下を防止することが可能な表示装置を提供すること。
【解決手段】
前記基板上に、第１絶縁膜と、ゲート電極と、ゲート電極の上層に形成された第２絶縁膜と、前記第２絶縁膜の上層に形成された半導体層とが積層され、前記第１絶縁膜は開口部を有し、前記ゲート電極は、前記開口部に倣って形成された窪みを有し、前記半導体層の全部、又は前記半導体層の端部は、平面的に見て前記窪みと重畳していることを特徴とする。 （もっと読む）

【課題】トランジスタの作製工程を簡略化し、フォトマスクの枚数を従来よりも少なくするだけでなく、新たな工程を増やすことなく発光表示装置を作製することを目的とする。
【解決手段】トランジスタを構成する半導体層に真性または実質的に真性な高抵抗の酸化物半導体を使用することによって、個々のトランジスタに対して半導体層を島状に加工する工程を省くことができる。半導体層の上層に形成した絶縁層を開口する工程において該半導体層の不要な部分を同時にエッチングし、フォトリソグラフィ工程を削減する。 （もっと読む）

【課題】多結晶シリコン半導体素子及びその製造方法を提供する。
【解決手段】ゲート共通化ラインに存在するシリコン物質層による寄生キャパシタンスを減少させるために、製造工程中にゲート以外の他の部分の不要なシリコン物質を除去する。シリコン物質層は、ゲートの下部のみに局地的に存在し、したがって、寄生キャパシタンスの減少によって信号遅延が抑制されて良好な電気的特性を有する薄膜トランジスタの多結晶シリコン半導体素子が得られる。 （もっと読む）

【課題】軽量、薄型、小型であり、かつ読み込んだ画像に明るさのむらが生じないエリアセンサ及びエリアセンサを備えた表示装置を提供する。
【解決手段】エリアセンサが有する画素は、光源としてのＥＬ（エレクトロルミネッセンス）素子と、光電変換素子としてのフォトダイオードと複数のＴＦＴをそれぞれ有しており、ＥＬ素子とフォトダイオードの動作をＴＦＴで制御していることを特徴とするエリアセンサ及びエリアセンサを備えた表示装置。 （もっと読む）

【課題】オフ時のリーク電流を低減し、パワースイッチング素子に適用可能なノーマリーオフ型の半導体装置を提供する。
【解決手段】基板１０１と、基板１０１の上に形成されたアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３の上に形成されたアンドープＡｌＧａＮ層１０４と、アンドープＧａＮ層１０３又はアンドープＡｌＧａＮ層１０４の上に形成されたソース電極１０７及びドレイン電極１０８と、アンドープＡｌＧａＮ層１０４の上に形成され、ソース電極１０７とドレイン電極１０８との間に配置されたｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５の上に形成されたゲート電極１０６とを備え、アンドープＧａＮ層１０３は、チャネルを含む活性領域１１３と、チャネルを含まない不活性領域１１２とを有し、ｐ型ＧａＮ層１０５は、ソース電極１０７を囲むように配置されている。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することができる、窒化物系半導体装置を提供することを目的とする。
【解決手段】ショットキー電極３０が、ソース電極２４とドレイン電極２６とが対向する領域の、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向にゲート電極２８と並んで形成されている。ショットキー電極３０は、ＡｌＧａＮ層２０とショットキー接合されており、ソース電極２４に電気的に接続されている。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】良好な電気特性を有する半導体装置を提供する。
【解決手段】基板上に形成される第１の電極と、第１の電極に接して形成される一対の酸化物半導体膜と、一対の酸化物半導体膜に接する第２の電極と、少なくとも第１の電極および一対の酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜に接して、少なくとも一対の酸化物半導体膜の間に形成される第３の電極とを有する半導体装置であり、酸化物半導体膜のドナー密度が１．０×１０^１３／ｃｍ^３以下である場合、酸化物半導体膜の膜厚は、酸化物半導体膜の膜厚横方向の長さに対して厚くすることである。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現する。
【解決手段】ゲート絶縁膜３０は、３−５族化合物半導体のチャネル層２０の第１面のゲート領域に形成される。ソースコンタクト層３４およびドレインコンタクト層３８は、チャネル層２０の第１面にゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成される。裏面絶縁膜５０は、チャネル層２０の第１面と反対側の第２面側に形成される。ソース下面電極５２は、裏面絶縁膜５０のチャネル層２０と反対の面側に、ソースコンタクト層３４と対向する領域に形成される。 （もっと読む）