【課題】誘電率が大きく、電極間に挟んで用いてもリーク電流値の小さい絶縁膜を提供する。
【解決手段】結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている絶縁膜を形成する。例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。 （もっと読む）

【課題】高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタの製造方法を実現する。
【解決手段】誘電性絶縁部層２’によって被覆されているバルクシリコンウエハ基板１’上に島状の各活性エリア１０を互いに隣り合うようにそれぞれ設定する。バルクシリコンウエハ基板１’の表面上において、各活性エリア１０を電界効果トランジスタの本体領域をフィン部３、５の形状で突出するように露出させて形成するために、誘電性絶縁部層２’を厚さ方向にエッチバックして絶縁体層２を形成する。上記本体領域に、チャネル領域部、上記チャネル領域部上のゲート誘電体８、ゲート誘電体８上のゲート電極４、および、ゲート電極４の自己整合マスクにより、チャネル領域部とは反対の伝導性型である不純物原子のドープによりソース領域部５およびドレイン領域部３を形成する。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。
【解決手段】チャネル領域のＦＩＮ幅（１６２）を活性領域の幅（１６１）よりも狭くする。 （もっと読む）

【課題】寄生容量を増やさずにソフトエラー率を低減することのできる半導体装置を提供する。
【解決手段】半導体基板の主表面に形成された第１導電型ウェルと、第１導電型ウェルの表面に形成されたトランジスタと、半導体基板の主表面に形成された素子分離絶縁領域と、第１導電型ウェルの表面に前記トランジスタと素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、を備える。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

フィンタイプデバイスシステム及び方法が開示される。特定の実施形態において、表面を有する基板内にトランジスタのゲートを形成する段階と、前記基板内に、第１ＢＯＸ層面において前記ゲートに隣接する埋込酸化物（ＢＯＸ）層を形成する段階と、を含むトランジスタの製造方法が開示される。本方法はまた、レイズドソース−ドレインチャネル（フィン）を形成する段階であって、前記フィンの少なくとも一部が前記基板の表面から延長し、前記フィンが、前記ＢＯＸ層の第２ＢＯＸ層面に隣接する第１フィン面を有する段階を含む。
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【課題】チャネル領域を拡大し、駆動電流の増大を図ることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２に埋め込まれた埋込み絶縁膜３により絶縁分離された活性領域５と、活性領域５上に形成されたゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の活性領域５にイオン注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されている。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】金属製のゲート電極（メタル電極）のダメージを熱酸化により修復する際の高誘電率ゲート絶縁膜の結晶化を抑制する。
【解決手段】エッチングにより側壁が露出した高誘電率ゲート絶縁膜とメタル電極とを有する基板を処理室内に搬入する工程と、処理室内で、基板を高誘電率ゲート絶縁膜が結晶化しない温度に加熱した状態で、基板に対してプラズマで励起した水素含有ガスと酸素含有ガスとを供給して酸化処理を施す工程と、処理後の基板を処理室内から搬出する工程と、を有し、酸化処理を施す工程では、水素含有ガスの活性化時期と酸素含有ガスの活性化時期とが互いに一致するよう、処理室内への水素含有ガスの供給を開始した後、所定時間経過してから処理室内への酸素含有ガスの供給を開始する。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】後続の工程に伴う埋め込みゲートの酸化を防止し、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減し、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬを低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。 （もっと読む）

【課題】活性領域における電界の部分的な集中を防止する。
【解決手段】半導体装置は、分離絶縁領域（６）に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、第１の拡散領域と第２の拡散領域との間に形成された溝状のトレンチ領域と、トレンチ領域上に形成されたゲート絶縁膜（１０）と、トレンチ領域を埋め込むようにゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート絶縁膜と分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜（４）と、を備える。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】同一の工程で、同一半導体基板上に異なる構造のトランジスタを形成する半導体装置の提供。
【解決手段】半導体基板上に第一及び第二のゲート電極４０，４１を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層１２２を形成するとともに、第二のゲート電極のゲート幅方向両側の半導体基板上にエピタキシャル成長層９ａを形成する工程と、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第一の絶縁層及び第二の絶縁層を覆うように第三の絶縁層を形成する工程と、第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及びエピタキシャル成長層にそれぞれ不純物を拡散させて、第一及び第二の不純物拡散領域６，８を形成する工程と、第一及び第二の不純物拡散領域にコンタクトプラグ１２，１５を接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】縦型トランジスタＳＧＴで構成されたＣＭＯＳ型６Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。
【解決手段】６個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記基板は第1の導電型を持つ第１の活性領域と第２の導電型を持つ第２の活性領域からなり、それらが基板表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のＳＲＡＭセルを実現する。また、基板上に配置される第１のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第１のウェルと反対の導電型を持ち、第１のウェルより浅い第２のウェル及び第３のウェルで囲むことにより、基板へのリークを抑制する。 （もっと読む）

【課題】半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させる。
【解決手段】半導体装置は、ＦｉｎＦＥＴ１０と、ＦｉｎＦＥＴ１０と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ２０とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層２４は、ＦｉｎＦＥＴ１０の第１ゲート絶縁層１４よりも厚い。 （もっと読む）

【課題】電気特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢは、主表面を有し、かつその主表面に溝ＴＲを有している。埋め込み絶縁膜ＢＩは溝ＴＲ内を埋め込んでいる。溝ＴＲは、互いに対向する一方壁面ＦＳと他方壁面ＳＳとを有している。ゲート電極層ＧＥは少なくとも埋め込み絶縁膜ＢＩ上に位置している。溝ＴＲは、一方壁面ＦＳおよび他方壁面ＳＳの少なくともいずれかの壁面の主表面と溝ＴＲの底部ＢＴとの間に位置する角部ＣＰ１Ａ、ＣＰ２Ａを有している。 （もっと読む）

【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。 （もっと読む）