【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】ＭＩＳトランジスタに適当なしきい値電圧が与えられる一方、抵抗素子はシリコン膜からなる抵抗体層の異常成長を抑制して、シリコン膜の膜厚を安定化する。
【解決手段】半導体装置は、半導体基板１０の上部に形成された素子分離領域１２によって囲まれた第１の活性領域１０ａ、第１の活性領域の上に形成された第１の高誘電体膜１４ａを有する第１のゲート絶縁膜２７ａ、及び第１のゲート絶縁膜の上に形成された第１のゲート電極２８ａとを有する第１導電型の第１のＭＩＳトランジスタ１ａと、素子分離領域の上に形成された第２の高誘電体膜１４ｘ、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層２０ｘを有する抵抗素子１ｘとを備えている。第１の高誘電体膜と第２の高誘電体膜とは、互いに同一の高誘電体材料からなり、第１の高誘電体膜は第１の調整用金属を含み、第２の高誘電体膜は第１の調整用金属を含まない。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を備える半導体装置の閾値電圧を適切に制御すること。
【解決手段】半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜２１１、２１２上に高誘電率ゲート絶縁膜２１３、２１３を形成することと、高誘電率ゲート絶縁膜２１３上にメタルゲート２１４、２１５を形成することと、を含む。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】下地膜の結晶性の影響を抑え、高誘電率の結晶構造としたキャパシタ絶縁膜とする。
【解決手段】基板２００の上に形成された結晶質膜３１０の上に非晶質膜３２０を形成する非晶質膜形成工程と、非晶質膜３２０の上に結晶質膜３１０の結晶構造とは独立して制御される結晶構造を持つ絶縁膜３３０を形成する結晶性絶縁膜形成工程と、を有する。結晶性絶縁膜形成工程においては、基板２００を加熱して前記絶縁膜３３０の少なくとも一部を正方晶系へ相転移させる相転移工程と、を有する。 （もっと読む）

【課題】 金属膜の酸化に起因する特性劣化を最小限に抑えることができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】 処理容器内に基板を搬入する工程と、処理容器内に処理ガスを供給し排気して化学的蒸着法により基板上に金属膜を形成する工程と、処理容器内にアルミニウム原子を含む原料ガスと窒素原子を含むガスとを供給し排気して化学的蒸着法により金属膜上に窒化アルミニウム膜を形成する工程と、金属膜および窒化アルミニウム膜形成後の基板を処理容器内から搬出する工程と、を有し、金属膜を形成する工程と窒化アルミニウム膜を形成する工程は、処理容器内を非酸素雰囲気に保った状態で連続的に行われる。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。 （もっと読む）

【課題】ゲート電極構造の垂直方向の抵抗を低減する。
【解決手段】半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する半導体装置を提供する。 （もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】シリコン基板と、このシリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有するＭＩＳ型電界効果トランジスタを備えた半導体装置。 （もっと読む）

【課題】 ＭＯＳトランジスタを備える半導体素子を提供する。
【解決手段】 半導体素子は、半導体基板の所定領域に形成されて活性領域を区画する素子分離膜を有する。第１活性領域９ａ及び第２活性領域９ｂは（１００）面の中心上面９ｔ及び中心上面９ｔから素子分離膜１４に向けて延びる傾斜エッジ面９ｅを有する。第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔ及び傾斜エッジ面９ｅは第１半導体パターン１５ａ及び第２半導体パターン１５ｂで覆われる。第１半導体パターン１５ａ及び第２半導体パターン１５ｂは中心上面９ｔに平行な（１００）面の平坦な上面１５ｔ及び平坦な上面に実質的に垂直な側壁１５ｓを有する。第１半導体パターン１５ａ及び第２半導体パターン１５ｂの上部を通って側壁に交差する方向に第１ゲートパターン２６ａ及び第２ゲートパターン２６ｂが配置される。 （もっと読む）

量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】 占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得ることを目的とする。
【解決手段】 絶縁膜が埋め込まれたトレンチ素子分離領域と、凹部に周囲をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、絶縁膜が埋め込まれた凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域とが形成されており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、トレンチチャネル領域が形成され、なおかつＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、トレンチドレイン領域が形成されている。 （もっと読む）

【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。 （もっと読む）

【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】短チャネル効果の発生を抑制できる半導体装置及びその製造方法の提供。
【解決手段】本発明の半導体装置は、半導体基板１の活性領域上にゲート絶縁膜５ａを介して形成されたゲート電極１０５と、ゲート電極１０５側面を覆う第１絶縁膜サイドウォール５ｂと、ゲート電極１０５を挟んで形成されたソース領域１０８Ｓ及びドレイン領域１０８Ｄにおいて、側面が第１絶縁膜サイドウォール５ｂに接して半導体基板１上面に形成されたシリコン層１０９と、第１絶縁膜サイドウォール５ｂを介してゲート電極１０５側面と対向し、底面がシリコン層１０９上面に接して形成された第２絶縁膜サイドウォール５ｄと、シリコン層１０９内下層部に設けられたＬＤＤ不純物層１０９ａと、シリコン層１０９内上層部に設けられた高濃度不純物層１０９ｂと、ＬＤＤ不純物層１０９ａの下方、半導体基板１の表面側に形成されたポケット不純物層１０８ａとを具備する。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】 高誘電体ゲート絶縁膜およびシリコン基板との界面を高品質化して、ＭＩＳＦＥＴの特性向上を図る。
【解決手段】 シリコン基板１１上にｈｉｇｈ−ｋ膜２１とゲート電極２４を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理２３を施し、その後のプロセス温度を６００℃以下で行う、半導体装置の製造方法。 （もっと読む）