【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】ノーマリーオフ半導体素子のための高品質の酸化物からなる絶縁膜を提供する。
【解決手段】半導体積層構造を有する基板３の上に、酸化物を含む絶縁膜を形成する工程において、酸化物を構成する元素単体ないしは元素の化合物を半導体積層構造を有する基板３の上に付着させる際に、水素ガス中に高純度水を加熱ないしは冷却することにより水蒸気圧を精密制御して混入させることにより、元素単体ないしは元素の化合物を酸化させる酸素分圧を精密に制御して、酸化物の組成を精密制御し、もって半導体積層構造を有する基板３と物理化学的に整合する絶縁膜を形成する。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】半導体装置を構成する半導体層の表面上にＡｌＯｘ層を安価に形成でき、且つＡｌＯｘ層を厚膜化できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１と、前記半導体基板１上に形成された窒化物系化合物半導体層２、３、４と、前記窒化物系化合物半導体層２、３、４上に隣接して形成された酸化アルミニウム層７と、を備える半導体装置の製造方法であって、
前記窒化物系化合物半導体層２、３、４上に多結晶又は非晶質の窒化アルミニウム層６を形成する第１の工程と、前記多結晶又は非晶質の窒化アルミニウム層６を熱酸化して前記酸化アルミニウム層７を得る第２の工程と、を備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】選択的酸化工程を含む金属ゲートパターンを有する半導体素子を提供する。
【解決手段】半導体素子は、半導体基板、半導体基板上に形成されたポリシリコン層、ポリシリコン層上に形成されたバリヤ金属層、及びバリヤ金属層上に形成されたタングステン層を含み、側壁を有する金属ゲートパターンと、金属ゲートパターンの側壁上に形成されたシリコンオキサイド層と、金属ゲートパターンの側壁のシリコンオキサイド層上に形成されたシリコンナイトライド層と、を含む半導体素子であって、金属ゲートパターンは、９０ｎｍ未満のゲート長を有し、シリコンオキサイド層は、ポリシリコン層の側壁に接触し、シリコンオキサイド層は、第１部分及び第２部分を含むが、第１部分は、ポリシリコン層の側壁の直接上に位置し、第２部分は、タングステン層の側壁上に位置し、第１部分は、第２部分よりさらに厚いことを特徴とする。 （もっと読む）

【課題】ｐチャネル型の電界効果トランジスタのしきい値電圧を確実に制御して所望の特性が得られる半導体装置と、その製造方法とを提供する。
【解決手段】温度約７００〜９００℃のもとで施す熱処理に伴い、素子形成領域ＲＰでは、アルミニウム（Ａｌ）膜７ａ中のアルミニウム（Ａｌ）がハフニウム酸窒化（ＨｆＯＮ）膜６へ拡散することによって、ハフニウム酸窒化（ＨｆＯＮ）膜６に元素としてアルミニウム（Ａｌ）が添加される。また、チタンアルミニウムナイトライド（ＴｉＡｌＮ）膜からなるハードマスク８ａ中のアルミニウム（Ａｌ）とチタン（Ｔｉ）とがハフニウム酸窒化（ＨｆＯＮ）膜６へ拡散することによって、ハフニウム酸窒化（ＨｆＯＮ）膜６に元素としてアルミニウム（Ａｌ）とチタン（Ｔｉ）とが添加される。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。ゲート絶縁膜１５０は、二酸化シリコンよりも大きい誘電率を有する高誘電体膜１０３と、高誘電体膜１０３の上に形成され、炭素を含む炭素含有膜１０４とを有している。高誘電体膜１０３及び炭素含有膜１０４は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極１０６は、第２の金属を含む。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ₂またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）

【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。 （もっと読む）

【課題】本発明は、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することのできる半導体装置を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。 （もっと読む）

【課題】ゲート耐電圧が高くかつオン抵抗が低減されたノーマリオフ型ＧａＮ系ＦＥＴを提供する。
【解決手段】ノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層４と、このチャネル層上で互いに隔てて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層５と、これら電子供給層の間でチャネル層を覆うゲート絶縁膜７と、チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１絶縁層７ａはＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２絶縁層７ｂは第１絶縁層に比べて大きなε×Ｅ_ｃを有し、ここでεは誘電率を表し、Ｅ_ｃは絶縁破壊電界を表している。 （もっと読む）

【課題】低閾値動作が可能な電界効果トランジスタを提供する。
【解決手段】ｎ型半導体領域２と、半導体領域に離間して形成されたソース領域およびドレイン領域１２ａ、１２ｂと、ソース領域１２ａとドレイン領域１２ｂとの間の半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜４と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの物質と酸素を含む第２絶縁膜８と、第２絶縁膜上に形成されたゲート電極１０と、を備え、第１絶縁膜と第２絶縁膜との界面７ａを含む界面領域７に、Ｇｅが導入されており、Ｇｅの面密度が、界面領域７内の第１絶縁膜４側においてピークを有している。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。
【解決手段】基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。マスク膜２３０は少なくとも第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第２膜２１０は、ゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第３膜２２０は、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。 （もっと読む）