【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】
【解決手段】半導体ウエハを処理するための方法であって：酸化ランタンまたは酸化ランタニド（例えば、Ｄｙ₂Ｏ₃、Ｐｒ₂Ｏ₃、Ｃｅ₂Ｏ₃）を含む層を準備する工程と；炭酸水である水溶液を供給することにより、酸化ランタンまたは酸化ランタニドを含む層を特定の領域で除去して、酸化ランタンまたは酸化ランタニドを含む層が上に蒸着された表面を露出させる工程とを備える方法が開示されている。 （もっと読む）

【課題】ｐ型ソースドレイン領域内にシリコン混晶層が形成されていると、Ｎ型ＭＩＳトランジスタのキャリア移動度が低下する虞があった。
【解決手段】活性領域１０ａと活性領域１０ｂとが素子分離領域１１により分離されており、活性領域１０ａ上には第１導電型の第１のトランジスタが設けられており、活性領域１０ｂ上には第２導電型の第２のトランジスタが設けられている。活性領域１０ｂ内には、第１の応力を有するシリコン混晶層２１が設けられている。素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面には凹部２２が設けられている。凹部２３内には応力絶縁膜２４が設けられており、応力絶縁膜２４は第１の応力とは反対方向の第２の応力を有する。 （もっと読む）

【課題】ＰＭＩＳトランジスタのソースドレイン電極に高濃度のゲルマニウムを含むシリコンゲルマニウム層を用いても、シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにする。
【解決手段】半導体装置は、ｎ型半導体領域１００の上にゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、その両側方に形成されたｐ型のソースドレイン電極１５０とを有している。ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。 （もっと読む）

【課題】ゲート電極中の不純物がゲート絶縁膜を突き抜けてチャネル領域に拡
散するのを抑制し、ソース・ドレイン領域の不純物イオンが部分的にチャネル領
域方向に異常拡散するのを防ぐ。
【解決手段】ゲート絶縁膜３上に、ポリシリコン膜４を被着してゲート電極５
パターンにパターンニングした後、ソース・ドレイン領域９を形成する前に、窒
素を含む雰囲気中で窒化処理を行って、ゲート電極５端部付近のゲート絶縁膜３
中に新たに窒素を導入する。または、ゲート電極５のパターンニング後、ソース
・ドレイン領域９を形成する前に、酸化処理を行うことによってゲート電極５の
パターンニングの際に生じるダメージや汚染の一部を酸化膜中に取り込んで基板
から除去する。その後、窒化処理を行うことにより、酸化処理によってゲート電
極５端部付近に形成され、ダメージを含む酸化膜に積極的に窒素を導入する。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。 （もっと読む）

【課題】短いゲート長を加工可能にする半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法の一形態は、シリコン基板２上にシリコン酸化膜３４を形成し、酸化膜３４上に所定幅Ｔ１を有する多結晶シリコン膜３５ａを形成し、少なくとも多結晶シリコン膜３５ａの両側部を酸化し、所定幅Ｔ１よりも狭い幅を有する酸化膜３４の部分を多結晶シリコン膜３５ａの下に残すように、酸化膜３４を、多結晶シリコン膜３５ａの酸化された部分と共にエッチングし、酸化された部分がエッチングされた多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入し、多結晶シリコン膜３５ａの両側に側壁絶縁膜１４を形成し、側壁絶縁膜１４が形成された多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入する、工程を有する。 （もっと読む）

【課題】ソース、ドレインの低抵抗化及び寄生容量の低減化のための構造、所望のゲート長、ソース、ドレイン形状、柱状半導体の直径が得られるSGTの製造方法を提供する。
【解決手段】第1の平面状半導体層上に第1の柱状半導体層を形成する工程と、第1の柱状半導体層の下部と第1の平面状半導体層に第1の第2導電型半導体層を形成する工程と、第1の柱状半導体層の底部及び第1の平面状半導体層上に第1の絶縁膜を形成する工程と、第1の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第1の柱状半導体層の上部側壁と、ゲート電極の側壁に第2の絶縁膜をサイドウォール状に形成する工程と、第1の第2導電型半導体層と第2の第2導電型半導体層との間に第1導電型半導体層を形成する工程と、第1の第2導電型半導体層の上部表面と、第2の第2導電型半導体層の上部表面に金属と半導体の化合物を形成する工程とを含む。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。 （もっと読む）

【課題】ＳｉＧｅのチャネルを有する半導体装置の高性能化及び高信頼化をはかる。
【解決手段】シリコンを主成分とする半導体基板１０１の一主面に設けられ、素子分離絶縁膜１０２によって区画された素子形成領域１０３と、チャネル領域となるＳｉ及びＧｅを主成分とし素子形成領域１０３上に設けられた半導体膜１０４と、半導体膜１０４上にゲート絶縁膜１０５を介して設けられたゲート電極１０６と、チャネル領域を挟んで半導体膜１０４及び基板１０１に形成されＳ／Ｄ領域１１０と、ゲート電極１０６の両側面に設けられた側壁絶縁膜１０９と、Ｓ／Ｄ領域１１０上の側壁絶縁膜１０９で区画されたＳ／Ｄコンタクト領域上に半導体膜１０４と金属との反応により形成され、且つＳ／Ｄコンタクト領域以外の半導体膜１０４よりも薄い膜厚に形成された金属化合物膜１１１とを備えた。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

【課題】 非対称的電界効果トランジスタ（１０２）の製造は、半導体ボディのボディ物質のチャンネルゾーン（２８４）の上方でそれからゲート誘電体層（３００）によって垂直方向に分離されているゲート電極（３０２）を画定することとなる。
【解決手段】 該ゲート電極をドーパント阻止用シールドとして使用して、半導体ドーパントを該ボディ物質内に導入させて、一層高度にドープしたポケット部分（２９０）を画定する。該ゲート電極に沿ってスペーサ（３０４Ｔ）を設ける。該スペーサは、（ｉ）該ゲート電極に沿って位置されている誘電体部分、（ｉｉ）該半導体ボディに沿って位置されている誘電体部分、及び（ｉｉｉ）該他の２つのスペーサ部分の間の空間をほぼ占有するフィラー部分（ＳＣ）、を包含している。該ゲート電極及び該スペーサをドーパント阻止用シールドとして使用して、半導体ドーパントを該半導体ボディ内に導入させて、一対のソース／ドレイン部分（２８０Ｍ及び２８２Ｍ）を画定する。該フィラースペーサ部分を除去して該スペーサをＬ形状（３０４）へ変換させる。一対の電気的コンタクト（３１０及び３１２）を夫々該主要ソース／ドレイン部分に対して形成する。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）