【課題】ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とし、シリサイド層を精度良く形成する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第２導電型のポリシリコン膜２８Ａとポリシリコン膜２８Ａ上に形成された炭素を含む第１のシリコン混晶層２５とを有するゲート電極２５Ａと、第１のシリコン混晶層２５上に形成された第１のシリサイド層２９と、半導体領域１０ｘにおけるゲート電極２５Ａの側方下の領域に形成された第２導電型の不純物拡散領域２４と、不純物拡散領域２４の上部領域に形成された炭素を含む第２のシリコン混晶層２６と、第２のシリコン混晶層２６上に形成された第２のシリサイド層３０とを備えている。 （もっと読む）

【解決手段】
ＦｉｎＦＥＴＳ及びトライゲートトランジスタのような三次元トランジスタ構造が、強化されたマスキング形態によって形成することができ、それによりバルク半導体材質内での自己整合手法によるドレイン及びソース区域（２１１Ｄ，２１１Ｓ）、フィン（２１０）並びに分離構造（２０８Ａ）の形成が可能になる。基本フィン構造（２１０）を画定した後、プレーナトランジスタ構造の高度に効率的な製造技術を用いることができ、それにより三次元トランジスタ構造の総合的な性能を更に高めることができる。 （もっと読む）

【課題】急峻な不純物分布のｈａｌｏ層を備える半導体素子及び半導体素子の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体素子１は、半導体基板１０と、半導体基板１０に設けられる凸領域１２と、凸領域１２上に設けられるゲート絶縁膜１００と、ゲート絶縁膜１００の下の凸領域１２内に位置するチャネル領域１０１と、凸領域１２の両側に設けられ、チャネル領域１０１の両側にエクステンション１１５ａを有するソースドレイン領域１１５と、凸領域１２とソースドレイン領域１１５との間に設けられ、凸領域１２と接触する部分に境界を有して設けられるｈａｌｏ層１１０とを備える。 （もっと読む）

【課題】微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【課題】
歪み技術を用いたＭＯＳトランジスタにおいて、リーク電流を抑える。
【解決手段】
半導体装置は、第１の格子定数を有する第１の半導体で形成された半導体基板に形成され、活性領域を画定する素子分離領域と、活性領域の中間位置を横断して、半導体基板上方にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極側壁上に形成されたサイドウォールスペーサとを含むゲート電極構造と、ゲート電極構造両側の活性領域と素子分離領域との界面が半導体基板の表面に表出した境界の一部を覆って半導体基板の表面上方に配置された他のゲート電極構造であって、他のゲート電極と該他のゲート電極の側壁上に形成された他のサイドウォールスペーサとを含む他のゲート電極構造と、ゲート電極構造と他のゲート電極構造の間の活性領域をエッチして形成されたリセスと、リセスを埋めてエピタキシャル成長され、第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、を有する。 （もっと読む）

【課題】可及的に少ない工程で高精度且つ容易に２種の半導体層を選択形成し、工程の簡素化を図り工程数及び製造コストの大幅な削減をするも、各導電型のトランジスタに適合して素子性能の高い半導体装置を実現する。
【解決手段】Ｐ型ＭＯＳトランジスタの素子領域及びＮ型ＭＯＳトランジスタの素子領域の双方に、例えばエピタキシャル成長法によりＳｉＣ層を選択的に同時形成し、Ｎ型ＭＯＳトランジスタの素子領域にマスク層を形成し、マスク層を用いて、Ｐ型ＭＯＳトランジスタの素子領域に形成されたＳｉＣ層を除去し、例えばエピタキシャル成長法によりＳｉＧｅ層を選択的に形成した後、マスク層を除去する。 （もっと読む）

【解決手段】
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークを防止する。
【解決手段】半導体基板１１に素子形成領域１２を挟み、半導体基板１１に埋め込まれるように素子分離領域１３を形成する工程と、素子形成領域１２上にそれを横切るようにダミーゲート５２を形成する工程と、ダミーゲート５２の両側の素子形成領域１２にソース・ドレイン領域の接合位置が素子分離領域１３の表面より深い位置にしてソース・ドレイン領域２７、２８を形成する工程と、半導体基板１１上にダミーゲート５２の表面を露出させて第１層間絶縁膜４２を形成する工程と、ダミーゲート５２を除去して溝２９を形成する工程と、溝２９内の素子分離領域１３の上部を除去する工程と、溝２９内の半導体基板１１上にゲート絶縁膜２１を介してゲート電極２２を形成する工程とを備えている。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】所望のエッチング形状を形成してデバイスに最適な応力を印加することを可能にする半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置の製造方法は、はじめに上面上にゲート絶縁膜２、ゲート電極３およびサイドウォール５が形成された半導体基板１を準備する。次に、ゲート電極３およびサイドウォール５をマスクとして、半導体基板１に異方性エッチングを行い第１の溝９を形成する。次に、ゲート電極３およびサイドウォール５をマスクとして、半導体基板１の第１の溝９が形成された領域に等方性エッチングを行い第２の溝１０を形成する。その後、第２の溝１０に半導体基板１と格子定数の異なる半導体材料を埋め込みソース・ドレイン領域６ａを形成する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】本発明は、効果的な高速動作が可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明の一実施形態による半導体装置は、ｎ型Ｓｉ基板２に埋め込まれ、チャネルを挟んで離間して形成されたソースおよびドレインと、チャネル上に形成されたゲートとを備え、ソースおよびドレインは、ＳｉＣ３と、ＳｉＣ３の全面上に形成され、チャネルに応力を与えることが可能な半導体材料よりなるｐ型ＳｉＧｅとの積層からなることを特徴とする。 （もっと読む）

【課題】「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。そして、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。 （もっと読む）

【課題】 製造プロセスが比較的容易で、かつＭＯＳＦＥＴの特性のばらつきを抑えることができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１上に、界面酸化膜５，５ａ、ゲート絶縁膜６、金属ゲート電極７およびポリシリコンゲート電極８を順次形成してパターニングし、側面にシリコン酸化膜１０を形成し、さらにサイドウォール１７を形成する。サイドウォール１７をマスクとしてＳｉＧｅ−ｐ型Ｓ／Ｄ１８ａ、ｎ型Ｓ／Ｄ２０およびｐ型Ｓ／Ｄ２１を形成した後、サイドウォール１７を除去し、露出したシリコン酸化膜１０をマスクとして、エクステンション層１２，１４，２５，２７およびハロー層１３，１５，２６，２８を形成する。さらにシリコン酸化膜１０を介して、金属ゲート電極７などの側面にサイドウォール３３を形成した後、サイドウォール３３をマスクとして、金属シリサイド３５を形成する。 （もっと読む）

【課題】本発明は、ゲート構造の劣化を抑制した半導体装置の製造方法および半導体装置を提供することを目的とする。
【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ基板１上にゲート絶縁膜３およびＳｉＮ４を積層して仮ゲートパターンを形成し、Ｓｉ基板１に一部が埋め込まれたソース５およびドレイン５を仮ゲートパターンを挟んで離間して形成し、ソース５、ドレイン５、およびＳｉＮ４上にＳｉＯ₂４を形成し、ＳｉＯ₂４を平坦化しＳｉＮ４を除去して形成されたゲート開口部の側面にＳｉＮ８を形成し、ゲート開口部にゲート電極材料９を埋め込むことを特徴とする。 （もっと読む）

【課題】性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体装置２１は、半導体基板１上に積層されたゲート絶縁膜３およびゲート電極４と、電極４および絶縁膜３の側面を覆う下層ゲート側壁６と、側壁６、電極４、絶縁膜３を間に挟み、側壁６から離間されて基板１の表層部に埋め込まれ、上部が基板１の表面よりも高い位置に形成され、かつ基板１から露出された領域の表層部にシリサイド層１６が形成されたＳｉＧｅ膜１０等を具備する。ＳｉＧｅ膜１０の電極４と対向する側の下端部は基板１の表面に対して垂直な方向に沿っているとともに、下端部から上側の部分は基板１の表面から離れるに連れてゲート電極４から遠ざかるように傾斜している。少なくともＳｉＧｅ膜１０のゲート電極４と対向する側のシリサイド層１６の表面はチャネル領域２３よりも高い位置に形成されている。 （もっと読む）

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 （もっと読む）

【課題】高移動度と高耐圧とを両立したノーマリオフ型の電界効果トランジスタを提供すること。
【解決手段】ＩＩＩ族窒化物半導体からなる電界効果トランジスタであって、基板上に形成されたＧａＮからなる電子走行層と、前記電子走行層上に形成され、該電子走行層とはバンドギャップエネルギーが異なるＡｌ_ｘＧａ_１−ｘＮ（０．０１≦ｘ≦０．４）からなり、該電子走行層に到る深さまで形成されたリセス部によって分離した電子供給層と、前記分離した各電子供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記各電子供給層上にわたって前記リセス部内における前記電子走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記電子供給層の層厚は、５．５ｎｍ以上４０ｎｍ以下である。 （もっと読む）

【課題】デバイスの性能や信頼性を低下させることなく、注入した不純物を活性化することができるIII族半導体材料電界効果トランジスタの製造方法を提供すること。
【解決手段】本発明にかかる電界効果トランジスタの製造方法は、基板やサンプルステージ等を加熱しこれらの熱伝導を用いて半導体層を昇温することによって不純物を活性化させるのではなく、キャリア移動層を形成するＧａＮ層１０３のバンドギャップエネルギーよりも高いエネルギーを有する波長の紫外線レーザ光Ｌを照射することによって電界効果トランジスタの構成層に含まれる不純物を活性化させるため、デバイスの性能や信頼性を低下させることなく、注入した不純物を活性化することができる。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）