【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。 （もっと読む）

【課題】容易に製造できる半導体装置を提供する。
【解決手段】半導体装置は、ＰＭＯＳトランジスタのゲート電極１ｐの仕事関数値が、High-kゲート絶縁膜１６（１６ａ）、及び、High-kゲート絶縁膜１６・酸化シリコン膜１５界面へのＡｌの拡散により調整されており、ＮＭＯＳトランジスタのゲート電極１ｎの仕事関数値が、High-kゲート絶縁膜１６・金属ゲート膜１９間に挿入された、数原子層程度のＡｌ層１８により調整されている構成を有する。 （もっと読む）

【課題】混晶層に発生する転位、結晶欠陥を抑制することができる半導体装置を提供すること。
【解決手段】ｐ型のＳｉ基板１３表面のｎ型ウェル層１６の両端に形成され、ＳｉおよびＧｅからなる混晶層１８と、これらの混晶層１８の表面にそれぞれ形成されたｐ型の不純物注入層１９、２０と、これらの不純物注入層１９、２０をそれぞれドレイン領域、ソース領域とするｐＭＯＳＦＥＴ１５−１と、を具備する素子領域１１と、この素子領域１１を囲うようにＳｉ基板１３の表面に形成された素子分離層１４−１と、この素子分離層１４−１外のＳｉ基板１３の表面に前記素子領域１１の混晶層１８と同一材料で形成され、その主方向が、Ｓｉ基板１３の＜１１０＞方向とは異なるダミーパターン３５と、を具備する。 （もっと読む）

【課題】高誘電体絶縁膜及びメタルゲート電極を有する半導体装置において、高仕事関数を得ると共にＮＢＴＩ信頼性劣化を低減する。
【解決手段】半導体装置１００において、基板１０１上に、高誘電体ゲート絶縁膜１０９を介してメタルゲート電極１１０が形成されている。高誘電体ゲート絶縁膜１０９とメタルゲート電極１１０との界面におけるメタルゲート電極１１０の側に、ハロゲン元素が偏析している。 （もっと読む）

【課題】工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する。
【解決手段】ゲート電極１０４ａ，１０４ｂ及びソース／ドレイン領域１０７ａ，１０７ｂのＮｉシリサイド化を行うに際して、１回目のＮｉシリサイド化の後に１回目のｍsecアニール処理であるフラッシュランプアニール処理を行い、２回目のＮｉシリサイド化、更には必要であれば２回目のフラッシュランプアニール処理を行って、ソース／ドレイン領域１０７ａ，１０７ｂ上には１回目のフラッシュランプアニール処理で形成されたＮｉＳｉ層１１１ｂを維持した状態で、フル・シリサイドゲート電極１１５ａ，１１５ｂを形成する。 （もっと読む）

【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。サイドウォール６をマスクとして半導体基板１の表面にｐ型不純物を導入して不純物導入領域７を形成する。サイドウォール６をマスクとして不純物導入領域７の表面に溝８を形成する。溝８内にＳｉＧｅ層９を選択成長させる。アモルファスシリコン膜５を選択的に除去して、多結晶シリコン膜４を露出する。多結晶シリコン膜４上に導電層１１を形成する。 （もっと読む）

【課題】トレンチ構造の歪み導入要素によりに歪み導入されたチャネルを持つＭＯＳトランジスタのリーク電流を改善する。
【解決手段】ＭＯＳトランジスタ１０６のチャネル領域１０８に、第１トレンチ構造５５ａ、第２トレンチ構造５５ｂによる歪み導入要素だけでなく、別の歪み導入要素として、ＭＯＳトランジスタ１０６表面上にコンフォーマルに設けられた窒化シリコンキャップ層１３０を設ける。別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。 （もっと読む）

【課題】閾値バラつきが小さく、特性変動の少ない半導体装置およびその製造方法を提供する。
【解決手段】エピタキシャル成長法を用いた選択再成長によりゲート領域以外のＡｌＧａＮ層を厚くするリセス構造のノーマリーオフ型の窒化物半導体装置において、トラップ準位の多い、エピタキシャル成長層と選択再成長層との界面に高濃度ドープ層５またはプレーナドーピング層５２を設ける。 （もっと読む）

【課題】ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、ファセット面１３ｆを有するエピタキシャル結晶層１３を有するＭＩＳＦＥＴ１０と、ＭＩＳＦＥＴ１０を他の素子から電気的に分離し、上層３ａのゲート電極１２側の端部の水平方向の位置が下層３ｂのそれよりもゲート電極１２に近く、上層３ａの一部がファセット面１３ｆに接する素子分離絶縁膜３と、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域に形成されたシリサイド層１８と、を有する。 （もっと読む）

【課題】微細化が進んでも適切な歪を生じさせることができる半導体装置の製造方法を提供する。
【解決手段】ｎチャネルトランジスタ形成予定領域５１ｎを覆う部分を残しながら絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内のゲート電極４の側方にサイドウォール６ａを形成する。サイドウォール６ａをマスクとして半導体基板１の表面にｐ型不純物を導入してｐ型不純物導入領域８ｐを形成し、サイドウォール６ａをマスクとしてｐ型不純物導入領域８ｐの表面に溝９を形成する。溝９内にＳｉＧｅ層１０を成長させる。絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内のゲート電極４の側方にサイドウォールを形成し、ｎチャネルトランジスタ形成予定領域５１ｎ内において、このサイドウォールをマスクとして半導体基板１の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。 （もっと読む）

【課題】ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用し、且つゲート絶縁膜におけるダメージ発生を防止でき、素子特性の向上及びしきい値制御性の向上をはかる。
【解決手段】ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置において、Ｓｉ基板２０２上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層２０５と、第１のＳｉＧｅ層２０５上にゲート絶縁膜２０６を介して形成されたゲート電極２０８と、ｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つチャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層２１４と、第１のＳｉＧｅ層２０５と第２のＳｉＧｅ層２１４とを分離するように、基板の表面部でＳｉＧｅ層２０５，２１４間に挿入されたＳｉ層２２２とを備えた。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】チャネル領域に歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】第一半導体からなる半導体基板１と、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接する不純物原子が注入されたソース／ドレイン拡散層領域５，６と、を有し、ソース／ドレイン拡散層領域５，６に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層７を含み、一軸歪み誘発層７の底部と半導体基板１との界面で格子不整合が起こっており、一軸歪み誘発層７を形成した際に生じる半導体基板１との格子整合に起因する歪みが緩和している。 （もっと読む）

【課題】ｐ型ソースドレイン領域内にシリコン混晶層が形成されていると、Ｎ型ＭＩＳトランジスタのキャリア移動度が低下する虞があった。
【解決手段】活性領域１０ａと活性領域１０ｂとが素子分離領域１１により分離されており、活性領域１０ａ上には第１導電型の第１のトランジスタが設けられており、活性領域１０ｂ上には第２導電型の第２のトランジスタが設けられている。活性領域１０ｂ内には、第１の応力を有するシリコン混晶層２１が設けられている。素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面には凹部２２が設けられている。凹部２３内には応力絶縁膜２４が設けられており、応力絶縁膜２４は第１の応力とは反対方向の第２の応力を有する。 （もっと読む）

【課題】ＰＭＩＳトランジスタのソースドレイン電極に高濃度のゲルマニウムを含むシリコンゲルマニウム層を用いても、シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにする。
【解決手段】半導体装置は、ｎ型半導体領域１００の上にゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、その両側方に形成されたｐ型のソースドレイン電極１５０とを有している。ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。 （もっと読む）

【課題】オン抵抗が低く耐圧が高い電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された高抵抗層又は下地層と、前記高抵抗層又は下地層上に形成された、炭素を含有するキャリア濃度制御層と、前記キャリア濃度制御層上に形成されたキャリア走行層と、前記キャリア走行層上に形成された、前記キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、前記キャリア供給層から所定の深さに到るまで形成されたリセス部と、前記キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記キャリア供給層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備える。 （もっと読む）